JPS62237833A - フレ−ム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 フレーム同期回路において、入力したクロックを用いて
発生したフレーム同期パルスと、受信データとの一致、
不一致を第１及び第２のフレーム同期検出部でそれぞれ
検出し、不一致の時は次に発生すべきフレーム同期パル
スの位置よりも１ビット互いに逆方向にシフトした位置
に発生した２つのフレーム同期パルスを用いて一致、不
一致の検出を繰り返し、いずれか早くフレーム同期の取
れた方で受信データのフレームを固定することにより、
短い時間でフレーム同期が取れる様にしたものである。

〔産業上の利用分野〕

本発明はフレーム同期回路１例えばフレーム同期パルス
が１フレーム中に分散して挿入されている場合に用いら
れるフレーム同期回路の改良に関するものである。

一般に、多重化された信号を受信した時に同期が外れて
いると、その間は情報の伝送が不可能となる。そこで、
同期が外れている時間、即ち、同期が取れる迄の時間を
出来るだけ短くする必要がある。

〔従来の技術〕

第４図はフレーム構成図、第５図は従来例のブロック図
、第６図は第５図のタイムチャートを示す。尚、第６図
中の左側の数字は第５図中の同じ記号の部分の波形図を
示す。

以下、第４図、第６図を参照して第５図の動作を説明す
る。

先ず、第４図に示す様にＦ　１．Ｆ　２．Ｆ　３はフレ
ーム同期パルス、１，２．３はデータをそれぞれ示し、
前者はｌフレーム中に１ビットづつ分散して挿入され、
各フレーム同期パルスの間隔は定められているが、３つ
のフレーム同期パルスが逐次検出されればフレーム同期
が取れたことになる。

次に、第６図−■、■に示す様なフレーム構成の受信デ
ータと、このデータから抽出した周波数ｆｏのクロック
とが第５図のフレーム同期検出回路１１とフレーム同期
パルス発生回路１２に加えられると、後者はこの中のカ
ウンタ（図示せず）で入力したクロックをカウントし、
定められたカウント値（例えば、０）毎に定められたフ
レーム同期パルスを前者に送出する（第６図−■°、■
参照）。

今、フレーム同期パルスＦｌ（以下Ｆｌと省略する）と
受信データ３とが同時にフレーム同期検出回路１１に入
力したとすると、この回路で一致、不一致が検出され、
不一致の時はここから不一致の出力が禁止回路２に加え
られるので、フレーム同期パルス発生回路１２に加えら
れるクロックが第６図−〇のａに示す様に１ビットだけ
禁止される。

そこで、前記のカウンタのカウント値は第６図■°に示
す様にデータ１，２の間、２を保持するので、Ｆ　１よ
り５ビット目の位置にＦ２が発生してフレーム同期検出
回路１１に送出され、ここでデータの中のＦ２と一致し
てフレーム同期が取れる（第６図−■参照）。

その後、連続して定められた回数だけフレーム同期ビッ
トが一致すればフレーム同期が確立したことになる。

〔発明が解決しようとする問題点〕

しかし、フレーム同期パルス発生回路１２で発生したＦ
ｌが第６図−■　の様に受信データの中のＦｌよりｌピ
ッ１−右の方にある時、フレーム同期パルスが分散して
挿入されている為に、発生したＩｔ　１を１フレ一ム以
上シフトさせないと２つのＦｌは一致せず、フレーム同
期が取れる迄に時間がかかると云う問題点がある。

〔問題点を解決する為の手段〕

上記の問題点は第１図に示す様に、第１のフレーム同期
検出部ｌと同一構成で、受信データ及びクロックが該第
１のフレーム同期検出部と同時に入力する第２のフレー
ム同期検出部３と、該第２のフレーム同期検出部からの
不一致の出力で、該受信データの１ビットの間だけ１周
波数「０のクロックの代りに周波数２ｆｏのクロックを
該第２のフレーム同期検出部３に加えるクロック切替手
段４とを付加して同期引込みを高速で行う本発明のフレ
ーム同期回路により解決される。

〔作用〕

本発明は、第１及び第２のフレーム同期検出部１．２で
入力クロックを用いて発生した同一のフレーム同期パル
スと同一の受イεデータとの一致。

不一致をそれぞれ検出し、共に不一致の時は次に発生す
べきフレーム同期パルスの位置よりも１ビット互いに逆
方向にシフトした位置に発生したフレーム同期パルスを
用いて再度−敗、不一致の検出を繰り返し、いずれか早
（フレーム同期が取れた方で受信データのフレームを固
定するので、従来よりも短い時間でフレーム同期が取れ
る。

〔実施例〕 第２図は本発明の実施例のプロ・ツク図、第３図は第２
図のタイムチャー１・を示す。尚、第２図中のフレーム
同期検出回路１１．フレーム同期パルス発生回路１２と
フレーム同期検出回路３１．フレーム同期パルス発生回
路３２及び２ｆｏ発生回路４１．スイッチ回路４２．タ
イマ４３は第１図中の第１のフレーム同期検出部ｌと第
２のフレーム同期検出部３及びクロック切替手段４の構
成部分で、第３図の左側の数字は第２図中の同じ数字の
部分のタイムチャートを示す。叉、全図を通じて同一記
号は同一対象物を示す。

以下第３図を参照しながら第２図の動作を説明するが、
フレーム同期検出回路ｌｊ、フレーム同期パルス発生回
路１２．禁止回路２の部分は従来例と同一の動作をする
ので概略の動作を説明する。

先ず、第３図−〇、■に示す受信データと周波数ｆｏの
クロックとがフレーム同ｗｉ検出回ｒａ１１．３１とフ
レーム同期パルス発生回路１２．３２とに同時に加えら
れるので、前記と同じ（、ここで第３図−■パ、■　に
示す様なフレーム同期パルスＦ１を同時に発生してフレ
ーム同期検出回路ＩＬ　３１に加える。

そこで、丁度入力した受信データ１と比較されるが、不
一致の場合は不一致の出力が禁止回路２とタイマ４３に
出力されるので、禁止回路２では前記の様にフレーム同
期パルス発生回路１２に入力するクロックを１ビットだ
け禁止するので、第３図−〇　に示す様にＦｌより５ビ
ット目の位置にＦ２が発生し、これがフレーム同期検出
回路ＩＩに加えられる。

一方、例えば単安定マルチパイプレークで構成されたタ
イマ４３の出力で受信データの１ビット分だけスイッチ
４２が駆動され、２ｆｏ発生回路４１で発生した２４ｏ
のクロックがフレーム同期パルス発生回路３２に加えら
れるので、この中のカウンタは第３図−〇に示す様にカ
ウント動作してＦｌがら３ビット目の位置にＦ２が発止
し、これがフレーム同期検出回路３１に加えられる。

この時、フレーム同期検出回路１１から再び不一致の出
力が再び禁止回路２に送出されるが、フレーム同期検出
回路３１よりは一致の出力が送出されるので、これを用
いて受信データのフレーム同期を取ってフレームを固定
する。

尚、第２のフレーム同期検出回路３１よりの一致の出力
が送出された後、ある時間経過後に第１のフレーム同期
検出部からも一敗の出力が送出されて両方ともフレーム
同期が取れる。

即ち、いずれか早（フレーム同期が取れた方でフレーム
を固定するので、従来よりも短時間にフレーム同期をと
ることができる。

〔発明の効果〕

以上詳細に説明した様に、本発明によればフレーム同期
を高速に取ることができると云う効果がある。

【図面の簡単な説明】 第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
のタイムチャート、 第４図はフレーム構成図、 図において、 ■は第１のフレーム同期検出部、 ２は禁止回路、 ３は第２のフレーム同期検出部、 ４はクロック切替手段を示す。 従来伊１のブロック図 ＄　５　図

Claims (1)

1. 【特許請求の範囲】 受信データより抽出した周波数ｆ＿０のクロックを用い
   てフレーム同期パルスを発生し、該フレーム同期パルス
   と受信データとの一致叉は不一致を検出する第１のフレ
   ーム同期検出部（１）と、該第１のフレーム同期検出部
   からの不一致の出力で該クロックが該第１のフレーム同
   期検出部に入力するのを１ビットだけ禁止する禁止回路
   （２）とからなるフレーム同期回路において、 該第１のフレーム同期検出部と同一構成で、該受信デー
   タ及びクロックが該第１のフレーム同期検出部と同時に
   入力する第２のフレーム同期検出部（３）と、 該第２のフレーム同期検出部からの不一致の出力で該受
   信データの１ビットの間だけ、該周波数ｆ＿０のクロッ
   クの代りに周波数２ｆ＿０のクロックを該第２のフレー
   ム同期検出部（３）に加えるクロック切替手段（４）と
   を付加して高速でフレーム同期を取る様にしたことを特
   徴とするフレーム同期回路。