JPS62214733A - 符号誤り検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

概要 産業上の利用分野 従来の技術（第９図） 発明が解決しようとする問題点 問題点を解決するための手段（第１図、第２図）作用 実施例 第１の実施例（第３図） 第１の実施例の動作（第４図〜第６図）第２の実施例（
第７図） 第３の実施例（第８図） 発明の効果 〔概　要〕 ｎＢＩＰ符号の符号誤りを検出する装置であって、パリ
ティビットの位置を自動的に検出しその位置に符号誤り
検出のための同期をとることができるようになっている
。

〔産業上の利用分野〕

本発明は符号誤り検出装置に関する。本発明の符号誤り
検出装置はｎＢＩＰ伝送符号の符号誤りを検出するもの
であり、例えば海底ケーブルシステムの中継器に組み込
まれて伝送符号の符号誤り率をインサービスでモニタリ
ングすることに用いられる。海底ケーブルシステムの中
継器の符号誤り検出装置としては、小型、低消費電力で
かつ測定精度の高いものが要望されている。

〔従来の技術〕

従来のｎＢＩＰ符号（ｎビットのデータビットと１ビッ
トのパリティビットとからなる伝送符号）の符号誤り検
出装置としては、ＮＲＺ伝送信号をＲＺ倍信号変換しＡ
分周した出力の直流分を検出する方法がある。

第９図はかかる符号誤り検出装置を示すブロック図であ
る。この符号誤り検出装置は、ＡＮＤ回路２０１　、’
Ａ分周回路２０２、低域フィルタ２ｏ３、比較器２０４
、立上り／立下り検出回路２０５、および、カウンタ２
０６で構成される。この装置は、２４ＢＩＰ符号の場合
、マーク率が〃となっていることから、２５ビットで直
流的には、平衡しているが、伝送符号に符号誤りが生じ
た場合、“ｌ”又は“０”の数が多くなって、平衡状態
がくずれ名ことがらその度に低域フィルタ２０３の出力
直流電圧レベルが変化するので、これを比較器２ｏ４、
立上り／立下り検出回路２０５で検出し、カウンタ２０
６に計数することにより、符号誤り率を測定するもので
ある。

〔発明が解決しようとする問題点〕

従来の方法では直流検出のための低域フィルタ２０３の
フィルタ帯域を狭くした方が、フィルタの時定数が長（
なることから、短い周期での符号のランダム性により生
ずる符号の不平衡に基づく雑音を抑えることができ、誤
検出゛を防げるが、反面、応答が遅くなることがら、短
い周期で発生するエラーの測定精度は悪くなる。このた
めＳ／Ｎとの兼ね合いでエラー測定精度が限定されると
いう問題点がある。

したがって本発明の目的は、エラー検出過程からフィル
タを取り除いて高いエラー測定精度を実現できる符号誤
り検出装置を、小回路規模かつ低消費電力の構成で提供
することにある。

〔問題点を解決するための手段〕

第１図は本発明の一つの形態による符号誤り検出装置の
原理ブロック図である。この符号誤り検出装置は、ｎ　
（ｎは正の整数）ビットと１ビットのパリティビットと
からなる伝送符号ｎＢＩＰの符号誤りを検出するもので
あり、リセット可能であり、かつ時系列に入力される伝
送符号の該リセット時を起点にして符号中の“１”の個
数が偶数パリティまたは奇数パリティの数として正しい
か誤りかを検出し出力するパリティ検出回路１０１、伝
送符号のタイミングクロックに同期してタイミングクロ
ックの（ｎ＋１）ビット毎に出力パルスを発生する分周
回路１０２、分周回路１０２の出力パルスのタイミング
でパリティ検出回路１０１の出力信号を検出しパリティ
が誤りである回数を計数する計数回路１０３、および、
計数回路１０３の計数値の上昇する割合が異常に大きい
ときに分周回路１０２の出力パルスの出力タイミングを
変化させるタイミング制御回路１０４を具備する。

第２図は本発明の他の形態による符号誤り検出装置の原
理ブロック図である。その構成は、第１図と同様なパリ
ティ検出回路ｌｏ１、及び分周回路１０２　、分周口Ｈ
１０２の出力パルスのタイミングでパリティ検出回路１
０１の出力信号を保持する保持回路１０５、保持回路１
０５の出力信号が変化したときに分周回路１０２の出力
パルスの出力タイミングを変化させるタイミング制御回
路１ｏ６、および、タイミング制御回路１０６の動作を
禁止する禁止回路１０７を具備する。

またこの装置の禁止回路１０７は保持回路１０５の出力
信号の変化が異常に多いときにのみ禁止回路１０７を動
作させるように構成することも可能である。

〔作　用〕

第１図装置において、タイミング制御回路１０４で、計
数回路１０３によって計数されるパリティ検出回路１０
１によるパリティエラー数が高い場合、フレーム同期が
とれていない、すなわち分周回路１０２の出力パルスの
出力タイミングが入力される伝送符号のパリティビット
位置と一致していないと判断することができ、その場合
、タイミング制御回路１０４によって分周回路１０２の
出力パルスの出力タイミングを１ビット分変化させる。

この動作をフレーム同期がとれるまで続ける。フレーム
同期がとれた後は、パリティ検出回路１０１によって検
出された誤りの回数が符号誤りの回数となり、これは計
数回路１０３によって計数されることになる。

第２図装置において、パリティ検出回路１０１の出力を
保持する保持回路１０５の出力信号の変化が頻繁に生じ
るときはフレーム同期がとれていないと判断でき、この
場合、タイミング制御回路１０６で分周回路１０２の出
力タイミングを変化させ、そ、ｔＬニヨＩ／）フレーム
同期をとり、フレーム同期後は禁止回路１０７でタイミ
ング制御回路１０６の動作を禁止する。これによりこの
後は保持回路１０５の変化する回数が符号誤りの回数と
なる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第３図は本発明の一実施例としての符号誤り検出装置を
示すブロック図である。この装置はｎ（ｎは正の整数）
ビットと１ビットのパリティビット（Ｐ）とからなる偶
数パリティのＮＲＺ形式の伝送符号ｎＢＩＰ（例えば２
４ＢＩＰ符号）の符号誤りを検出する装置であり、この
ｎＢＩＰ符号Ｃ＋　、Ｃ２、Ｃ３−からなる伝送データ
Ｓ　（１１が時系列に装置に入力される。

図中、パリティ検出回路１はリセットパルスによってリ
セット可能なように構成されており、時系列に入力され
るデータＳ　（１）について、そのリセット可能から（
ｎ＋１）ビット目までの“Ｉ”の個数が偶数か奇数かを
判定し、偶数である場合は“０？、奇数である場合は“
１”を出力する。このパリティ検出回路１はＮＲＺ／Ｒ
Ｚ変換回路としてのＡＮＤ回路１１、入力信号を１分周
しリセット可能な２分周回路１２．１ビット遅延回路Ｉ
３、排他的論理和回路１４を含み構成される。

パリティ検出回路１の出力５（７）はＡＮＤ回路５１、
５２を介してカウンタ５３に入力される。カウンタ５３
は例えば９ビットカウンタであり、５１２を計数すると
オーバフローしてオーバフロー信号５（９）をＡＮＤ回
路５４を介してクロック消去回路２に送出する。

クロック消去回路２は信号５（９）が入力されたときに
それに応じて１／（ｎ＋１）分周回路３に供給されるク
ロックＣＬＫ列からクロックを一つ消去する回路であり
、Ｄ形フリップフロップ２１．１ビット遅延回路２２、
クロック消去パルス５Ｑ３）を出力するＮＡＮＤ回路２
３、クロック消去パルス５Ｑ３）に応じて分周回路３に
供給されるクロックを一つしゃ断して消去するＡＮＤ回
路２４からなる。クロック消去回路２を介したクロック
ＣＬには分周回路３に入力されて１／（ｎ＋１）分周、
すなわちクロックＣＬＫが（ｎ＋１）　ビット入力され
る毎に１パルスの出力パルス５（５）をパリティ検出回
路１のリセット入力端子およびＡＮＤ回路５１の入力端
子に送出する。クロック消去回路２のクロック消去パル
ス５Ｑ３１はＯＲ回路５７を介してカウンタ５３のリセ
ット入力端子と単安定マルチバイブレーク５８とに入力
される。

命令受信回路５５は入力データＳ　（１１に含まれる符
号誤り検出命令の開始と終了を解読する回路であり、符
号誤り率試験等を行うための開始命令を受信したときに
は“ｌ”レベルの出力をＡＮＤ回路５２に送出してそれ
を開くとともに、立上り検出回路５６にも送る。立上り
検出回路５６は“１”への立上りを検出し、検出出力を
ＯＲ回路５７を介してカウンタ５３のリセット入力端子
および単安定マルチバイブレーク５８に送る。

単安定マルチバイブレーク５８は後に詳しく説明するう
に、符号誤り検出開始時にフレーム同期をとる時にだけ
クロック消去回路２が作動されるようにＡＮＤ回路５４
の開閉を制御する回路である。

以下、第３図の実施例装置の動作を第４図〜第６図を参
照して説明する。第４図〜第６図は第３図装置の各部の
信号波形図である。

符号誤り検出開始命令が命令受信回路５５で受信される
と、命令受信回路５５の出力が“１′となってＡＮＤ回
路５２が開かれるとともに、立上り検出回路５６からの
検出パルスによって単安定マルチバイブレーク５８が起
動され、同時にカウンタ５３がリセットされる。

上述の状態でフレーム同期がとれていない場合、すなわ
ちデータＳ　（１）のパリティピット（ｐｉの入力タイ
ミングと分周回路３からの出力パルス５（５）の出力タ
イミングとが一致していない場合、装置はクロック消去
回路２によって分周回路３の出力パルス５（５）の出力
タイミングを変化させてフレーム同期をとるように動作
する。以下この動作を説明する。なお、ここでは説明を
簡単にするため４ＢＩＰ符号を用いる。

第４図はフレーム同期がとれていない場合のタイムチャ
ートであり、第３図中の各出力５（１）〜５（８）の信
号波形を示している。いま入力データ５（１）のパリテ
ィピッ）　（ｐ）の位置に対して分周回路３から出力さ
れる出力パルス５（５）の位置が第４図図示のように一
致していない場合、ＡＮＤ回路５１で出力パルス５（５
）によってパリティ検出回路１の出力５（７）を打ち抜
くと、データＳ　（１１に符号誤りが発生していないと
きでも図示するような“１”の出力パルス５（８）が継
続して多数個得られる。

この出力パルス５（８）はＡＮＤ回路５２を介してカウ
ンタ５３に入力され計数される。伝送信号の信号速度が
高いとカウンタ５３の計数値は短時間でオーバフローし
、それによりオーバフロー信号５（９）をＡＮＤ回路５
４を介してクロック消去回路２に出力する。なお、一定
時間経過後は単安定マルチバイブレーク５８の出力が“
０”となってＡＮＤ回路５４を閉じ、オーバフロー信号
５（９）によってクロック消去回路２が作動することを
禁止する。

クロック消去回路２はオーバフロー信号５（９）を受信
すると、ＡＮＤ回路２４を介して分周回路３に供給され
るクロックＣＬＫの列から１クロックを消去して分周回
路３の出力パルス５（５）の出力タイミングを１クロッ
ク時間遅らせる。第５図はかかるクロＶり消去の動作を
説明するタイムチャートであり、第３図装置における各
信号５（２）、５（５）、Ｓ叫〜Ｉｓ　（１４）の信号
波形が示されている。

第５図からも明らかなように、オーバフロー信号５（９
）に応じて出力される“０″レベルのクロック消去パル
スＳＱ■によってＡＮＤ回路２４を通過するクロック５
（２）が１個消去され、それにより出力パルス５（５）
の出力タイミングは１クロック分遅れることとなる。な
おりロック消去パルスＳａ■によって単安定マルチバイ
ブレーク５８は再起動されるとともに、カウンタ５３は
リセットされて初期状態に戻される。以上の動作がフレ
ーム同期がとれてカウンタ５３からオーバフロー信号５
（９）が出力されなくなるまで繰り返される。

次に上述のようにしてフレーム同期がとれた後の符号誤
り検出動作について述べる。第６図はかかる場合の第３
図装置の各部の信号波形図であり、第３図の信号Ｓ　（
１１〜５（８）の各波形が示されている。

パリティ検出回路ｌはＡ分周回路１２のリセット後から
ｎビット後のＡ分周回路１２出力５（４）と（ｎ＋１）
ビット目のデータＳ　（１）とを比較して両者の一致、
不一致を排他的論理和回路１４で検出する。

一致の場合には符号誤りはなく出力（７）は０″となり
、不一致の場合には出力（７）が“１”となり符号誤り
が生じていると判断することができる。すなわち第６図
に実線で示す場合は符号誤りが生じていない場合であり
、パリティ検出回路１の出力５（７）をＡＮＤ回路５１
により分周回路３の出力パルス５（５）のタイミングで
抜き出すと、出力５（８）は継続して“Ｏ”となる。

一方、第６図のデータ５（１）のコードＣ２中のピッ）
　Ｂ　＋　　“１”が“Ｏ”に符号誤りを生じた場合、
ビットＢ１以降の各信号波形は図中に点線で示すように
なる。すなわちデータＳ　（１）のビットＢ１が“Ｏ”
となり、それにより出力５（３）も“０″となり、Ａ分
周回路１２の出力５（４）の反転タイミングが１ビット
分シフトする。この結果、コードＣ２についてはＡ分周
回路１２のリセット後からｎビット後の出力５（４）と
（ｎ＋１）ビット目のデータ５（１）とは不一致となり
、図中に破線で示すような“１”の出力パルス５（８）
が発生する。この出力パルス５（８）の“１”の個数が
データＳ　（１）の符号誤りの数となるので、これをカ
ウンタ５３で計数し符号誤り率を測定する。

なお単安定マルチバイブレータ５８は、装置の正常動作
時に符号誤りが多数発生したためカウンタ５３がオーバ
フローした場合にクロック消去回路２が作動してフレー
ム同期外れを生じることのないようにＡＮＤ回路５４の
開閉時間を制御するためのものである。すなわちフレー
ム同期外れ時にカウンタ５３がオーバフローするのに要
する時間は非常に短時間であるので、単安定マルチバイ
ブレーク５８の出力パルスによってＡＮＤ回路５４を開
く時間を短時間に制限してフレーム同期外れ時のオーバ
フロー信号５（９）と正常時の符号誤り検出によるオー
バフロー信号５（９）とを区別できるようにしている。

よって単安定マルチバイブレーク５８の出力パルスのパ
ルス時間は同期がとれていない時はオーバフローしたカ
ウンタ５３からのオーバフロー信号５（９）がクロック
消去回路２に入力され、同期がとれている時には回線エ
ラーレートが１０−３〜１０−４以下ではカウンタ５３
がオーバフローしないような時間に選ぶ。

第７図は本発明の符号誤り検出装置の他の実施例を示す
ブロック図である。この実施例ではｎＢＩＰ伝送符号と
して偶パリティの２４８ＩＰ符号を用いている。

第７図中、パリティ検出回路４はリセット可能に構成さ
れており、リセット時を起点にして時系列に入力される
データ信号Ｓ　（１）の（ｎ＋１）ビットすなわち２５
ビット目までに１″が幾つあるかを判定し、その偶数、
奇数に対応して“０”または“１′の出力信号５（７）
を送出する回路である。

このパリティ検出回路４は排他的論理和回路４１、Ｄ形
フリップフロップ４２、インバータ４３、およびＡＮＤ
回路４４を含み構成されており、２４ＢＩＰ符号の隣合
うビットの排他的論理和をとるためＤ形フリップフロッ
プ４２で信号を１ビット遅延させ、遅延された信号をＡ
ＮＤ回路４４を介して排他的論理和回路４１に入力させ
ることにより排他的論理和回路４１で入力信号と遅延さ
せた信号との排他的論理和をとっている。またリセット
入力信号をインバータ４３を介してＡＮＤ回路４４に入
力させることにより、リセット入力のあるときはＡＮＤ
回路４４でＤ形フリップフロップ４２の出力信号の通過
を禁＋Ｊ−Ｌ、、リセット時には入力信号Ｓ　（１）と
“０”との排他的論理和か排他的論理和回路４１でとら
れるようにすれば、リセット時点からの符号の“１”の
個数の偶数、奇数が“Ｏ”または“′１”に対応されて
出力される。本例では偶数の時に“０”が、奇数の時に
“ｌ”が出力される。

パリティ検出回路４の出力信号５（７）はＤ形フリップ
フロップからなるレジスタ６０に入力される。

レジスタ６０は１７２５分周回路３の出力信号５（５）
に応じてパリティ検出回路４の出力信号５（７）を保持
する回路である。レジスタ６０の出力信号ＳＱωはエラ
ー検出出力信号として用いられるとともに、フレーム同
期をとる動作のためにＮＡＮＤ回路６１を介してＡＮＤ
回路６３に入力される。

ｌ／２５分周回路３は２５ビット毎に“１”タイムスロ
ットの幅のパルスを発生する回路であり、Ｄ形フリップ
フロップ３０〜３５、遅延素子３６、ＡＮＤ回路３７〜
３９を含み構成される公知のものである。この１／２５
分周回路３にはクロックＣＬＫがＡＮＤ回路６３を介し
て入力されるようになっている。１ノ２５分周回路３の
出力信号５（５）はパリティ検出回路４のリセット端子
およびレジスタ６０のクロック端子に入力されるととも
に、１ビット遅延回路６２を介してＮＡＮＤ回路６１の
入力端子の一つに入力される。

ＮＡＮＤ回路６１．１ビット遅延回路６２、ＡＮＤ回路
６３で構成される回路はフレーム同期をとるために１７
２５分周回路３の出力タイミングを変化させる回路であ
る。すなわちレジスタ６０の出力信号５Ｑｃ９が“１”
である時に、ＡＮＤ回路６３を介してｌ／２５分周回路
３に入力されるクロックＣＬにを、１７２５分周回路３
の出力信号５（５）を用いてＡＮＤ回路６３によって一
つ削除し、それにより１７２５分周回路３の出力信号５
（５）の出力タイミングを１クロックＣＬＫ分遅延させ
る。ＮＡＮＤ回路６１の同期制御端子には同期制御信号
Ｓαηが入力されており、フレーム同期がとれていない
時にはこの信号５ＱＬ）を“ｌ”にして同期制御を行い
、同期がとれた後は“０”にしてエラー検出を行う。こ
のＮＡＮＤ回路６１はレジスタ６０の出力信号８０句に
よって開閉制御されるゲートであって、レジスタ６０の
出力信号Ｓ　（ＵＳ＋が“０″のときはクロックパルス
の削除が行われないように、１ビット遅延回路６２を介
して入力する１７２５分周回路３の出力信号５（５）の
通過を禁止する。

第７図の実施例装置の動作を以下に説明する。

まずフレーム同期がとれている場合、パリティ検出回路
４に入力されるデータＳ　（１）のパリティピッｌ−（
ｐ）の入力タイミングと１７２５分周回路３の出力パル
ス５（５）の出力タイミングとが一致しており、その場
合、パリティ検出回路４は一つの２４８ＩＰ符号につい
てその“１”の個数の通合を判定することになる。２４
ＢＩＰ符号は遇パリティであるので、パリティ検出回路
４の出力５（７）は偶数に対応した０″になる。この０
”出力５（７）は出力パルス５（５）のタイミングでレ
ジスタ６０に保持される。

したがって同期がとれており、かつデータ信号５（１１
に符号誤りが生じていない限り、連続的に入力される２
４ＢＩＰ符号に対しレジスタ６０の出力Ｓα５）は“Ｏ
”を維持し続ける。

一方、２４ＢＩＰ符号に符号誤りが生じ、その“ｌ”の
個数が奇数になった場合、パリティ検出回路４の出力５
（７）は出力パルス５（５）の出力タイミング時に”１
”、したがってレジスタ６０の出力Ｓ０９は　この符号
誤りに対した２５タイムスロット幅の“１”のパルスと
なり、それにより伝送符号に符号誤りが生じたことが検
知される。

次にフレーム同期がとれていない場合、パリティ検出回
路４のリセットのタイミングが正しくないため、パリテ
ィ検出回路４の出力５（７）、したがってレジスタ６０
の出力５ＱＳ）は“０”、“１″のいずれの値をもとり
得る。レジスタ６０の出力ＳＯηが“１″のとき、１７
２５分周回路３の出力パルスＳ（ｌωは１ビット遅延回
路６２で１ビット遅延された後にＮＡＮＤ回路６１を通
り、ＡＮＤ回路６３で次のフレームのクロックパルスを
一つ削除する。したがって１７２５分周回路３の次の出
力パルスＳ　Ｓ　（５１は１ビット遅れる方向にシフト
する。この動作はレジスタ６０の出力５ＣＩＳ）が連続
的に“０”となるまで、すなわち同期がとれるまで繰り
返される。同期がとれたらＮＡＮＤ回路６１の同期制御
端子を“０”にしておき、それによりエラー検出によっ
て一時的にレジスタ６０の出力が“ｌ”になっても同期
が外れないようにする。

第８図は本発明の符号誤り検出装置のさらに他の実施例
である。図中、第７図と同じ構成要素には同じ参照番号
が付しである。この実施例は第７図装置で説明した同期
制御を自動的に行えるようにしたものである。すなわち
、レジスタ６０の出力ＳＯωを帯域フィルタ６４、ピー
ク検出回路６５、比較器６６を介してＮＡＮＤ回路６１
の同期制御用の入力端子に導いている。

この装置は、同期がとれていない場合にはレジスタ６０
の出力５ＱＳ）は“０″、“１″が任意に現れるＮＲＺ
信号であることを利用し、その交流成分を帯域フィルタ
６４で取り出し、ピーク検出回路６５でピーク検出、比
較器６６でＮＲＺ信号の有無を“１”、“０”に対応さ
せることにより、同期がとれているか否かを検知し、そ
れにより同期外れ時にはＮＡＮＤ回路６１を開いて同期
制御を自動的に行わせるものである。なお、帯域フィル
タ６４の中心周波数を最適に選ぶことで、符号誤りによ
るレジスタ６０の出力変化が比較器６６で検出されない
ようにすることができる。

〔発明の効果〕

本発明によれば、高精度の符号誤り検出を行える符号誤
り検出装置を、小型かつ低消費電力な構成の回路で実現
することができる。

【図面の簡単な説明】

第１図、第２図はそれぞれ本発明の符号誤り検出装置の
原理ブロック図、第３図は本発明の一実施例としての符
号誤り検出装置のブロック図、第４図〜第６図は第３図
装置の各部の信号波形図、第７図、第８図はそれぞれ本
発明の他の実施例のブロック図、第９図は従来の符号誤
り検出装置のブロック図である。 ｌ、４−パリティ検出回路、 ２−クロック消去回路、３〜・分周回路、１２−−−　
％分周回路、１３−・−・１ビット遅延回路、１４・−
排他的論理和回路、２２−１ビット遅延回路、５３−　
カウンタ、５５−命令受信回路、５６・−立上り検出回
路、 ５８・・・単安定マルチバイブレーク、６０・−・レジ
スタ、６２−・遅延素子、６４・・−帯域フィルタ、６
５−・−ピーク検出回路、６６・・−比較器。

Claims (1)

1. 【特許請求の範囲】 １、ｎ（ｎは正の整数）ビットと１ビットのパリティビ
   ットとからなる伝送符号（ｎＢｌＰ）の符号誤りを検出
   する符号誤り検出装置であって、リセット可能であり、
   かつ時系列に入力される伝送符号の該リセット時を起点
   にして該符号中の“１”の個数がパリティの数として正
   しいか誤りかを検出し出力するパリティ検出回路（１０
   １）、該伝送符号のタイミングクロックに同期して該タ
   イミングクロックの（ｎ＋１）ビット毎に出力パルスを
   発生する分周回路（１０２）、 該分周回路（１０２）の出力パルスのタイミングで該パ
   リティ検出回路（１０１）の出力信号を検出しパリティ
   が誤りである回数を計数する計数回路（１０３）および
   、 該計数回路（１０３）の計数値の上昇する割合が異常に
   大きいときに該分周回路（１０２）の出力パルスの出力
   タイミングを変化させるタイミング制御回路（１０４）
   、 を具備する符号誤り検出装置。 ２、該パリティ検出回路は入力信号を１／２分周するに
   分周回路を備え、リセット後からｎビット後の１／２分
   周回路出力値と（ｎ＋１）ビット目の入力信号の値とを
   比較して両者の不一致を検出するように構成されている
   特許請求の範囲第１項に記載の符号誤り検出装置。 ３、ｎ（ｎは正の整数）ビットと１ビットのパリティビ
   ットとからなる伝送符号（ｎＢｌＰ）の符号誤りを検出
   する符号誤り検出装置であって、リセット可能であり、
   かつ時系列に入力される伝送符号の該リセット時を起点
   にして該符号中の“１”の個数がパリティの数として正
   しいか誤りかを検出し出力するパリティ検出回路（１０
   １）、該伝送符号のタイミングクロックに同期して該タ
   イミングクロックの（ｎ＋１）ビット毎に出力パルスを
   発生する分周回路（１０２）、 該分周回路（１０２）の出力パルスのタイミングで該パ
   リティ検出回路（１０１）の出力信号を保持する保持回
   路（１０５）、 該保持回路（１０５）の出力信号が変化したときに該分
   周回路（１０２）の出力パルスの出力タイミングを変化
   させるタイミング制御回路（１０６）、および、該タイ
   ミング制御回路（１０６）の動作を禁止する禁止回路（
   １０７）、 を具備する符号誤り検出装置。 ４、該禁止回路（１０７）は該保持回路（１０５）の出
   力信号の変化が異常に多いときにのみ該禁止回路（１０
   ７）を動作させるように構成される特許請求の範囲第３
   項に記載の符号誤り検出装置。