KR930007288B1

KR930007288B1 - 주파수 판별회로

Info

Publication number: KR930007288B1
Application number: KR1019900019564A
Authority: KR
Inventors: 송웅호
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1993-08-04
Also published as: KR920011050A

Abstract

내용 없음.

Description

주파수 판별회로

제1도는 본 발명의 주파수 판별회로의 실시예의 보인 전체 회로도.

제2도는 제1도의 동기 펄스신호 발생부중에서 제1신호 발생부의 실시예를 보인 상세 회로도.

제3도는 제1도의 하한주파수 설정용 분주기의 실시예를 보인 상세 회로도.

제4도의 (a)~(f)는 제1도의 동기 펄스신호 발생부에 입력 및 출력되는 신호를 보인 파형도.

제5도의 (a)~(f)는 입력신호의 주파수가 설정된 주파수 대역 내에 속할 경우에 제1도의 각부의 파형도.

제6도의 (a)~(f)는 입력신호의 주파수가 설정된 주파수 대역 내에 속하지 않을 경우에 제1도의 각부의 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 동기 펄스신호 발생부 11 : 제1플립플롭

12,13 : 제2플립플롭 14,43 : 앤드게이트

20 : 하한주파수 판별부 21 : 하한주파수 지정용 분주기

22 : 하한주파수 대역 지정회로 30 : 상한 주파수 판별부

31 : 상한 주파수 지정용 분주기 32 : 상한 주파수 대역 지정회로

40 : 리세트 제어부 41 : 오아게이트

42 : 주파스 대역 설정부 50 : 주파수 판별부

51 : 동기 펄스신호 카운터 52 : 출력부

F₁: 제2신호 fv : 입력신호

fr : 기준신호 CS₁,CS₂: 제어신호

본 발명은 음성신호나 기타 여러가지의 입력신호의 주파수를 판별하는 주파수 판별회로에 관한 것으로 특히 사용자가 미리 설정한 주파수 대역내에 입력신호의 주파수가 속하는 지를 판별하는 주파수 판별회로에 관한 것이다.

종래의 주파수 판별회로는 입력신호의 주파수를 판별할 경우에 그 판별할 입력신호의 주파수보다 수십배의 주파수를 갖는 기준신호를 사용하였다. 그러므로 기준신호를 발생시키는 발진회로의 주파수가 매우 높아야 되었으며, 회로의 구성이 복잡할 뿐만 아니라 다소의 판별오차가 있었다. 또한 사용자가 판별할 주파수의 대역을 설정하는 주파수 대역 설정회로의 구성이 매우 복잡한 문제점이 있었다.

그러므로 본 발명의 목적은 입력신호의 주파수를 기준신호에 동기되게 함과 아울러 그 기준신호의 주파수와 동일한 주파수의 펄스신호로 변환하여 입력신호의 주파수를 판별하는데 이용함으로써 회로의 구성을 간단히 하고, 주파수의 판별오차를 줄일 수 있도록 하는 주파수 판별회로를 제공하는데 있다.

본 발명의 다른 목적은 기준신호의 분주를 판별할 주파수 대역의 기준으로 사용함으로써 주파수 대역 설정회로를 간단히 구성할 수 있도록 하는 주파수 판별회로를 제공하는데 있다.

이와같은 목적을 가지는 본 발명은, 입력신호의 주기를 기준 단위로 미리 설정된 주파수 대역과 비교함으로써 입력신호의 주파수가 설정된 주파수 대역내에 속할 경우에 입력신호의 1주기를 카운트하고, 일정값을 카운트할 경우에 판별신호를 출력하도록 하는 것으로, 입력신호와 기준신호를 동기시켜 제1신호 및 제2신호를 순차적으로 출력하는 동기 펄스신호 발생부와, 상기 제2신호가 출력되는 시간부터 기준신호를 분주하여 그 분주값과 하한 주파수 설정신호의 값이 동일한 경우에 제어신호를 출력하는 하한 주파수 판별부와, 상기 하한 주파수 판별부가 제어신호를 출력하는 시간부터 기준신호를 분주하여 그 분주값과 상한 주파수 설정신호의 값이 동일할 경우에 제어신호를 출력하는 시간부터 기준신호를 분주하여 그 분주값과 상한 주파수 설정신호의 값이 동일할 경우에 제어신호를 출력하는 상한 주파수 판별부와, 상기 하한 주파수 판별부가 제어신호를 출력하는 시간부터 상한 주파수 판별부가 제어신호를 출력하는 시간이외에 상기 동기 펄스신호 발생부가 제1신호를 출력할때 리세트 신호를 출력하는 리세트 제어부와, 상기 리세트 제어부가 출력하는 리세트 신호에 따라 리세트되면서 상기 제1신호를 카운트하여 주파수 판별신호를 출력하는 주파수 판별부로 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 주파수 판별회로를 상세히 설명한다.

제1도는 본 발명의 주파수 판별회로의 실시예를 보인 전체 회로도로서 이에 도시된 바와같이, 주파수를 판별할 입력신호(fv)를 그 입력신호(fv)보다 주파수가 4~5배 높은 기준신호(fr)에 동기로 제1신호(F₁)를 출력함과 아울러 그 제1신호(F₁)보다 기준신호(fr)의 1주기 늦게 제2신호(F₂)를 출력하는 동기 펄스신호발생부(10)와, 상기 제2신호(F₂)에 의해 리세트되면서 기준신호(fr)를 분주하여 그 분주값과 설정된 하한주파수에 따라 입력되는 하난 주파수 설정신호(S₁,S₂,…,S_n)가 동일할때 제어신호(CS₁)를 출력하는 하한주파수 판별부(20)와, 상기 제어신호(CS₁)에 따라 기준신호(fr)를 분주하여 그 분주값과 설정된 상한 주피수에 따라 입력되는 상한 주파수 설정신호(R₁,R₂,…,R_n)가 동일할때 제어신호(CS₂)를 출력하는 상한 주파수 판별부(30)와, 상기 제어신호(CS₁)에 의해 리세트신호의 출력이 차단되고, 상기 제1신호(CS₁), 제2신호 및 제어신호(CS₂)에 의해 리세트 신호를 출력하는 오아게이트(41), 주파수 대역설정부(42) 및 앤드게이트(43)로 된 리세트 제어부(40)와, 상기 리세트제어부(40)의 출력신호에 따라 리세트되면서 상기 제1신호(F₁)를 카운트하여 판별신호를 출력하는 동기 펄스신호 카운터(51) 및 출력부(52)로 된 주파수 판별부(50)로 구성하였다.

제2도는 제1도의 동기 펄스신호 발생부(10) 중에서 제1신호 출력부의 상세회로도로서 이에 도시된 바와 같이, 입력신호(fv)가 플립플롭(11)의 클럭단자(CK₁₁)에 인가되게 하고, 플립플롭(11)의 입력단자(D₁₁)에는 전원(B⁺)이 인가되게 하여 출력단자(Q₁₁)를 플립플롭(12)의 입력단자(D₁₂)에 접속하며, 플립플롭(12)의 출력단자(Q12)는 플립플롭(13)의 입력단자(D13)에 접속하며, 플립플롭(12,13)의 클럭단자(CK₁₂,CK₁₃)에는 기준신호(fr)가 인가되게 하며, 플립플롭(12,13)의 출력단자(Q₁₂,Q₁₃)를 앤드게이트(14)의 입력단자에 접속함과 아울러 기준신호(fr)가 앤드게이트(14)의 입력단자에 인가되게 하여 앤드게이트(14)의 출력단자에서 제1신호(F₁)가 출력되게 하고, 그 앤드게이트(14)의 출력단자를 플립플롭(11)의 리세트단자(RST₁₁)에 접속하여 구성하였다.

제3도는 제1도의 하한 주파수 지정용 분주기(21)의 상세 회로도로서 이에 도시된 바와같이, 제2신호(F₂)가 하한 주파수 지정용 분주기(21)의 리세트 단자(RST₂₁)에 인가되게 하고, 하한 주파수 지정용 분주기(21)의 클럭단자(CK₂₁)에는 기준신호(fr)가 인가되게 하여 출력단자로 N개의 분주신호(Q₁,Q₂,Q_n)를 출력하게 구성하였다.

이와같이 구성된 본 발명은 전원(B⁺)이 인가된 상태에서 주파수를 판별할 입력신호(fv)가 제4도의 (b)에 도시된 바와같이 입력되고, 그 입력신호(fv) 보다 4∞5배의 주파수를 갖는 기준신호(fr)가 제4도의 (a)에 도시된 바와같이 입력도면, 동기 펄스신호 발생부(10) 중에서 제1신호 발생부의 플립플릅(11)은 입력신호(fv)가 고전위로 될때 출력단자(Q₁₁)로 제4도의 (c)에 도시된 바와같이 고전위를 출력하므로 기준신호(fr)가 입력됨에 따라 플립플롭(12)은 출력단자(Q₁₂)로 제4도의 (d)에 도시된 바와같이 펄스신호를 출력하고, 플립플롭(13)은 출력단자(Q₁₃)로 제4도의 (e)에 도시된 바와같이 펄스신호를 출력하게 된다.

그러므로 앤드게이트(14)는 제4도의 (f)에 도시된 바와같이 제1신호(F₁)를 출력하고, 그 출력한 제1신호(F₁)는 플립플롭(11)의 리세트단자(RST₁₁)에 인가되어 플립플롭(11)이 리세트된다.

즉, 제1신호 발생부는 입력신호(fv)가 고전위로 되었을때 기준신호(fr)에 동기되어 제1신호(F₁)를 출력한다. 그리고, 동기 펄스신호 발생부(10)의 제2신호 발생부는 상기의 제1신호 발생부와 같이 수개의 플립플롭과 앤드게이트를 사용하여 제4도의 (g)에 도시된 바와같이 제1신호(F₁)보다 기준신호(fr)의 1주기 늦게 출력하도록 한다.

이와같이 동기 펄스신호 발생부(10)에서 제1 및 제2신호(F₁)(F₂)를 출력하면, 제2신호(F₂)는 하한 주파수 지정용 분주기(21)의 리세트단자(RST₂₁)에 인가되므로 하한 주파수 지정용 분주기(21)는 리세트된 후 기준신호(fr)를 분주하여 N개의 분주신호(Q₁,Q₂,…,Q_N)를 출력하게 된다.

이와같이 하한 주파수 지정용 분주기(21)가 기준신호(fr)를 분주하여 출력하는 상태에서(Q₁,Q₂,…,Q_N)와 사용자가 설정한 하한 주파수에 따라 입력되는 하한 주파수 설정신호(S₁,S₂,…,S_N)가 동일하게 되면, 하한 주파수 대역 지정회로(22)는 제5도의 (a)에 도시된 바와같이 제어신호(CS₁)를 출력하게 된다.

여기서, 하한 주파수 대역 지정회로(22)는 비교기 등으로 구성하여 분주신호(Q₁,Q₂,…,Q_N)와 하한 주파수 설정신호(S₁,S₂,…,S_N)가 동일한 지를 판별하게 한다.

이와같이 하한 주파수 대역 지정회로(22)가 제어신호(CS₁)를 출력하면 그 출력한 제어신호(CS₁)는 상한 주파수 지정용 분주기(31)에 인가되고, 이때 상한 주파수 지정용 분주기(31)는 상기의 제2신호(F₂)가 출력될때 그 제어신호(F₂)가 리세트단자(RST₃₁)에 인가된다.

그러므로 상한 주파수 분주기(31)는 제2신호(F₂)가 출력될때 리세트된 후 제어신호(CS₁)에 의해 인에이블되어 기준신호(fr)를 분주하고, N개의 분주신호를 출력하며, 그 N개의 분주신호와 사용자가 설정한 상한 주파수에 따라 입력되는 상한 주파수 설정신호(R₁,R₂,…,R_N)와 동일하게 되면 상한 주파수 대역 지정회로(32)가 제5도의 (b)에 도시된 바와같이 제어신호(CS₂)를 출력하게 된다.

이와같이 제어신호(CS₁)(CS₂)가 출력되면, 출력된 제어신호(CS₁)에 의해 주파수 대역 설정부(42)가 리세트되어 제5도의 (e)에 도시된 바와같이 저전위를 출력한다. 이때, 입력신호(fv)의 주파수가 설정된 주파수 대역내에 있을 경우에는 제어신호(CS₁)가 출력된 다음부터 제어신호(CS₂)가 출력되기 전에 동기펄스신호 발생부(10)가 상기와 같이 동작하면서 제5도의 (c) 및 (d)에 도시된 바와같이 제1 및 제2신호 (F₁)(F₂)를 출력하게 되므로 앤드게이트(43)는 제5도의 (f)에 도시된 바와같이 계속 저전위를 출력하여 동기 펄스신호 카운터(51)는 리세트되지 않고, 제1신호(F₁)를 카운트하고, 카운트 신호는 출력부(52)를 통해 판별신호로 출력된다.

그리고, 입력신호(fv)의 주파수가 설정된 주파수 대역내에 있지 않고 하한 주파수보다 S자을 경우에는 제6도의 (a)(b)에 도시된 바와같이 제어신호(CS₁)(CS₂)가 출력되어 주파수 대역 설정부(42)에서 제6도의 (e)에 도시된 바와같이 저전위가 출력되는 기간동안 제1 및 제2신호(F₁)(F₂)가 출력되지 않고 제6도의 (c)(d)에 도시된 바와같이 제1 및 제2신호(F₁)(F₂)를 출력하게 되므로 앤드게이트(43)는 제1신호(F₁)에 따라 제6도의 (f)에 도시된 바와같이 펄스신호를 출력하여 동기 펄스신호 카운트(51)가 리세트되고, 제1신호(F₁)를 출력하지 못하게 되고, 출력부(52)가 계속 저전위를 출력하게 된다.

또한, 입력신호(fv)의 주파수가 설정된 상한 주파수보다 높을 경우에는 하한 주파수 지정용 분주기(21)가 기준신호(fr)를 분주하여 출력하는 분주신호가 하한 주파수 설정신호(S₁,S₂,…,S_N)의 값과 동일하게 되기전에 동기펄스신호 발생부(10)가 제1 및 제2신호(F₁)(F₂)를 출력하고, 제2신호(F₂)에 의해 주파수 대역 설정회로(42)가 세트되어 계속 고전위를 출력하므로 제1신호(F₁)에 따라 앤드게이트(43)가 고전위를 출력하여 동기 펄스신호 카운터(51)는 리세트되고, 출력부(52)가 계속 저전위를 출력하게 된다.

이상에서 상세히 설명한 바와같이 본 발명은 입력신호를 기준신호에 동기시키면서 기준신호와 동일한주파수의 제1 및 제2신호를 발생시켜 입력신호의 주파수를 판별함으로써 회로의 구성이 간단하고, 입력신호의 주파수를 정확히 판단할 수 있는 효과가 있다.

Claims

주파수를 판별할 입력신호(fv)와 기준신호(fr)를 받아 서로 동기시켜 동기된 제1신호(F₁)와 제1신호보다 1주기 늦은 제2신호(F₂)를 순차적으로 출력하는 동기 펄스신호 발생부(10)와, 상기 제2신호(F₂)를 받아 이에 의해 리세트되고 상기 기준신호(fr)를 받아 기준신호(fr)를 분주하는 하한주파수 지정용 분주기(21)와, 상기 분주기의 분주값과, 설정된 하한 주파수 설정신호(S₁,S₂,…,S_N)를 받고 이들 입력값들을 비교하여 서로 동일할때 제어신호(CS₁)를 출력하는 하한 주파수 대역지정회로(22)로 구성되는 하한 주파수 판별부(20)와, 상기 제어신호(CS₁)와 상기 기준신호(fr)를 받아 제어신호에 따라 기준신호를 분주하는 상한 주파수 지정용 분주기(31)와, 그 분주값과 설정된 상한 주파수 설정신호(R₁,R₂,…,R_N)를 받아 서로 비교하여 입력값이 서로 동일할 때 제어신호(CS₂)를 출력하는 상한 주파수 대역지정회로(32)로 구성되는 상한 주파수 판별부(30)와, 제2신호(F₂) 및 제어신호(CS₂)를 논리합하는 오아게이트(41)와, 제어신호(CS₁)에 따라 리세트되고 상기 오아게이트(41)의 출력신호에 따라 세트되는 주파수 대역 설정부(42)와, 제1신호(F₁)와 상기 주파수 대역 설정부(42)의 출력신호를 논리곱하여 리세트 신호를 출력하는 앤드게이트(43)로 구성된 리세트 제어부(40)와, 상기 리세트 제어부(40)의 출력신호에 따라 리세트되면서 판별신호를 출력하는 주파수 판별부(50)로 구성됨을 특징으로 하는 주파수 판별회로.
제1항에 있어서, 동기 펄스신호 발생부(10)는, 입력신호(fv)가 고전위로 되는지를 검출하는 제1플립플롭(11)과, 상기 제1플립플롭의 출력신호를 기준신호(fr)에 따라 시프트시키는 두개의 제2플립플롭(12,13)과, 상기 제2플립플롭(12,13)과 기준신호(fr)를 논리곱하여 제1신호(F₁) 및 제2신호(F₂)를 출력하면서 상기 제1플립플롭(11)를 리세트시키는 앤드 게이트(14)로 구성함을 특징으로 하는 주파수 판별회로.