SU1709542A1 - Устройство дл детектировани ошибок - Google Patents

Abstract

Изобретение относитс  к радиоизмерительной технике. Цель изобретени  - упрощение устройства. Дл  этого второй вход и выход четвертого сумматора 14 по модулю два соединены соответственно с,выходом третьего сумматора 3 по модулю два и входом регистра 12 сдвига. Это позвол ет исключить из схемы устройства р д блоков и элементов без снижени  точности и быстродействи  работы всего устройства в целом. 1 ил.1

Description

Изобретение относитс  к радиоизмерительной технике и может быть использовано в анализаторах ошибок (устройствах измерени  верности передачи информации в цифровых трактах) при контроле каналов св зи.

Детектор ошибок решает следующие задачи: формирование внутренней тестпоследовательности; синхронизаци  внутренней тест последовательности с входной внешней тест-последовательностью; выделение ошибок из входной тест-последовательности путем сравнени  входной внешней и внутренней тест-последовательностей; подсчет количества ошибок счетчиком ошибок.

Тест-последовательность подаетс  на объект контрол , с которого поступает на анализатор ошибок, дл  проверки качества работы объекта контрол . В качестве тест-последовательности наиболее часто используетс  псевдослучайна  последовательность (ПСП) максимальной длины (Мпоследовательность ).

Известны устройства дл  детектировани  ошибок, в которых используютс  систематические свойства М-последоваteльнocтeй и которые позвол ют достаточно точно проводить измерение количества ошибок. Всю работу таких устройств при каждой попытке входа в режим синхронизации можно разбить   а три sTania: установка начального состо ни , запись информации и проверка отсутстви  ложной синхронизации . При успешной попытке входа в режим синхронизации устройство начинает свою основную работу - детектирование и анализ потока ошибок. За счет определени  факта ложной синхронизации устройства и запрещени  его работы (запрещени  счета ошибок) на врем , необходимое дл  повторной синхронизации, повышаетс  точность измерений, так как при этом запрещаетс  регистраци  ошибок, в число которых могут входить ошибки, по вившиес  на входе счетчика ошибок в результате ложной синхронизации устройства и отсутствующие во входной последовательности. Затраты времени на проверку отсутстви  ложной синхронизации и (в случае необходимости) повторную синхронизацию устройства составл ют Зп тактовых интервалов, где п число разр дов (длина) регистра сдвига, в который .производитс  запись входной информации .

Однако данные устройства характеризуютс  недостаточной помехоустойчивостью - невозможностью синхронизации при приеме входной внешней М-последовательности с максимальным средним по времени

коэффициентом ошибок Кот.вх.макс S 1/2п,

так как если на этапах записи информации или проверки отсутстви  ложной синхронизации во входной внешней М-последовательности присутствует хот  бы одна ошибка (в каком-либо из 2п битов информации ), такие устройства (детекторы ошибок) возвращаютс  в исходное начальное состо ние , при этом подсчет ошибок не производитс .

Наиболее близким к предлагаемому  вл етс  устройство дл  детектировани  ошибок , содержащее первый, второй и третий сумматоры по модулю два, первый компаратор, первый, второй, третий и четвертый триггеры, первый и второй счетчики, первый элемент И, регистр сдвига, включающий первые и остальные разр ды и элемент И, третий счетчик, четвертый сумматор по модулю два, п тый и шестой триггеры, второй компаратор, четвертый счетчик, второй элемент И. Больша  помехоустойчивость позвол ет использовать данное устройство при анализе входной внешней ПСП, прошедшей объект контрол , а также в тех случа х , когда требуютс  другие методы анализа тестовой ПСП, например измерение времени задержки сигнала в объекте контрол .

0 Однако,данна  схема устройства детектировани  ошибок  вл етс  сложной.

Цель изобретени  - упрощение схемы устройства дл  детектировани  ошибок. Поставленна  цель достигаетс  тем, что

5 в устройстве дл  детектировани  ошибок, содержащем последовательно соединенные компаратор, первы1 триггер, первый сумматор по модулю два, второй сумматор по модулю два, выход которого  вл етс  установочным входом устройства, второй триггер, первый счетчик, второй вход которого  вл етс  тактовым входом устройства, и третий триггер, R-вход которого соединен с выходом второго триггера, четвертый триггер, S-вход и инверсный выход которого соединены соответственно с выходом и S-входом второго триггера, второй счетчик, элемент W, регистр сдвига, третий счетчик, третий сумматор по модулю два, п тый триггер, четвертый сумматор по модулю два, четвертый счетчик, выход которого подключен к С-входу четвертого триггера, пр мой выход которого соединен с первыми входами элемента И и второго счетчика, второй вход

5 которого соединен с выходом компаратора, вторым входом элемента 1/1 и первым входом третьего счетчика, второй вход которого соединен с первым входом четвертого счетчика , третьим входом элемента И и инверсным выходом третьего триггера, выход п того

триггера, D-вход которого  вл етс  информационным входом устройства, соединен с вторым входом первого сумматора по модулю два и первым входом компаратора, второй вход которого соединен с вторым входом второго сумматора по модулю два и подключен к выходу третьего сумматора по модулю два. первый, второй и третий входы которого соединены соответственно с первым , вторым и третьим выходами регистра сдвига, С-вход п того триггера и второй вход четвертого счетчика соединены с вторым входом первого счетчика, выход элемента И соединен с первым входом четвертого сумматора по модулю два, выход третьего счетчика соединен с S-входом четвертого триггера, третьи входы четвертого и третьего счетчиков  вл ютс  соответственно первым и вторым управл ющими уходами устройства, второй вход и выход четвертого сумматора по модулю два соединены соответственно с выходом третьего сумматора по модулю два и входом регистра сдвига, а выход компаратора  вл етс  выходом устройства.

На чертеже приведена структурна  схема предлагаемого устройства.

Устройство дл  детектировани  ошибок содержит первый 1, второй 2 и третий 3 сумматоры по модулю два, компаратор 4, первый 5, второй 6, . третий 7 и четвертый 8 триггеры, первый 9 и второй 10 счетчики, элемент И 11, регистр 12 сдвига, третий счетчик 13, четвертый сумматор 14 по модулю два. п тый триггер 15 и четвертый счетчик 16.

Устройство работает следующим образом .

После включени  устройства импульс синхронизации (начальной установки) устанавливает триггеры 6-8, счетчики 9,13 и 16 в исходное состо ние, при котором на выходе счетчиков 9 и 16 и пр мом выходе триггера 7 устанавливаетс  О, а на пр мом выходе триггера 8- 1. При этом на выходе триггера 6 и счетчика 13 устанавливаетс  уровень О, который разрешает счетчику 9 счет тактов. Модуль счета счетчика 16, равный числу т, и модуль счета счетчика 13, равный числу 1+ а, устанавливаютс  предварительно сигналами управлени  на соответствующих входах устройства. Компаратор 4 начинает сравнение входной внешней ПСП и формируемой на выходе сумматора 3 по модулю два внутренней ПСП. При этом импульсы ошибок с выхода, компаратора 4 проход т на счетчик 13 ошибок и на элемент И 11. Последний открыт уровн ми 1 с инверсного выхода триггера 7 и пр мого выхода триггера 8. Поэтому

импульсы ошибок воэдействуют на регистр

12сдвига через сумматор 14 по модулю два до тех пор, пока счетчик 9 не досчитает число тактовых импульсов до п. Если при этом

в регистре 12 сдвига записываетс  безошибочна  информаци , т.е. регистр сдвига детектора ошибок входит в синхронизм с регистром сдвига передатчика, то на следующем этапе, когда на инверсном выходе

триггера 7 устанавливаетс  О и разрешаетс  счет тактов счетчику 16 и счет ошибок счетчику 13, а элемент И 11 закрыт, счетчик

13за число тактовых периодов m при правильном выборе m и Н а не досчитает до

своего модул  счета 1+ а (при ожидаемом распределении ошибок во входной ПСП). На выходе счетчика 16 по вл етс  импульс, который устанавливает О на пр мом выходе триггера 8, который закрывает элемент И 11

и разрешает счет ошибок счетчику 10. т.е. третий этап синхронизации благополучно закончитс .

Если на втором этапе синхронизации в регистре 12 сдвига записана хот  бы одна

ошибка, котора  прин та во входной ПСП, то на третьем этапе синхронизации счетчик 13 за число тактовых периодов m успевает досчитать до своего модул  счета 1+ аи положительный импульс на его выходе устанавливает схему устройства в исходное состо ние .

Такой процесс повтор етс  до тех пор. пока регистра 12 сдвига детектора ошибок не войдет в синхронизм с регистром сдвига

передатчика. После этого устройство начинает работать как детектор ошибок входной внешней. ПСП.

При нормальном функционировании устройства информаци  на обоих входах

сумматора 2 по модулю два совпадает и поэтому на его выходе формируетс  О.

Если в процессе нормального функционировани  устройства происходит сбой в регистре 12 сдвига, на выходе сумматора 2

по модулю два по вл ютс  импульсы, которые , воздейству  на вход установки О второго триггера 6, устанавливают О на его выходе, начинает работать первый счетчик 9, и устройство вновь переходит к второму

этапу работы при синхронизации - записи информации, затем к третьему этапу и т.д. до тех пор, пока автоматически не происходит пересинхронизаци  устройства. При этом процесс измерени  прерываетс  на

врем , равное времени пересинхронизации устройства (n+m+1 тактовых интервалов), а затем продолжаетс .

Предлагаемое устройство становитс  универсальным по отношению к наличию

или отсутствию св зи первого разр да регистра 12 сдвига с сумматором 3 по модулю два.

Таким образом, по сравнению с известным устройством без ухудшени  технических характеристик из предлагаемого устройства исключаютс  втора  схема И, шестой триггер и второй компаратор, т.е. оно становитс  проще.

Claims (1)

1. Формула изобретени  Устройство дл  детектировани  ошибок , содержащее последовательно соединенные компаратор, первый триггер, первый сумматор по модулю два, второй сумматор по модулю два, выход которого  вл етс  установочным входом устройства, второй триггер, первый счетчик, второй вход которого  вл етс  тактовым входом устройства , и третий триггер, R-аход которого соединен с выходом второго триггера, четвертый триггер, S-вход и инверсный выход которого соединены соответственно с выходом и S-входом второго триггера, второй счетчик, элемент И, регистр сдвига, третий счетчик, третий сумматор по модулю два, п тый триггер, четвертый сумматор по мо дулю два, четвертый счетчик, выход которого подключен к С-бходу четвертого триггера, пр мой выход которого соединен с первыми входами элемента И ивторого счетчика, второй вход которого соединен с выходом компаратора , вторым-входом элемента И и первым входом третьего счетчика, второй вход которого соединен с первым входом четвертого счетчика, третьим входом элемента И и

   инверсным выходом третьего триггера, выход п того триггера, О-вход которого  вл етс  информационным входом устройства, соединен с вторым входом первого сумматора по модулю два и первым входом компаратора , второй вход которого соединен с вторым входом второго сумматора по модулю два и подключен к выходу третьего сумматора по модулю два, первый, второй и третий входы которого соединены соответственно с первым, вторым и третьим выходами регистра сдвига, С-вход п того триггера и второй вход четвертого счетчика соединены с вторым входом первого счетчика , выход элемента И соединен с первым

   входом четвертого сумматора по модулю два. выход третьего счетчика соединен с S-входом четвертого триггера, третьи входы четвертого и третьего счетчиков  вл ютс  соответственно первым и вторым

   управл ющими входами устройства, отличающеес  тем, что, с целью упрощени  устройства, второй вход и выход четвертого сумматора по модулю два соединены соответственно с выходом

   третьего сумматора по модулю два и входом регистра сдвига, а выход компаратора  вл етс  выходом устройства.