JP2001043697A - 半導体メモリ試験装置のデータ転送回路 - Google Patents
半導体メモリ試験装置のデータ転送回路Info
- Publication number
- JP2001043697A JP2001043697A JP11212948A JP21294899A JP2001043697A JP 2001043697 A JP2001043697 A JP 2001043697A JP 11212948 A JP11212948 A JP 11212948A JP 21294899 A JP21294899 A JP 21294899A JP 2001043697 A JP2001043697 A JP 2001043697A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- data
- serial data
- data transfer
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Time-Division Multiplex Systems (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データ転送経路に用いるケーブル等の増大を
最小限に抑えることのできる、半導体メモリ試験装置の
データ転送回路を提供する。 【解決手段】 半導体メモリ試験装置のデータ転送回路
の送信側ブロックに、クロック信号ＣＬＫに同期する第
１のシリアルデータを出力する第１の出力手段ＦＦＡと
第２のシリアルデータを出力する第２の出力手段ＦＦＢ
と、第２のシリアルデータを反転クロック信号ＣＬＫＡ
に同期する第３のシリアルデータに変換する第３の出力
手段ＦＦＣと、クロック信号の論理値に基づいて第１の
シリアルデータまたは第３のシリアルデータのいずれか
を送信するセレクタＳＥＬとを設け、受信側ブロック
に、送信されたデータをクロック信号に同期して受信す
る第１の受信手段ＦＦＤと、反転クロック信号ＣＬＫＢ
に同期して受信する第２の受信手段ＦＦＥとを設けた。
最小限に抑えることのできる、半導体メモリ試験装置の
データ転送回路を提供する。 【解決手段】 半導体メモリ試験装置のデータ転送回路
の送信側ブロックに、クロック信号ＣＬＫに同期する第
１のシリアルデータを出力する第１の出力手段ＦＦＡと
第２のシリアルデータを出力する第２の出力手段ＦＦＢ
と、第２のシリアルデータを反転クロック信号ＣＬＫＡ
に同期する第３のシリアルデータに変換する第３の出力
手段ＦＦＣと、クロック信号の論理値に基づいて第１の
シリアルデータまたは第３のシリアルデータのいずれか
を送信するセレクタＳＥＬとを設け、受信側ブロック
に、送信されたデータをクロック信号に同期して受信す
る第１の受信手段ＦＦＤと、反転クロック信号ＣＬＫＢ
に同期して受信する第２の受信手段ＦＦＥとを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ試験
装置において、試験メモリデバイスのアドレス等の多ビ
ット化に伴い、半導体メモリ試験装置内のデータ転送経
路、ケーブル等の増大を最小限に抑えることができる半
導体メモリ試験装置のデータ転送回路に関する。
装置において、試験メモリデバイスのアドレス等の多ビ
ット化に伴い、半導体メモリ試験装置内のデータ転送経
路、ケーブル等の増大を最小限に抑えることができる半
導体メモリ試験装置のデータ転送回路に関する。
【０００２】
【従来の技術】従来技術による半導体メモリ試験装置の
データ転送回路の構成を図３を参照して説明する。送信
側ブロックであるＡブロックにおいて、データＡ１を、
フリップフロップＦＦＡで、クロック信号ＣＬＫの立ち
上がりに同期して受信し、このＦＦＡは、データ転送区
間に信号Ａを出力する。同様に、データＢ１を、ＦＦＢ
で、ＣＬＫの立ち上がりに同期して受信し、このＦＦＢ
は、データ転送区間に信号Ｂを出力する。
データ転送回路の構成を図３を参照して説明する。送信
側ブロックであるＡブロックにおいて、データＡ１を、
フリップフロップＦＦＡで、クロック信号ＣＬＫの立ち
上がりに同期して受信し、このＦＦＡは、データ転送区
間に信号Ａを出力する。同様に、データＢ１を、ＦＦＢ
で、ＣＬＫの立ち上がりに同期して受信し、このＦＦＢ
は、データ転送区間に信号Ｂを出力する。
【０００３】受信側ブロックであるＢブロックにおいて
は、フリップフロップＦＦＤで、データ転送区間からの
信号Ａを、クロック信号ＣＬＫの立ち上がりに同期して
受信し、このＦＦＤは、データＡ２を出力する。同様
に、ＦＦＥで、データ転送区間からの信号Ｂを、ＣＬＫ
の立ち上がりに同期して受信し、このＦＦＥは、データ
Ｂ２を出力する。すなわち、データ転送区間には、信号
Ａと信号Ｂの転送のために、２本のデータ転送ラインが
設けられている。
は、フリップフロップＦＦＤで、データ転送区間からの
信号Ａを、クロック信号ＣＬＫの立ち上がりに同期して
受信し、このＦＦＤは、データＡ２を出力する。同様
に、ＦＦＥで、データ転送区間からの信号Ｂを、ＣＬＫ
の立ち上がりに同期して受信し、このＦＦＥは、データ
Ｂ２を出力する。すなわち、データ転送区間には、信号
Ａと信号Ｂの転送のために、２本のデータ転送ラインが
設けられている。
【０００４】
【発明が解決しようとする課題】上記の従来技術による
データ転送回路には、信号Ａと信号Ｂの転送のために、
それぞれ専用のデータ転送ラインが設けられているの
で、メモリデバイスのピン数、ビット数が増加するのに
比例し、データ転送ラインのためのケーブル等も増大し
ていくという問題がある。
データ転送回路には、信号Ａと信号Ｂの転送のために、
それぞれ専用のデータ転送ラインが設けられているの
で、メモリデバイスのピン数、ビット数が増加するのに
比例し、データ転送ラインのためのケーブル等も増大し
ていくという問題がある。
【０００５】本発明は、上記の問題を解決するためにな
されたもので、データ転送ラインを増大させてしまうこ
とがない半導体メモリ試験装置のデータ転送回路を提供
するものである。
されたもので、データ転送ラインを増大させてしまうこ
とがない半導体メモリ試験装置のデータ転送回路を提供
するものである。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、送信側ブロックから受信側ブロックへ、クロック信
号に同期するシリアルデータを転送する半導体メモリ試
験装置のデータ転送回路において、前記送信側ブロック
は、前記クロック信号に同期する第１のシリアルデータ
を出力する第１の出力手段と、前記クロック信号に同期
する第２のシリアルデータを出力する第２の出力手段
と、前記クロック信号の論理を反転させ、反転クロック
信号を出力する第１の反転手段と、前記第２のシリアル
データを、前記反転クロック信号に同期する第３のシリ
アルデータに変換して出力する第３の出力手段と、前記
クロック信号の論理値に基づいて、前記第１のシリアル
データまたは前記第３のシリアルデータのいずれかを送
信データとして選択するセレクタとを有し、前記受信側
ブロックは、送信されてきたデータを前記クロック信号
に同期して受信する第１の受信手段と、前記クロック信
号の論理を反転させ、反転クロック信号を出力する第２
の反転手段と、送信されてきたデータを前記反転クロッ
ク信号に同期して受信する第２の受信手段とを有するこ
とを特徴とする半導体メモリ試験装置のデータ転送回路
である。
は、送信側ブロックから受信側ブロックへ、クロック信
号に同期するシリアルデータを転送する半導体メモリ試
験装置のデータ転送回路において、前記送信側ブロック
は、前記クロック信号に同期する第１のシリアルデータ
を出力する第１の出力手段と、前記クロック信号に同期
する第２のシリアルデータを出力する第２の出力手段
と、前記クロック信号の論理を反転させ、反転クロック
信号を出力する第１の反転手段と、前記第２のシリアル
データを、前記反転クロック信号に同期する第３のシリ
アルデータに変換して出力する第３の出力手段と、前記
クロック信号の論理値に基づいて、前記第１のシリアル
データまたは前記第３のシリアルデータのいずれかを送
信データとして選択するセレクタとを有し、前記受信側
ブロックは、送信されてきたデータを前記クロック信号
に同期して受信する第１の受信手段と、前記クロック信
号の論理を反転させ、反転クロック信号を出力する第２
の反転手段と、送信されてきたデータを前記反転クロッ
ク信号に同期して受信する第２の受信手段とを有するこ
とを特徴とする半導体メモリ試験装置のデータ転送回路
である。
【０００７】請求項２に記載の発明は、前記第１の出力
手段、第２の出力手段、第３の出力手段は、それぞれフ
リップフロップで構成され、前記第１の反転手段は、イ
ンバータと遅延回路とで構成されていることを特徴とす
る請求項１に記載の半導体メモリ試験装置のデータ転送
回路である。
手段、第２の出力手段、第３の出力手段は、それぞれフ
リップフロップで構成され、前記第１の反転手段は、イ
ンバータと遅延回路とで構成されていることを特徴とす
る請求項１に記載の半導体メモリ試験装置のデータ転送
回路である。
【０００８】請求項３に記載の発明は、前記第１の受信
手段、第２の反転手段は、それぞれフリップフロップで
構成され、前記第２の反転手段は、インバータと遅延回
路とで構成されていることを特徴とする請求項１に記載
の半導体メモリ試験装置のデータ転送回路である。
手段、第２の反転手段は、それぞれフリップフロップで
構成され、前記第２の反転手段は、インバータと遅延回
路とで構成されていることを特徴とする請求項１に記載
の半導体メモリ試験装置のデータ転送回路である。
【０００９】本発明によれば、送信側ブロックの第１の
出力手段から出力された第１のシリアルデータがセレク
タに入力され、第２の出力手段から出力された第２のシ
リアルデータが、第３の出力手段によって第３のシリア
ルデータに変換され、この第３のシリアルデータもまた
セレクタに入力される。
出力手段から出力された第１のシリアルデータがセレク
タに入力され、第２の出力手段から出力された第２のシ
リアルデータが、第３の出力手段によって第３のシリア
ルデータに変換され、この第３のシリアルデータもまた
セレクタに入力される。
【００１０】そして、このセレクタにて、クロック信号
の論理値に基づいて、第１のシリアルデータまたは第３
のシリアルデータのいずれかが選択され、選択されたシ
リアルデータが受信側ブロックに転送される。
の論理値に基づいて、第１のシリアルデータまたは第３
のシリアルデータのいずれかが選択され、選択されたシ
リアルデータが受信側ブロックに転送される。
【００１１】受信側ブロックでは、転送されてきたシリ
アルデータを第１の受信手段および第２の受信手段で受
信し、１本のデータ転送ラインで転送されてきたシリア
ルデータを２本のデータに分割する。
アルデータを第１の受信手段および第２の受信手段で受
信し、１本のデータ転送ラインで転送されてきたシリア
ルデータを２本のデータに分割する。
【００１２】
【発明の実施の形態】本発明の一実施形態である半導体
メモリ試験装置のデータ転送回路の構成を図１を参照し
て説明する。データ転送回路の送信側ブロックであるＡ
ブロックは、フリップフロップＦＦＡ、ＦＦＢ、ＦＦ
Ｃ、セレクタＳＥＬ、インバータＮＡ、ディレイ回路Ｄ
ＬＡを含む。
メモリ試験装置のデータ転送回路の構成を図１を参照し
て説明する。データ転送回路の送信側ブロックであるＡ
ブロックは、フリップフロップＦＦＡ、ＦＦＢ、ＦＦ
Ｃ、セレクタＳＥＬ、インバータＮＡ、ディレイ回路Ｄ
ＬＡを含む。
【００１３】フリップフロップＦＦＡは、データＡ１を
入力し、信号Ａを出力する。フリップフロップＦＦＢ
は、データＢ１を入力し、信号Ｂを出力する。この信号
Ｂは、フリップフロップＦＦＣに入力され、このフリッ
プフロップＦＦＣは、信号Ｃを出力する。
入力し、信号Ａを出力する。フリップフロップＦＦＢ
は、データＢ１を入力し、信号Ｂを出力する。この信号
Ｂは、フリップフロップＦＦＣに入力され、このフリッ
プフロップＦＦＣは、信号Ｃを出力する。
【００１４】前記フリップフロップＦＦＡ、ＦＦＢのク
ロック入力端子には、クロック信号ＣＬＫが入力されて
いる。クロック信号ＣＬＫは、インバータＮＡにも入力
されている。インバータＮＡの出力はディレイ回路ＤＬ
Ａに入力され、このディレイ回路ＤＬＡの出力は、前記
フリップフロップＦＦＣのクロック入力端子に入力され
ている。
ロック入力端子には、クロック信号ＣＬＫが入力されて
いる。クロック信号ＣＬＫは、インバータＮＡにも入力
されている。インバータＮＡの出力はディレイ回路ＤＬ
Ａに入力され、このディレイ回路ＤＬＡの出力は、前記
フリップフロップＦＦＣのクロック入力端子に入力され
ている。
【００１５】前記信号Ａおよび信号Ｃは、セレクタＳＥ
Ｌに入力されている。セレクタＳＥＬの制御端子Ｓに
は、前記クロック信号ＣＬＫが入力されている。セレク
タＳＥＬの出力は、Ａブロックのデータ送信端子Ｄ１に
接続されている。また、前記クロック信号ＣＬＫは、Ａ
ブロックのクロック送信端子Ｃ１に接続されている。
Ｌに入力されている。セレクタＳＥＬの制御端子Ｓに
は、前記クロック信号ＣＬＫが入力されている。セレク
タＳＥＬの出力は、Ａブロックのデータ送信端子Ｄ１に
接続されている。また、前記クロック信号ＣＬＫは、Ａ
ブロックのクロック送信端子Ｃ１に接続されている。
【００１６】送信側ブロックであるＡブロックと、受信
側ブロックであるＢブロックとは、１本のデータ転送ラ
インＤＴと、１本のクロック転送ラインＣＴとで接続さ
れている。すなわち、データ転送ラインＤＴは、Ａブロ
ックのデータ送信端子Ｄ１と、Ｂブロックのデータ受信
端子Ｄ２とを接続し、クロック転送ラインＣＴは、Ａブ
ロックのクロック送信端子Ｃ１と、Ｂブロックのクロッ
ク受信端子Ｃ２とを接続している。
側ブロックであるＢブロックとは、１本のデータ転送ラ
インＤＴと、１本のクロック転送ラインＣＴとで接続さ
れている。すなわち、データ転送ラインＤＴは、Ａブロ
ックのデータ送信端子Ｄ１と、Ｂブロックのデータ受信
端子Ｄ２とを接続し、クロック転送ラインＣＴは、Ａブ
ロックのクロック送信端子Ｃ１と、Ｂブロックのクロッ
ク受信端子Ｃ２とを接続している。
【００１７】受信側ブロックであるＢブロックは、フリ
ップフロップＦＦＤ、ＦＦＥ、インバータＮＢ、ディレ
イ回路ＤＬＢを含む。データ受信端子Ｄ２は、フリップ
フロップＦＦＤおよびＦＦＥの入力に接続されている。
クロック受信端子Ｃ２は、フリップフロップＦＦＤのク
ロック入力端子、およびインバータＮＢの入力端子に接
続されている。インバータＮＢの出力は、ディレイ回路
ＤＬＢに入力され、このディレイ回路ＤＬＢの出力は、
前記フリップフロップＦＦＥのクロック入力端子に入力
されている。フリップフロップＦＦＤ、ＦＦＥからは、
それぞれデータＡ２、Ｂ２が出力されている。
ップフロップＦＦＤ、ＦＦＥ、インバータＮＢ、ディレ
イ回路ＤＬＢを含む。データ受信端子Ｄ２は、フリップ
フロップＦＦＤおよびＦＦＥの入力に接続されている。
クロック受信端子Ｃ２は、フリップフロップＦＦＤのク
ロック入力端子、およびインバータＮＢの入力端子に接
続されている。インバータＮＢの出力は、ディレイ回路
ＤＬＢに入力され、このディレイ回路ＤＬＢの出力は、
前記フリップフロップＦＦＥのクロック入力端子に入力
されている。フリップフロップＦＦＤ、ＦＦＥからは、
それぞれデータＡ２、Ｂ２が出力されている。
【００１８】次に、本実施形態の動作を図２のタイミン
グチャートを参照して説明する。フリップフロップＦＦ
Ａは、入力されたデータＡ１を、クロック信号ＣＬＫの
立ち上がりのタイミングで、信号Ａとして出力する。ま
た、フリップフロップＦＦＢは、入力されたデータＢ１
を、クロック信号ＣＬＫの立ち上がりのタイミングで、
信号Ｂとして出力する。
グチャートを参照して説明する。フリップフロップＦＦ
Ａは、入力されたデータＡ１を、クロック信号ＣＬＫの
立ち上がりのタイミングで、信号Ａとして出力する。ま
た、フリップフロップＦＦＢは、入力されたデータＢ１
を、クロック信号ＣＬＫの立ち上がりのタイミングで、
信号Ｂとして出力する。
【００１９】インバータＮＡは、入力されたクロック信
号ＣＬＫを反転して出力し、この出力がディレイ回路Ｄ
ＬＡに入力される。ディレイ回路ＤＬＡは、入力された
信号を遅らせた波形ＣＬＫＡを出力し、この出力は、フ
リップフロップＦＦＣのクロック入力端子に入力され
る。
号ＣＬＫを反転して出力し、この出力がディレイ回路Ｄ
ＬＡに入力される。ディレイ回路ＤＬＡは、入力された
信号を遅らせた波形ＣＬＫＡを出力し、この出力は、フ
リップフロップＦＦＣのクロック入力端子に入力され
る。
【００２０】フリップフロップＦＦＣは、上記ＣＬＫＡ
の立ち上がりのタイミングで、入力された信号Ｂを、信
号Ｃとして出力する。
の立ち上がりのタイミングで、入力された信号Ｂを、信
号Ｃとして出力する。
【００２１】セレクタＳＥＬは、前記信号Ａおよび信号
Ｃを入力し、このセレクタＳＥＬの制御端子Ｓが０（Ｌ
レベル）のとき、信号Ａを選択して出力し、制御端子Ｓ
が１（Ｈレベル）のとき、信号Ｃを選択して出力し、こ
の出力が信号Ｄとなる。
Ｃを入力し、このセレクタＳＥＬの制御端子Ｓが０（Ｌ
レベル）のとき、信号Ａを選択して出力し、制御端子Ｓ
が１（Ｈレベル）のとき、信号Ｃを選択して出力し、こ
の出力が信号Ｄとなる。
【００２２】制御端子Ｓにはクロック信号ＣＬＫが入力
されているので、結局、前記信号Ｄは、ＣＬＫが０のと
きにはデータＡ１となり、ＣＬＫが１のときにはデータ
Ｂ１となる。信号Ｄは、データ転送ラインＤＴを経由し
て、受信側ブロックであるＢブロックに送信される。ま
た、クロック信号ＣＬＫも、クロック転送ラインＣＴを
経由してＢブロックに送信される。
されているので、結局、前記信号Ｄは、ＣＬＫが０のと
きにはデータＡ１となり、ＣＬＫが１のときにはデータ
Ｂ１となる。信号Ｄは、データ転送ラインＤＴを経由し
て、受信側ブロックであるＢブロックに送信される。ま
た、クロック信号ＣＬＫも、クロック転送ラインＣＴを
経由してＢブロックに送信される。
【００２３】Ｂブロックでは、送信されてきた信号Ｄ
が、フリップフロップＦＦＤおよびＦＦＥに入力され
る。フリップフロップＦＦＤは、入力された信号Ｄを、
ＦＦＤのクロック入力端子に入力されているクロック信
号ＣＬＫの立ち上がりのタイミングで、データＡ２とし
て出力する。
が、フリップフロップＦＦＤおよびＦＦＥに入力され
る。フリップフロップＦＦＤは、入力された信号Ｄを、
ＦＦＤのクロック入力端子に入力されているクロック信
号ＣＬＫの立ち上がりのタイミングで、データＡ２とし
て出力する。
【００２４】クロック信号ＣＬＫは、インバータＮＢに
も入力され、このインバータＮＢは、入力されたクロッ
ク信号ＣＬＫを反転して出力し、この出力がディレイ回
路ＤＬＢに入力される。ディレイ回路ＤＬＢは、入力さ
れた信号を遅らせた波形ＣＬＫＢを出力し、この出力
は、フリップフロップＦＦＥのクロック入力端子に入力
される。
も入力され、このインバータＮＢは、入力されたクロッ
ク信号ＣＬＫを反転して出力し、この出力がディレイ回
路ＤＬＢに入力される。ディレイ回路ＤＬＢは、入力さ
れた信号を遅らせた波形ＣＬＫＢを出力し、この出力
は、フリップフロップＦＦＥのクロック入力端子に入力
される。
【００２５】フリップフロップＦＦＥは、上記ＣＬＫＢ
の立ち上がりのタイミングで、入力された信号Ｄを、デ
ータＢ２として出力する。
の立ち上がりのタイミングで、入力された信号Ｄを、デ
ータＢ２として出力する。
【００２６】以上の動作によって、Ａブロックにおける
データＡ１とデータＢ１との２系統のデータが、１本の
データ転送ラインＤＴを経由してＢブロックに転送さ
れ、Ｂブロックにおいて、再びデータＡ２とデータＢ２
との２系統の信号に戻される。
データＡ１とデータＢ１との２系統のデータが、１本の
データ転送ラインＤＴを経由してＢブロックに転送さ
れ、Ｂブロックにおいて、再びデータＡ２とデータＢ２
との２系統の信号に戻される。
【００２７】
【発明の効果】本発明によれば、半導体メモリ試験装置
内でのデータ転送経路に用いるケーブル等の本数を半減
させることができるので、メモリデバイスのアドレス等
のビット数やピン数等が増えても、半導体メモリ試験装
置内でのデータ転送経路に用いるケーブル等の本数を極
端に増大させてしまうことがない。
内でのデータ転送経路に用いるケーブル等の本数を半減
させることができるので、メモリデバイスのアドレス等
のビット数やピン数等が増えても、半導体メモリ試験装
置内でのデータ転送経路に用いるケーブル等の本数を極
端に増大させてしまうことがない。
【図１】 本発明の一実施形態である半導体メモリ試験
装置のデータ転送回路の構成図である。
装置のデータ転送回路の構成図である。
【図２】 本発明の一実施形態である半導体メモリ試験
装置のデータ転送回路の動作を示すタイミングチャート
である。
装置のデータ転送回路の動作を示すタイミングチャート
である。
【図３】 従来技術による半導体メモリ試験装置のデー
タ転送回路の構成図である。
タ転送回路の構成図である。
ＦＦＡ フリップフロップ（第１の出力手段） ＦＦＢ フリップフロップ（第２の出力手段） ＦＦＣ フリップフロップ（第３の出力手段） ＦＦＤ フリップフロップ（第１の受信手段） ＦＦＥ フリップフロップ（第２の受信手段） ＤＬＡ、ＤＬＢ ディレイ回路 ＮＡ、ＮＢ
インバータ ＳＥＬ セレクタ Ｄ１ データ
送信端子 Ｄ２ データ受信端子 ＤＴ データ
転送ライン Ｃ１ クロック送信端子 Ｃ２ クロッ
ク受信端子 ＣＴ クロック転送ライン
インバータ ＳＥＬ セレクタ Ｄ１ データ
送信端子 Ｄ２ データ受信端子 ＤＴ データ
転送ライン Ｃ１ クロック送信端子 Ｃ２ クロッ
ク受信端子 ＣＴ クロック転送ライン
Claims (3)
- 【請求項１】 送信側ブロックから受信側ブロックへ、
クロック信号に同期するシリアルデータを転送する半導
体メモリ試験装置のデータ転送回路において、 前記送信側ブロックは、 前記クロック信号に同期する第１のシリアルデータを出
力する第１の出力手段と、 前記クロック信号に同期する第２のシリアルデータを出
力する第２の出力手段と、 前記クロック信号の論理を反転させ、反転クロック信号
を出力する第１の反転手段と、 前記第２のシリアルデータを、前記反転クロック信号に
同期する第３のシリアルデータに変換して出力する第３
の出力手段と、 前記クロック信号の論理値に基づいて、前記第１のシリ
アルデータまたは前記第３のシリアルデータのいずれか
を送信データとして選択するセレクタとを有し、 前記受信側ブロックは、 送信されてきたデータを前記クロック信号に同期して受
信する第１の受信手段と、 前記クロック信号の論理を反転させ、反転クロック信号
を出力する第２の反転手段と、 送信されてきたデータを前記反転クロック信号に同期し
て受信する第２の受信手段とを有することを特徴とする
半導体メモリ試験装置のデータ転送回路。 - 【請求項２】 前記第１の出力手段、第２の出力手段、
第３の出力手段は、それぞれフリップフロップで構成さ
れ、 前記第１の反転手段は、インバータと遅延回路とで構成
されていることを特徴とする請求項１に記載の半導体メ
モリ試験装置のデータ転送回路。 - 【請求項３】 前記第１の受信手段、第２の反転手段
は、それぞれフリップフロップで構成され、 前記第２の反転手段は、インバータと遅延回路とで構成
されていることを特徴とする請求項１に記載の半導体メ
モリ試験装置のデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11212948A JP2001043697A (ja) | 1999-07-27 | 1999-07-27 | 半導体メモリ試験装置のデータ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11212948A JP2001043697A (ja) | 1999-07-27 | 1999-07-27 | 半導体メモリ試験装置のデータ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001043697A true JP2001043697A (ja) | 2001-02-16 |
Family
ID=16630960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11212948A Withdrawn JP2001043697A (ja) | 1999-07-27 | 1999-07-27 | 半導体メモリ試験装置のデータ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001043697A (ja) |
-
1999
- 1999-07-27 JP JP11212948A patent/JP2001043697A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6279073B1 (en) | Configurable synchronizer for double data rate synchronous dynamic random access memory | |
| TWI411956B (zh) | 以位元時脈與平行資料轉換發送及／或接收序列資料的方法與系統 | |
| JP7212637B2 (ja) | シリアル通信のためのスレーブデバイス及び方法 | |
| US6249875B1 (en) | Interface circuit using plurality of synchronizers for synchronizing respective control signals over a multi-clock environment | |
| US4048673A (en) | Cpu - i/o bus interface for a data processing system | |
| US20030194018A1 (en) | High speed data transmitter and transmitting method thereof | |
| US8520464B2 (en) | Interface circuit and semiconductor device incorporating same | |
| US6943595B2 (en) | Synchronization circuit | |
| KR100817270B1 (ko) | 인터페이스 장치 및 데이터 동기화 방법 | |
| US5589787A (en) | Cell for shift register | |
| US6810486B2 (en) | Method and apparatus for de-skewing a clock using a first and second phase locked loop and a clock tree | |
| JPH10222464A (ja) | 同期式直列データ転送装置 | |
| JP2001043697A (ja) | 半導体メモリ試験装置のデータ転送回路 | |
| US7231620B2 (en) | Apparatus, generator, and method for clock tree synthesis | |
| US6150861A (en) | Flip-flop | |
| KR0146326B1 (ko) | 전전자 교환기용 프로세스 정합보드와 퍼스널 컴퓨터를 정합시키기 위한 인터페이스 회로 | |
| EP4390413A1 (en) | Design for test for source synchronous interfaces | |
| TWI687815B (zh) | 資料發送方法、具有序列周邊介面之從屬裝置及資訊處理裝置 | |
| JP2002149594A (ja) | 非同期データ転送回路 | |
| KR100448088B1 (ko) | 클럭 포워딩 회로 | |
| JPS61148937A (ja) | 半導体集積回路装置 | |
| KR0122879Y1 (ko) | 캐스케이드에서의 직렬데이타 송수신 장치 | |
| JP2605318B2 (ja) | データ伝送方式 | |
| JPH0738386A (ja) | データラッチ回路 | |
| KR900007549Y1 (ko) | 디지탈 시리얼 데이타 전송시 속도 변환회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041001 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050301 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050301 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071029 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20071206 |