JP7212637B2 - シリアル通信のためのスレーブデバイス及び方法 - Google Patents

Description

本出願は、２０１８年１２月１０日に出願された、出願番号が２０１８１１５０１６３１．６で、発明の名称が「シリアル通信のためのスレーブデバイス及び方法」の中国特許出願の優先権を主張し、その全ての内容を本出願に援用する。

［技術分野］
本発明はデータ通信技術分野に関し、具体的にシリアル通信のためのスレーブデバイス及び方法に関する。

従来の技術において、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ、シリアルペリフェラルインタフェース）スレーブデバイスにより、データを伝送するための一般的な設計方法の構造ブロック図が図１に示されている。ＳＰＩスレーブデバイス１００は、クロック信号端子ＳＣＬＫを介してシリアルクロック信号ＳＣＬＫを受信し、データ入力端ＭＯＳＩを介してデータを受信し、データ出力端ＭＩＳＯを介してデータを伝送する。ＳＰＩスレーブデバイスは内部でＳＰＩシリアルクロック（ＳＣＬＫ）の周波数よりも数倍高いシステムクロック（ＳＹＳＣＬＫ）を使用して、エッジ検出モジュール１１０において、伝送エッジとも呼ばれる、ＳＰＩシリアルクロック信号のＳＣＬＫエッジ、すなわちシリアルクロック信号ＳＣＬＫの立ち上がりエッジ又は立ち下がりエッジの遷移を同期させて検出し、伝送エッジ信号を取得する。該伝送エッジ信号はイネーブル信号ENTXとして、１システムクロックＳＹＳＣＬＫ周期のみに高レベルで有効である。ロジックモジュール１２０はイネーブル信号に基づいて、記憶モジュール１３０からデータを読み取り、伝送データの１ビットをデータ出力端ＭＩＳＯにシフト出力し、１群のデータ（通常８ｂｉｔである）のシフト出力が完了した後、メモリから次の１群のデータを読み取って再びシフト出力する。

図２は該方法のＳＰＩモード０でデータを伝送する波形図である。図に示すように、ＳＰＩシリアルクロックは通常、ＳＰＩがデータを伝送する際（ＣＳの有効期間）にのみ動作し、それ以外のときに固定レベルに維持して変化しない（変化があってもＣＳゲートで制御することができる）。ＳＰＩモード０では、１番目のＳＰＩシリアルクロック伝送エッジが到着する前に、第１ビットデータを準備して、データ出力端ＭＩＳＯに出力する必要がある。ＳＰＩシリアルクロックが到着する前に、ＳＰＩシリアルクロックを使用してメモリからデータを読み取って、第１ビットデータを伝送することができないため、通常、システムクロック信号ＳＹＳＣＬＫを使用してデータを伝送する。

このデータ伝送方法にはいくつかの欠点がある。図２では、ＳＰＩシリアルクロックの伝送エッジからシステムクロックＳＹＳＣＬＫまで、ＳＰＩシリアルクロックの伝送エッジ遷移信号をクロックドメイン全体で同期して検出し、該遷移信号をイネーブル信号ENTXとして、データをシフト出力し、このデータ準備遅延Ta（ＭＩＳＯ ｄａｔａ ｐｒｅｐａｒｅ ｄｅｌａｙ）は、通常２～３システムクロックＳＹＳＣＬＫ周期（ＴＳＹＳＣＬＫ）である。もう１つの遅延は、ＰＡＤ／ｂｏａｒｄにおけるデータ伝送遅延Ｔｂ（ＭＩＳＯ ＰＡＤ／ｂｏａｒｄ ｄｅｌａｙ）である。ＳＰＩシリアルクロックの半周期（T_SCLK／２）からデータ準備遅延ＴａとＰＡＤ／ｂｏａｒｄにおけるデータ伝送遅延Ｔｂ（ＭＩＳＯ ＰＡＤ／ｂｏａｒｄ ｄｅｌａｙ）を引いて、受信側での出力データのセットアップ時間Ｔｃ（ＭＩＳＯ ｓｅｔｕｐ ｔｉｍｅ）を得る。１つのプロジェクトでは、ＰＡＤ／ｂｏａｒｄにおけるデータの伝送遅延Ｔｂは固定されており、データ準備遅延Ｔａが大きいほど出力データのセットアップ時間Ｔｃが小さくなり、伝送速度の向上を制限する。

受信側で出力データのセットアップ時間要件を満たすために、ＳＰＩシリアルクロック周波数（すなわち伝送速度）が一定的（すなわち、ＴＳＣＬＫ／２が一定的である）であるとき、データ準備遅延Ｔａを減少させるために、より高い周波数のシステムクロック信号ＳＹＳＣＬＫが要求される。又は、システムクロック信号ＳＹＳＣＬＫの周波数が一定の場合、サポート可能なＳＰＩシリアルクロックの最大周波数がより低いが、これはシステムクロックＳＹＳＣＬＫ／シリアルクロックＳＣＬＫの周波数比がより高いことからも分かる。

上記問題点に鑑み、本発明の目的は、システムクロックＳＹＳＣＬＫ／シリアルクロック信号ＳＣＬＫの周波数比を小さくし、出力データのセットアップ時間を短縮することができる、シリアル通信のためのスレーブデバイス及び方法を提供することである。

本発明の一態様によれば、スレーブデバイス用のシリアル通信方法を提供し、クロック信号端子を介してシリアルクロック信号を受信することと、データ入力端を介して、連続したビットデータを複数含むデータを受信することと、システムクロック信号に同期して、前記データをシフトしてビットデータを取得することと、前記シリアルクロック信号に同期して、前記ビットデータをラッチし、およびデータ出力端を介してラッチされたビットデータの少なくとも一部を伝送することとを含み、前記シリアルクロック信号及び前記システムクロック信号は、それぞれ第１クロック周期及び第２クロック周期を有し、前記第１クロック周期が前記第２クロック周期よりも長い。

所望により、前記シリアルクロック信号の連続周期において、それぞれ前記データの選択ビットデータをそれぞれシフトして、ラッチして伝送する。

所望により、前記シリアルクロック信号に基づいて、クロック駆動信号を生成することをさらに含み、前記クロック駆動信号のエッジに前記ビットデータを伝送する。

所望により、前記クロック駆動信号は、前記シリアルクロック信号をゲーティング及び／又は位相変換することによって取得される。

所望により、前記データをシフトするステップは、前記シリアルクロック信号の第１クロック周期において、少なくとも１つの第２クロック周期を遅延することによって、前記システムクロック信号に同期したイネーブル信号を取得することと、前記イネーブル信号に基づいて、前記データをシフトしてビットデータを取得することとを含む。

所望により、前記イネーブル信号に基づいて、前記ビットデータをシフトして第１ビットデータを取得することと、前記第１ビットデータをラッチすることと、ラッチされた第１ビットデータを伝送することと、をさらに含む。

所望により、前記シリアルクロック信号に基づいて、前記データの第１ビットデータ及び残りのビットデータを選択的にデータ出力端に提供して伝送するための選択信号を取得することをさらに含む。

所望により、前記スレーブデバイスの動作モードに基づいて、前記シリアルクロック信号の立ち上がりエッジ又は立ち下がりエッジに前記ビットデータを伝送する。

所望により、前記スレーブデバイスの動作モードに基づいて、前記シリアルクロック信号の１番目のエッジの前又はその後に前記第１ビットデータを伝送する。

本発明の他の態様によれば、クロック信号端子を介してシリアルクロック信号を受信し、データ入力端を介してデータを受信し、データ出力端を介して前記データを伝送するシリアル通信用のスレーブデバイスを提供し、前記スレーブデバイスは、前記データを記憶するための記憶モジュールと、記憶モジュールと結合され、システムクロック信号に同期し、前記データをシフトしてビットデータを取得するためのロジックモジュールと、ロジックモジュールと結合され、前記データの第１ビットデータをラッチするための第１ラッチモジュールと、ロジックモジュールと結合され、前記データの残りのビットデータをラッチするための第２ラッチモジュールと、前記シリアルクロック信号に同期した選択信号を取得するための選択信号生成モジュールと、第１ラッチモジュール、第２ラッチモジュール及び選択信号生成モジュールと結合され、選択信号に基づいて、前記第１ビットデータ及び前記残りのビットデータの一方を前記データ出力端に提供するための選択モジュールとを含み、前記シリアルクロック信号及び前記システムクロック信号は、それぞれ第１クロック周期及び第２クロック周期を有し、前記第１クロック周期が前記第２クロック周期よりも長いことを特徴とする。

所望により、前記シリアルクロック信号の第１クロック周期において、少なくとも１つの第２クロック周期を遅延することによって、前記システムクロック信号に同期したイネーブル信号を取得するためのエッジ検出モジュールをさらに含む。

所望により、前記シリアルクロック信号をゲーティング及び／又は位相変換して、クロック駆動信号を取得するためのクロックモジュールをさらに含み、前記選択信号生成モジュールは、前記クロック駆動信号のエッジ検出に基づいて前記選択信号を生成する。

所望により、前記ロジックモジュールは、スレーブデバイスの動作モードに基づいて、前記第１ビットデータを前記第１ラッチモジュール又は前記第２ラッチモジュールにシフトすることを選択する。

所望により、前記第１ラッチモジュールは、第１ビットデータをラッチして出力するためのフリップフロップ及び制御ロジックを含む。

所望により、前記第２ラッチモジュールはフリップフロップを含み、残りのビットデータをラッチして出力するために、前記クロック駆動信号がフリップフロップのクロック端子に印加される。

所望により、前記選択信号生成モジュールは、選択信号を制御するためのフリップフロップ及び制御ロジックモジュールを含む。

本発明により提供されたシリアル通信のためのスレーブデバイス及び方法によると、以下の利点及び利益を有する。システムクロックＳＹＳＣＬＫを利用して、検出された、伝送エッジとも呼ばれるシリアルクロック信号ＳＣＬＫエッジ、すなわちシリアルクロック信号ＳＣＬＫの立ち上がりエッジ又は立ち下がりエッジに基づいて、予めシフトして、伝送されるビットデータを準備し、シリアルクロック信号ＳＣＬＫの伝送エッジが到着するとき、該クロックエッジを伝送フリップフロップに印加して、該伝送されるデータをラッチして伝送し、セレクタにより選択して出力する。このように、伝送データの準備遅延を伝送エッジの到着前に移し、受信側への伝送データには伝送遅延（ＰＡＤ／ｂｏａｒｄ ｄｅｌａｙ）しかなく、それにより、最良の伝送データセットアップ時間が得られ、システムクロックＳＹＳＣＬＫ／シリアルクロック信号ＳＣＬＫの周波数比が低くなる。

さらに、予めシフトして、伝送されるビットデータを準備することは、システムクロックＳＹＳＣＬＫにより検出されたシリアルクロック信号ＳＣＬＫの伝送エッジに基づいて行われ、その最大遅延時間が３システムクロックＳＹＳＣＬＫ周期であり、シリアルクロック信号ＳＣＬＫの２つの伝送エッジ間隔（すなわち周期）が３システムクロックＳＹＳＣＬＫ周期よりも大きい限り、シリアルクロック信号ＳＣＬＫの伝送エッジ（モードによってクロック駆動信号ＧＳＣＬＫに切り替える）を用いて、システムクロックＳＹＳＣＬＫにより予めシフトして準備できた、伝送されるデータを直接にラッチして伝送し、伝送フリップフロップのセットアップ時間及びホールド時間の要求を十分に満たし、データの正しい伝送を保証した。

さらに、システムクロックＳＹＳＣＬＫによって記憶モジュールを操作し、ＳＰＩ伝送開始前にシリアルクロック信号ＳＣＬＫなしで第１ビットデータを読み取り、準備し、伝送する問題、及びシリアルクロック信号ＳＣＬＫがない際におけるメモリモジュールの操作問題（例えば、クリア、同期など）を解決する。

さらに、第１ビットデータラッチモジュールを増設して、ＳＰＩの異なるモードでは、第１ビットデータが１番目のシリアルクロック信号ＳＣＬＫの伝送エッジの前に伝送される問題を解決し、第１ビットデータラッチモジュールに１つのフリップフロップしか使用せず、コストが極めて低い。

さらに、シフトデータラッチ及び伝送モジュールを増設して、各シリアルクロック信号ＳＣＬＫ伝送エッジの後に該伝送ビットデータを伝送することを確保し、受信側での伝送データのホールド時間（ｈｏｌｄ ｔｉｍｅ）を保証し、データを伝送するとき、ずれがないように確保し、かつシフトデータラッチ及び伝送モジュールに１つのフリップフロップしか使用せず、コストが極めて低い。

さらに、選択信号生成モジュール及び選択モジュールを増設し、異なるモードにおいて、選択モジュールが正しいシフトビットデータを選択して出力することを保証する。

以下、図面を参照しながら本発明の実施例について説明し、本発明の上記及び他の目的、特徴並びに利点はより明らかになる。図面において、
従来の技術におけるシリアル通信のためのスレーブデバイスの構成を示すブロック図である。 従来の技術におけるスレーブデバイスのシリアル通信を示すタイミング図である。 本発明の第１実施例に係るスレーブデバイスのシリアル通信方法を示すフローチャートである。 本発明の第２実施例に係るスレーブデバイスのシリアル通信方法を示すフローチャートである。 本発明の実施例に係るスレーブデバイスのシリアル通信の４つの動作モードを示す。 本発明の第３実施例に係るシリアル通信用のスレーブデバイスの構成を示すブロック図である。 本発明の第４実施例に係るスレーブデバイスのＳＰＩモード０でのデータ伝送方法を示すタイミング図である。 本発明の第５実施例に係るスレーブデバイスのＳＰＩモード１でのデータ伝送方法を示すタイミング図である。

以下、本発明の様々な実施例を、添付の図面を参照しながらより詳しくに説明する。様々な添付の図面において、同じ要素は同じ又は類似の参照番号で示されている。明確にするために、図中の様々な部分は一定の縮尺で描かれていない。

以下、本発明の具体的な実施形態を、添付の図面及び実施例を参照しながらさらに詳しく説明する。

ＳＰＩバスは全二重同期ペリフェラルインタフェースバスであり、該インタフェースにそれぞれ低レベルで有効なスレーブ選択ケーブルＣＳ、シリアルクロックケーブル（ＳＣＬＫ）、マスター入力／スレーブ出力データケーブルＭＩＳＯ、マスター出力／スレーブ入力データケーブルＭＯＳＩという４本の信号線が含まれる。信号線の数が少なく、プロトコルが単純で、相対ビットレートが高いため、チップの大部分でＳＰＩインタフェースを統合した。ＳＰＩは、通常１つのマスターデバイスと１つ以上のスレーブデバイスを持つマスタースレーブモードで動作し、ＳＰＩシリアルクロックのサンプリングエッジに従ってマスターデバイスとスレーブデバイスの間でビットデータを受信し、データ送受信のために、伝送エッジからビットデータを伝送し、全二重通信（送受信）を実現する。

ＣＳはマスターデバイスにより生成されるチップセレクト信号であり、各スレーブデバイスがそれぞれのＣＳに対応し、スレーブデバイスがマスターデバイスにより選択したか否かを示し、通常、低レベルなら有効になる。ＣＳの有効期間のみに、マスターデバイスとスレーブデバイス間で有効なＳＰＩ伝送を行うことができ、複数群のマルチビットデータを伝送することができる。また、ＳＰＩシリアルクロックＳＣＬＫもマスターデバイスによって生成され、マスターデバイスとスレーブデバイスとは、ＳＰＩシリアルクロックＳＣＬＫのサンプリングエッジ／伝送エッジに従ってデータを送受信し、マスターデバイスは、サンプリングエッジでスレーブデバイスから伝送されたＭＩＳＯデータを受信し、伝送エッジでＭＩＳＯを介してデータをスレーブデバイスに伝送する。スレーブデバイスはサンプリングエッジでマスターデバイスから伝送されたＭＯＳＩデータをサンプリングして受信し、伝送エッジでＭＩＳＯを介してデータをマスターデバイスに伝送する。

伝送エッジは、クロック信号のレベル遷移エッジであって、立ち上がりエッジ又は立ち下がりエッジであり、タイミング図では、伝送エッジがタイミング解析の開始点である。

図３は本発明の第１実施例に係るスレーブデバイスのシリアル通信方法を示すフローチャートであり、該方法がスレーブデバイスのシリアル通信装置により実現され、具体的に、以下のステップを含む。

ステップＳ３０１：シリアルクロック信号を受信してデータを受信する。

ＳＰＩスレーブデバイスのチップセレクト信号ＣＳが有効になる前に、マスターデバイスからのシリアルクロック信号ＳＣＬＫを受信し、データアクセス側（ＭＯＳＩ）を介して伝送されるデータ（ＤＡＴＡ）を受信して、データ記憶モジュールに記憶する。

シリアルクロック信号ＳＣＬＫはＳＰＩマスターデバイスのシステムクロック信号であって、マスターデバイスにより生成される。

ステップＳ３０２：システムクロック信号に同期して、データをシフトしてビットデータを取得する。

システムクロック信号ＳＹＳＣＬＫはＳＰＩスレーブデバイス内部のシステムクロックであり、システムクロック信号ＳＹＳＣＬＫを用いてシリアルクロック信号ＳＣＬＫのエッジを同期して検出し、イネーブル信号ＥＮＢＩＴを取得する。イネーブル信号ＥＮＢＩＴは対応する有効期間を維持し、有効期間はシリアルクロック信号のエッジが第１期間を遅延するときから始め、かつ有効期間が第２期間を維持し、第１期間及び前記第２期間がそれぞれ少なくとも１つの第２クロック周期を含む。例えば、システムクロック信号SYＳＣＬＫの周期が第２クロック周期であると、イネーブル信号ＥＮＢＩＴの有効期間がシリアルクロック信号ＳＣＬＫのエッジよりも２～３システムクロック信号周期を遅延し、かつ有効期間が１システムクロック周期のみに有効である。

イネーブル信号ＥＮＢＩＴのエッジはシステムクロック信号ＳＹＳＣＬＫのエッジに同期しており、このエッジでメモリ内のデータをシフトしてビットデータを取得する。

前記エッジはクロック信号のレベル遷移エッジであって、伝送エッジとも呼ばれる立ち上がりエッジ又は立ち下がりエッジである。

ステップＳ３０３：シリアルクロック信号に同期して、予めシフトされるビットデータをラッチして伝送する。

シリアルクロック信号ＳＣＬＫのエッジすなわち伝送エッジで、予めシフトされるビットデータをラッチして伝送し、第２ラッチモジュールにラッチして、選択モジュールに伝送する。

前記シフトされるビットデータは今回の伝送エッジで伝送されるデータであって、システムクロック信号ＳＹＳＣＬＫが前回の伝送エッジを同期して検出して得られるイネーブル信号ＥＮＢＩＴによりシフトしたデータを指すが、システムクロック信号ＳＹＳＣＬＫが今回の伝送エッジを同期して検出して得られたイネーブル信号ＥＮＢＩＴによりシフトしたデータが次の伝送エッジ時刻に伝送される。

イネーブル信号ＥＮＢＩＴは、シリアルクロック信号ＳＣＬＫのエッジに対して遅延するので、イネーブル信号ＥＮＢＩＴに基づいてシフトされるビットデータは、シリアルクロック信号ＳＣＬＫのエッジに対しても遅延し、すなわちシリアルクロック信号に同期し、ラッチして伝送されるシフトビットデータは、シリアルクロック信号ＳＣＬＫの前回の周期のエッジを検出することによって得られるイネーブル信号に基づいて、シフトされたビットデータである。

ステップＳ３０４：選択信号を生成し、選択モジュールは選択信号に基づいてビットデータを選択して出力する。

選択信号ＳＥＬはシリアルクロック信号ＳＣＬＫに基づいて得られる。シリアルクロック信号ＳＣＬＫの１番目の伝送エッジが到着する前に、選択信号ＳＥＬが１であり、１番目の伝送エッジの後に、選択信号ＳＥＬが０である。選択信号ＳＥＬが1である場合、選択モジュールが第１ラッチ出力端と接続され、選択信号ＳＥＬが０である場合、選択モジュールが第２ラッチ出力端と接続される。

上記ステップは、データ伝送開始後、すなわち１番目の伝送エッジからの、スレーブデバイスによるシリアル通信方法のデータ伝送フローのみを示している。スレーブデバイスがデータ伝送を始める前に、すなわち１番目の伝送エッジの前に、該方法は１番目の伝送エッジの前に、１つのシフトビットデータを準備して、１番目の伝送エッジ時刻に伝送することをさらに含む。ＳＰＩスレーブデバイスモードによって、該方法は１つのシフトビットデータを予め準備する前に、１つのビットデータをシフトして第１ラッチモジュールにラッチして、１番目の伝送エッジの前にそれをデータ出力端ＭＩＳＯに伝送することをさらに含む。

図４は本発明の第２実施例に係るスレーブデバイスのシリアル通信方法を示すフローチャートであり、図３に示した方法と比較して、図４は好適な実施例であり、異なるところはクロック駆動信号ＧＳＣＬＫを増設し、駆動クロックのエッジでシフトしたビットデータをラッチして伝送することであり、該方法は、以下のステップを含む。

ステップＳ４０１：シリアルクロック信号を受信してデータを受信する。

ＳＰＩスレーブデバイスのチップセレクト信号ＣＳが有効になる前に、マスターデバイスからのシリアルクロック信号ＳＣＬＫを受信し、データアクセス側（ＭＯＳＩ）を介して伝送されるデータ（ＤＡＴＡ）を受信して、データ記憶モジュールに記憶する。

シリアルクロック信号ＳＣＬＫはＳＰＩマスターデバイスシステムのクロック信号であって、マスターデバイスにより生成される。

ステップＳ４０２：シリアルクロック信号に基づいてクロック駆動信号を取得する。

１つのモジュールを増設して、シリアルクロック信号ＳＣＬＫを入力して、クロック駆動信号ＧＳＣＬＫを出力し、具体的に、クロック駆動信号ＧＳＣＬＫはシリアルクロック信号ＳＣＬＫを位相変換及び／又はゲーティングすることによって生成される。ＣＳの有効期間のみにゲーティングをイネーブルさせ、クロック駆動信号ＧＳＣＬＫを動作させる。

ステップＳ４０３：システムクロック信号に同期して、データをシフトしてビットデータを取得する。

システムクロック信号ＳＹＳＣＬＫはＳＰＩスレーブデバイス内部のシステムクロックであり、システムクロック信号ＳＹＳＣＬＫを用いてシリアルクロック信号ＳＣＬＫのエッジを同期して検出し、イネーブル信号ＥＮＢＩＴを取得する。イネーブル信号ＥＮＢＩＴが対応する有効期間を維持し、有効期間はシリアルクロック信号のエッジが第１期間を遅延するときから始め、有効期間が第２期間を持続し、第１期間及び前記第２期間はそれぞれ少なくとも１つの第２クロック周期を含む。例えば、システムクロック信号ＳＹＳＣＬＫの周期が第２クロック周期であり、イネーブル信号ＥＮＢＩＴの有効期間がシリアルクロック信号ＳＣＬＫのエッジに対して２～３システムクロック信号周期を遅延し、有効期間が１システムクロック周期のみに有効である。

イネーブル信号ＥＮＢＩＴのエッジがシステムクロック信号ＳＹＳＣＬＫのエッジに同期し、このエッジでメモリ内のデータをシフトしてビットデータを取得する。

前記エッジはクロック信号のレベル遷移エッジであり、伝送エッジとも呼ばれる立ち上がりエッジ又は立ち下がりエッジである。

ステップＳ４０４：クロック駆動信号に同期して、シフトされるビットデータをラッチして伝送する。

クロック駆動信号ＳＣＬＫのエッジ、すなわち伝送エッジで、予めシフトされるビットデータをラッチして伝送し、第２のラッチモジュールにラッチして選択モジュールに伝送する。

前記シフトされるビットデータは今回の伝送エッジで伝送されるデータであって、システムクロック信号ＳＹＳＣＬＫにより、前回の伝送エッジを同期して検出して得られるイネーブル信号ＥＮＢＩＴをシフトしたデータを指すが、システムクロック信号ＳＹＳＣＬＫにより、今回の伝送エッジを同期して検出して得られたイネーブル信号ＥＮＢＩＴをシフトしたデータが次の伝送エッジ時刻に伝送される。

第２実施例では、駆動クロックはシリアルクロック信号ＳＣＬＫを位相変換及び／又はゲーティングすることによって得られるので、駆動クロックのエッジがシリアルクロックのエッジに同期している。

イネーブル信号ＥＮＢＩＴはシリアルクロック信号ＳＣＬＫのエッジに対して遅延するため、イネーブル信号ＥＮＢＩＴに基づいてシフトするビットデータが、シリアルクロック信号ＳＣＬＫのエッジに対しても遅延する。クロック駆動信号ＧＳＣＬＫに同期し、すなわちシリアルクロック信号ＳＣＬＫに同期して、ラッチして伝送されるシフトビットデータは、シリアルクロック信号ＳＣＬＫ前回の周期のエッジを検出することにより得られたイネーブル信号に基づいて、シフトされるビットデータである。

ステップＳ４０５：選択信号を生成し、選択モジュールが選択信号に基づいてビットデータを選択して出力する。

選択信号ＳＥＬはシリアルクロック信号ＳＣＬＫ及びクロック駆動信号ＧＳＣＬＫに基づいて得られる。シリアルクロック信号ＳＣＬＫの１番目の伝送エッジが到着する前に、選択信号ＳＥＬが１であり、１番目の伝送エッジの後に、選択信号ＳＥＬが０である。選択信号ＳＥＬが１である場合、選択モジュールが第１ラッチ出力端と接続され、選択信号ＳＥＬが０である場合、選択モジュールが第２ラッチ出力端と接続される。

上記ステップは、データ伝送開始後、すなわち１番目の伝送エッジからの、スレーブデバイスによるシリアル通信方法のデータ伝送フローのみを示している。スレーブデバイスがデータ伝送を始める前に、すなわち１番目の伝送エッジの前に、該方法は１番目の伝送エッジの前に、１つのシフトビットデータを準備して、１番目の伝送エッジで伝送することをさらに含む。ＳＰＩスレーブデバイスモードによって、該方法は１つのシフトビットデータを予め準備する前に、１つのビットデータをシフトして第１ラッチモジュールにラッチして、１番目の伝送エッジの前にそれをデータ出力端ＭＩＳＯに伝送することをさらに含む。

図５は本発明の実施例に係るスレーブデバイスのシリアル通信の４つの動作モードを示す。図に示すように、システムクロックの位相ＣＰＨＡ及び極性ＣＰＯＬに基づいて、それを４つの動作方式に分ける。
方式１（ＳＰＩ０）：極性ＣＰＯＬが０で、位相ＣＰＨＡが０であり、
方式２（ＳＰＩ１）：極性ＣＰＯＬが０で、位相ＣＰＨＡが１であり、
方式３（ＳＰＩ２）：極性ＣＰＯＬが１で、位相ＣＰＨＡが０であり、
方式４（ＳＰＩ３）：極性ＣＰＯＬが１で、位相ＣＰＨＡが１である。

極性ＣＰＯＬは、ＳＰＩがアイドル状態のときにシリアルクロック信号ＳＣＬＫが高レベルか低レベルかを示す。ＣＰＯＬが1に設定されている場合、該デバイスがアイドル状態のとき、シリアルクロック信号ＳＣＬＫのピンの下のクロック信号は高レベルである。ＣＰＯＬが０に設定されている場合、シリアルクロック信号ＳＣＬＫのピンの下のクロック信号は低レベルである。

位相ＣＰＨＡは、シリアルクロック信号ＳＣＬＫピンのクロック信号が立ち上がりエッジになったときに、ＳＰＩデバイスがデータサンプリングをトリガするか、又はシリアルクロック信号ＳＣＬＫが立ち下がりエッジになったときに、データサンプリングをトリガするかを示す。ＣＰＨＡが１に設定されている場合、シリアルクロック信号ＳＣＬＫが立ち下がりエッジになると、ＳＰＩデバイスはデータサンプリングをトリガし、立ち上がりエッジでデータを伝送する。ＣＰＨＡがゼロに設定されている場合、その逆である。

本発明では、４つのモード間の違いもまた次のように表される。

図５及び表１から分かるように、ＳＰＩモード２はモード０のデータ伝送テンポと同じであり、唯一の違いはモード２のクロック駆動信号ＧＳＣＬＫがシリアルクロック信号ＳＣＬＫと同相であることである。

ＳＰＩモード１とモード３との伝送データテンポが同じであるが、モード１ではクロック駆動信号ＧＳＣＬＫとシリアルクロック信号ＳＣＬＫとが同相であり、モード３ではクロック駆動信号ＧＳＣＬＫとシリアルクロック信号ＳＣＬＫとが逆位相である。

ＳＰＩモード１とモード０の伝送データテンポの違いは、ＳＰＩモード０では１番目の伝送エッジが到着する前に、すでにデータの第１ビットデータを伝送済んだが、モード1では１番目の伝送エッジの後に第１ビットデータを伝送する。

モード１及びモード３では、全ての伝送データも第２ラッチモジュールから伝送し、選択信号ＳＥＬはずっと０のままである。モード０及びモード２では、第１伝送データが第１ラッチモジュールからのものであり、残りの伝送データが第２ラッチモジュールからのものであり、選択信号ＳＥＬのレベルが１番目の伝送エッジの前に１であり、１番目の伝送エッジの後に０のままである。

図６は本発明の第３実施例に係るシリアル通信用のスレーブデバイスの構成を示すブロック図であり、該図が具体的に図４に示したフローチャートに対応するブロック図である。図に示すように、本発明の実施例によるＳＰＩスレーブデバイス２００はシステムクロックドメインＤ１及びクロック駆動信号ＧＳＣＬＫドメインＤ２に分けられ、さらにクロックモジュール３１０、選択モジュール２１４を含む。

前記システムクロックドメインＤ１は、エッジ検出モジュール１１０、記憶モジュール１３０、ロジックモジュール１２０及び第１ラッチモジュール２１１を含む。

前記クロック駆動信号ドメインＤ２は第２ラッチモジュール２１２及び選択信号生成モジュール２１３を含む。

エッジ検出モジュール１１０は、内部のシステムクロックＳＹＳＣＬＫを用いてシリアルクロック信号ＳＣＬＫの伝送エッジを検出し、１内部システムクロック周期を維持する伝送エッジイネーブル信号ＥＮＢＩＴを得る。

記憶モジュール１３０はすべての伝送されるデータを記憶する。

ロジックモジュール１２０は、記憶モジュール１３０から１群ずつ伝送データを読み取り、検出してイネーブル信号ＥＮＢＩＴを得るときに、伝送データ群の１つのビットデータＢＩＴＤＡＴＡを第２ラッチモジュール２１２にシフト伝送する。

第１ラッチモジュール２１１は、フリップフロップ及び制御ロジックを含み、ＳＰＩモード０及びモード2に用いられ、毎回の伝送開始前に該回に伝送される第１群の１ビット目の伝送データをラッチし、ＣＳが有効になった後に１ビット目のビットデータを伝送し、今回の伝送中にずっと維持する。

クロックモジュール３１０は、ＣＳが有効になる場合にのみゲーティングをイネーブルさせ、ＳＰＩモード０及びモード３では逆位相のシリアルクロック信号ＳＣＬＫを読み取り、モード１及びモード２では同相のシリアルクロック信号ＳＣＬＫを読み取り、それによってクロック駆動信号ＧＳＣＬＫを得る。クロック駆動信号ＧＳＣＬＫは、ＣＳの有効期間にのみ動作し、クロック駆動信号ＧＳＣＬＫの伝送エッジは、ＳＰＩの各モードにおけるシリアルシステムクロックＳＣＬＫの伝送エッジに対応し、クロック駆動信号ＧＳＣＬＫの伝送エッジは、様々なモードにおいても立ち上がるエッジであり、したがって、クロック駆動信号ドメインＤ２は、立ち上がりエッジフリップフロップで動作する。

第２ラッチモジュール２１２はフリップフロップを含み、クロック駆動信号ＧＳＣＬＫの伝送エッジがフリップフロップクロック端子に印加され、システムクロックドメインＤ１における予めシフトして準備された伝送ビットデータＢＩＴＤＡＴＡをラッチして伝送し、第２ラッチモジュール２１２の出力端を介して選択モジュール２１４に伝送する。

選択信号生成モジュール２１３は、フリップフロップ及び制御ロジックを含み、選択信号ＳＥＬを生成して伝送ビットデータを選択して出力し、その必要条件は、ＳＰＩモード０とモード２との選択信号が１番目の伝送エッジの前に１であり、１番目の伝送エッジの後に０であり、１回のＳＰＩ伝送が終了するまで０のままであり、ＳＰＩモード１及びモード３ではずっと０のままである。

選択モジュール２１４は、選択信号ＳＥＬで、システムクロックドメインＤ１における第１ラッチモジュール２１１の出力端データ、又はクロック駆動信号ドメインＤ２における第２ラッチモジュール２１２の出力端データを選択する。具体的に、選択信号ＳＥＬが１である場合、第１ラッチモジュール２１１の出力端データを選択し、選択信号ＳＥＬが０である場合、第２ラッチモジュール２１２の出力端データを選択する。

図７は、本発明の第４実施例に係るスレーブデバイスのＳＰＩモード０でのデータ伝送方法を示すタイミング図である。図５を参照して、該タイミング図が２つの部分に分けられ、点線上方の信号がシステムクロックドメインＤ１で動作し、点線下方の信号がクロック駆動信号ＧＳＣＬＫドメインＤ２で動作する。

ＳＰＩモード０ではクロック駆動信号ＧＳＣＬＫはシリアルクロック信号ＳＣＬＫと逆位相である。

ＣＳが低レベルになる前に、システムクロックドメインＤ１において、スレーブデバイスが記憶モジュール１３０から第１群のデータを読み取り、第１ビットデータをＢＩＴ０第１ラッチモジュール２１１に記憶し、１番目の伝送エッジで伝送されるデータＢＩＴＤＡＴＡをＢＩＴ１－Ｎ第２ラッチモジュール２１２にシフトする。同時に、システムクロックドメインＤ１では非同期リセット信号を生成し、リセットクロック駆動信号ＧＳＣＬＫドメインＤ２における選択信号ＳＥＬが１である。

ＣＳが低レベルになった後、駆動クロックドメインＤ２において、１番目の伝送エッジの前に、選択信号ＳＥＬが１であり、選択モジュール２１４がＢＩＴ０第１ラッチモジュール２１１のｂｉｔ０を選択してＭＩＳＯに出力してｂｉｔ０となる。１番目の伝送エッジの後、クロック駆動信号ＧＳＣＬＫが第２ラッチモジュール２１２を介してＢＩＴＤＡＴＡを選択モジュール２１４にラッチして伝送し、選択信号ＳＥＬが０になり、選択モジュール２１４が第２ラッチモジュール２１２のデータを選択してＭＩＳＯに出力する。

また、システムクロックドメインＤ１において、システムクロックＳＹＳＣＬＫが、シリアルクロック信号ＳＣＬＫの伝送エッジを検出してイネーブル信号ＥＮＢＩＴを得、ロジックモジュール１２０がイネーブル信号ＥＮＢＩＴに基づいて、ビットデータＢＩＴＤＡＴＡをシフトし、該ビットデータＢＩＴＤＡＴＡを第２ラッチモジュール２１２にシフトする。

具体的に図７に示すように、１番目の伝送エッジｔ０時刻の前に，ＢＩＴ０第１ラッチモジュール２１１におけるビットデータｂｉｔ０がすでにＭＩＳＯに出力され、ｔ０時刻に、クロック駆動信号ＧＳＣＬＫが、伝送開始前に準備できたｂｉｔ１であって、ＢＩＴ１－Ｎ第２記憶モジュール２１２におけるｂｉｔ１をラッチして伝送し、選択モジュール２１４により選択してＭＩＳＯに出力してｂｉｔ１となる。

また、ｔ０時刻に、シリアルクロック信号ＳＣＬＫの伝送エッジがシステムクロックＳＹＳＣＬＫにより検出され、イネーブル信号ＥＮＢＩＴ（１システムクロックＳＹＳＣＬＫ周期の有効期間を維持する）を生成し、該イネーブル信号ＥＮＢＩＴがｔ１時刻にデータをシフトしてｂｉｔ２を得、２番目の伝送エッジのためにデータを準備する。

２番目の伝送エッジｔ２時刻に、クロック駆動信号ＧＳＣＬＫが伝送開始前に準備できたｂｉｔ２、すなわち第２記憶モジュールにおけるｂｉｔ２をラッチして伝送し、選択モジュール２１４により選択してＭＩＳＯに出力してｂｉｔ２となる。

また、ｔ２時刻に、シリアルクロック信号ＳＣＬＫの伝送エッジがシステムクロックＳＹＳＣＬＫにより検出され、イネーブル信号ＥＮＢＩＴを生成し、該イネーブル信号がｔ３時刻にデータをシフトしてｂｉｔ３を得、３番目の伝送エッジのためにデータを準備する。

ｔ４時刻、すなわち３番目の伝送エッジ時刻に、上記テンポに従って、組立ラインのようにデータを伝送する。第１群のデータが伝送終了後、今回のＳＰＩ伝送終了（ＣＳが低から高になって無効になる）まで、メモリから次の１群のデータを読み取って伝送する。

伝送中に、システムクロックＳＹＳＣＬＫのクロック周期がシリアルシステムクロックＳＣＬＫ周期の少なくとも３倍である限り、シリアルシステムクロック信号ＳＣＬＫの伝送エッジが到着するとき、伝送されるデータＤＡＴＡ１が十分安定し、ＢＩＴＤＡＴＡの準備時間Ｔ１を満たすことができる。

図８は、本発明の第５実施例に係るＳＰＩスレーブデバイスのＳＰＩモード１でのデータ伝送方法を示すタイミング図であり、図に示すように、該タイミング図が２つの部分に分けられ、点線上方の信号がシステムクロックドメインＤ１で動作し、点線下方の信号がクロック駆動信号ドメインＤ２で動作する。ＳＰＩモード1ではクロック駆動信号ＧＳＣＬＫがシリアルクロック信号ＳＣＬＫと同相である。

ＣＳが低レベルになる前に、システムクロックドメインＤ１では、スレーブデバイスが記憶モジュール１３０から第１群のデータを読み取り、第１ビットデータｂｉｔ０を第２ラッチモジュール２１２にシフトする。選択信号ＳＥＬはずっと０のままである。

ＣＳが低レベルになった後、駆動クロックドメインＤ２では、選択信号ＳＥＬが１番目の伝送エッジの前後にもずっと０のままであり、選択モジュール２１４が選択信号ＳＥＬに基づいて第２ラッチモジュール２１２のデータを選択してＭＩＳＯに出力する。

また、システムクロックドメインＤ１では、システムクロックＳＹＳＣＬＫがシリアルクロック信号ＳＣＬＫの伝送エッジを検出してイネーブル信号ＥＮＢＩＴを得、ロジックモジュール１２０がイネーブル信号ＥＮＢＩＴに基づいて、記憶モジュール１３０におけるビットデータをシフトしてＢＩＴＤＡＴＡを得、該ビットデータＢＩＴＤＡＴＡが第２ラッチモジュール２１２にシフトされる。

具体的に図８に示すように、１番目の伝送エッジｔ０時刻の前に、記憶モジュール１３０におけるデータをシフトしてＢＩＴＤＡＴＡを得、ｔ０時刻に、クロック駆動信号ＧＳＣＬＫが伝送開始前に準備できたｂｉｔ０、すなわちＢＩＴ１－Ｎ第２記憶モジュール２１２におけるｂｉｔ０をラッチして伝送し、選択モジュール２１４により選択してＭＩＳＯに出力してｂｉｔ０となる。

また、ｔ０時刻に、シリアルクロック信号ＳＣＬＫの伝送エッジがシステムクロックＳＹＳＣＬＫにより検出され、イネーブル信号ＥＮＢＩＴ（１システムクロックＳＹＳＣＬＫ周期の有効期間を維持する）を生成し、該イネーブル信号ＥＮＢＩＴがｔ１時刻にデータをシフトしてｂｉｔ１を得、２番目の伝送エッジのためにデータを準備する。

２番目の伝送エッジｔ２時刻に、クロック駆動信号ＧＳＣＬＫが伝送開始前に準備できたｂｉｔ１、すなわち第２記憶モジュールにおけるｂｉｔ１をラッチして伝送し、選択モジュール２１４により選択してＭＩＳＯに出力してｂｉｔ１となる。

また、ｔ２時刻に、シリアルクロック信号ＳＣＬＫの伝送エッジがシステムクロックＳＹＳＣＬＫにより検出され、イネーブル信号ＥＮＢＩＴを生成し、該イネーブル信号がｔ３時刻にデータをシフトしてｂｉｔ２を得、３番目の伝送エッジのためにデータを準備する。

ｔ４時刻すなわち３番目の伝送エッジ時刻であり、上記テンポに従って、組立ラインのようにデータを伝送する。第１群のデータが伝送終了後、今回のＳＰＩ伝送終了（ＣＳが低から高になって無効になる）まで、メモリから次の１群のデータを読み取って伝送する。

本発明により提供されるシリアル通信のためのスレーブデバイス及び方法は、システムクロックＳＹＳＣＬＫ／シリアルクロック信号ＳＣＬＫの周波数比を大幅に下げ、スレーブデバイスのデータ伝送速度を上げ、又はスレーブデバイスのシステムクロックＳＹＳＣＬＫの周波数を下げることができる。従来の技術と比較した本発明の有利な効果は、以下の２つの実施例によって説明される。

スレーブデバイスのデータ伝送遅延（ＰＡＤ／ｂｏａｒｄ ｄｅｌａｙ）時間（図７におけるＴ３）が１５ｎｓ（他の関連する微細な二次遅延がここでは考慮されず、この合計遅延にカウントすることができる）であって、受信側がスレーブデバイスからの伝送データを受信することに必要な最小セットアップ時間（図７におけるＴ４）は５ｎｓであると仮定し、これを例として、２種の解決手段を比較する。

表２から分かるように、同様にシステムクロック信号ＳＹＳＣＬＫが５０ＭＨｚであり、元の解決手段ではサポートできるＳＰＩシリアルクロック信号ＳＣＬＫの最大周波数が６．２５ＭＨｚであり、本解決手段では、サポートできるＳＰＩシリアルクロック信号ＳＣＬＫの最大周波数が１６．６ＭＨｚである。

表３からわかるように、同様にＳＰＩシリアルクロック信号ＳＣＬＫが１０ＭＨｚであり、元の解決手段ではシステムクロック信号ＳＹＳＣＬＫの最低周波数が１００ＭＨｚで、本解決手段ではシステムクロック信号ＳＹＳＣＬＫの最低周波数が３３ＭＨｚである必要がある。

上記２つの表を比較することによって明確にわかるように、ＳＰＩシステムクロックＳＹＳＣＬＫの周波数が決定されると、本発明では、シリアルクロック信号ＳＣＬＫのサポート周波数が大幅に向上されるため、ＳＰＩデータ伝送の速度を高めることができ、ＳＰＩシリアルクロック信号ＳＣＬＫの周波数が決定されると、本発明では、システムクロックＳＹＳＣＬＫの周波数要求が大幅に低減されるので、電力消費を削減することができる。したがって、本発明は、データ伝送速度の向上と消費電力の削減に優れた効果を奏する。

本発明による実施例は上記の通りであり、これらの実施例はすべての詳細を詳しく説明していなく、本発明を記載された具体的な実施例にしか限定しない。明らかに、上記の説明に照らして多くの修正及び変形が可能である。本明細書では、本発明の原理及び実際の使用をよりよく説明するために、これらの実施例を選択して具体的に説明し、それにより、当業者は本発明をよく利用し、及び本発明に基づいて修正して利用することができる。本発明は、特許請求の範囲並びにそのすべての範囲及びその同等物によってのみ限定される。

Claims (16)

1. スレーブデバイス用のシリアル通信方法であって、
   クロック信号端子を介してシリアルクロック信号を受信し、
   データ入力端を介して、連続したビットデータを複数含むデータを受信し、
   システムクロック信号に基づいて前記シリアルクロック信号のエッジを検出してイネーブル信号を取得し、
   前記イネーブル信号のエッジに基づいて前記データをシフトしてビットデータを生成し、
   前記シリアルクロック信号に同期して、前記ビットデータをラッチし、およびデータ出力端を介してラッチされたビットデータの少なくとも一部を伝送し、
   前記シリアルクロック信号及び前記システムクロック信号は、それぞれ第１クロック周期及び第２クロック周期を有し、前記第１クロック周期が前記第２クロック周期よりも長いことを特徴とするシリアル通信方法。
2. 前記シリアルクロック信号の連続周期において、それぞれ前記データの各ビットデータをそれぞれシフトして、ラッチして伝送することを特徴とする請求項１に記載のシリアル通信方法。
3. 前記シリアルクロック信号に同期して、前記ビットデータをラッチし、およびデータ出力端を介してラッチされたビットデータの少なくとも一部を伝送するステップは、前記シリアルクロック信号に基づいて、クロック駆動信号を生成することをさらに含み、前記クロック駆動信号のエッジに前記ビットデータを伝送し、前記クロック駆動信号のエッジが前記シリアルクロック信号のエッジに同期することを特徴とする請求項１に記載のシリアル通信方法。
4. 前記クロック駆動信号は、前記シリアルクロック信号をゲーティング及び／又は位相変換することによって取得されることを特徴とする請求項３に記載のシリアル通信方法。
5. 前記システムクロック信号に基づいて前記シリアルクロック信号のエッジを検出してイネーブル信号を取得するステップは、
   前記シリアルクロック信号の第１クロック周期において、少なくとも１つの第２クロック周期を遅延することによって、前記システムクロック信号に同期したイネーブル信号を取得することを含むことを特徴とする請求項１に記載のシリアル通信方法。
6. 前記イネーブル信号のエッジに基づいて前記データをシフトしてビットデータを生成するステップは、前記イネーブル信号に基づいて、前記ビットデータをシフトして第１ビットデータを取得することをさらに含み、
   前記シリアルクロック信号に同期して、前記ビットデータをラッチし、およびデータ出力端を介してラッチされたビットデータの少なくとも一部を伝送するステップは、第１ビットデータをラッチすることと、ラッチされた第１ビットデータを伝送することと、をさらに含むことを特徴とする請求項５に記載のシリアル通信方法。
7. 前記データ出力端を介してラッチされたビットデータの少なくとも一部を伝送するステップは、前記シリアルクロック信号に基づいて選択信号を取得すること、及び、前記選択信号に基づいて、前記第１ビットデータ及び残りのビットデータを前記データ出力端に送信するよう選択すること、をさらに含むことを特徴とする請求項６に記載のシリアル通信方法。
8. 前記スレーブデバイスの動作モードに基づいて、前記シリアルクロック信号の立ち上がりエッジ又は立ち下がりエッジに前記ビットデータを伝送することを特徴とする請求項１に記載のシリアル通信方法。
9. 前記スレーブデバイスの動作モードに基づいて、前記シリアルクロック信号の、チップセレクト信号が有効になった後の１番目のエッジの前又はその後に前記第１ビットデータを伝送することを特徴とする請求項６に記載のシリアル通信方法。
10. クロック信号端子を介してシリアルクロック信号を受信し、データ入力端を介してデータを受信し、データ出力端を介して前記データを伝送するシリアル通信用のスレーブデバイスであって、
    前記データを記憶するための記憶モジュールと、
    記憶モジュールと結合され、システムクロック信号に基づいて前記シリアルクロック信号のエッジを検出して取得されるイネーブル信号のエッジに基づいて、前記データをシフトしてビットデータを生成するためのロジックモジュールと、
    ロジックモジュールと結合され、前記データの第１ビットデータをラッチするための第１ラッチモジュールと、
    ロジックモジュールと結合され、前記データの残りのビットデータをラッチするための第２ラッチモジュールと、
    前記シリアルクロック信号に同期した選択信号を取得するための選択信号生成モジュールと、
    第１ラッチモジュール、第２ラッチモジュール及び選択信号生成モジュールと結合され、選択信号に基づいて、前記第１ビットデータ及び前記残りのビットデータの一方を前記データ出力端に提供するための選択モジュールとを含み、
    前記シリアルクロック信号及び前記システムクロック信号はそれぞれ第１クロック周期及び第２クロック周期を有し、前記第１クロック周期が前記第２クロック周期よりも長いことを特徴とするスレーブデバイス。
11. 前記シリアルクロック信号の連続した周期において、前記ロジックモジュール及び前記第２ラッチモジュールは、それぞれ前記データの残りのビットデータをシフトし、ラッチして伝送することを特徴とする請求項１０に記載のスレーブデバイス。
12. 前記シリアルクロック信号の第１クロック周期において、少なくとも１つの第２クロック周期を遅延することによって、前記システムクロック信号に同期したイネーブル信号を取得するためのエッジ検出モジュールをさらに含み、前記エッジ検出モジュールは、前記イネーブル信号に従ってデータをシフトするように構成されている前記ロジックモジュールに結合されていることを特徴とする請求項１０に記載のスレーブデバイス。
13. 前記シリアルクロック信号をゲーティング及び／又は位相変換して、クロック駆動信号を取得するためのクロックモジュールをさらに含み、
    前記選択信号生成モジュールは、前記クロック駆動信号のエッジ検出に基づいて前記選択信号を生成することを特徴とする請求項１０に記載のスレーブデバイス。
14. 前記第１ラッチモジュールは、第１ビットデータをラッチして出力するためのフリップフロップ及び制御ロジックを含むことを特徴とする請求項１０に記載のスレーブデバイス。
15. 前記第２ラッチモジュールはフリップフロップを含み、残りのビットデータをラッチして出力するために、前記クロック駆動信号がフリップフロップのクロック端子に印加されることを特徴とする請求項１３に記載のスレーブデバイス。
16. 前記選択信号生成モジュールは、選択信号を制御するためのフリップフロップ及び制御ロジックモジュールを含むことを特徴とする請求項１０に記載のスレーブデバイス。

Images