JPH10126396A - 集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路の初期化が必要ないと共に、システ
ムクロック制御用の専用の端子を設ける必要のない、消
費電力削減処理を実現する。 【解決手段】 シリアルデータ入力部１１に得られるデ
ータをシリアルクロック入力部１２に得られるシリアル
クロックに同期してセットするデータ保持手段１６と、
データ保持手段１６にセットされた所定ビット位置のデ
ータが第１の所定データであるときシステムクロック発
生手段１９でシステムクロック生成を開始させる起動手
段１７とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば通信装置に
適用して好適な集積回路に関し、特にクロック発生手段
を内蔵した集積回路に関する。

【０００２】

【従来の技術】従来、携帯用無線電話機などの通信装置
が通信処理などに内蔵する集積回路として、クロック発
生回路を内蔵した集積回路を使用する場合が多々ある。

【０００３】即ち、マイクロプロセッサ以外のデジタル
信号処理を行う集積回路（ＩＣ）は、基本的には外部か
ら供給される指令に応じて一連の処理を行う機能である
シーケンサ動作を行うが、ＩＣ内のシーケンサ動作を時
間管理するために、システムクロックが必要となる。こ
のシステムクロックは、ＩＣの外部の発振器で作成し
て、ＩＣに供給する場合もあるが、ＩＣ内に発振器を内
蔵させて、その発振器の発振周波数（或いは分周した周
波数）をシステムクロックとして使用したものがある。
このようにシステムクロックの発生源を集積回路に内蔵
させることで、この集積回路を使用した回路を組む場合
には、別体のシステムクロック発生手段が必要なく、装
置全体としての回路構成を簡単にすることができる。特
に、携帯電話機のような小型化が必要な通信装置に適用
した場合に、その小型化に大きく貢献する。

【０００４】

【発明が解決しようとする課題】ところで、近年デジタ
ル信号処理用の集積回路は、高速動作が要求されてい
て、使用するシステムクロックについても、高い周波数
のクロックが使用されるようになっている。ここで、高
い周波数のシステムクロックを生成させる発振器は、比
較的大きな消費電力であり、発振器を絶えず作動させる
と、システムを作動させる必要が無いときも、比較的大
きな動作電流が流れ、装置としての消費電力を増大させ
てしまう。例えば、携帯電話機のような通信装置の場合
には、待ち受け状態にある場合には、間欠的に基地局か
らの信号を受信する必要があるが、この間欠的な受信動
作を行うために、常時クロックを生成させる発振器を作
動させると、消費電力を増大させてしまい、装置の電源
であるバッテリ（２次電池など）の持続時間を短くして
しまう。

【０００５】一方、近年の集積回路はＣＭＯＳプロセス
で構成されるものが主流であるが、このＣＭＯＳプロセ
スによる集積回路は、電源がＩＣに接続されていても、
システムクロックを停止させれば、殆ど動作電流が流れ
ないようになっている。そこで、このようなＩＣを使用
して、システムクロックを非動作時に停止させて、消費
電力を低減させることが、携帯電話機などの通信装置な
どにおいて行われている。

【０００６】従来のこのシステムクロックを停止させる
処理としては、装置内のコントローラからの制御で、Ｉ
Ｃの電源をオン・オフしたり、或いはＩＣにシステムク
ロックの発振起動及び停止指令を送る専用の端子を設け
て、その端子を使用してコントローラから停止指令を送
るのが一般的である。

【０００７】ところが、ＩＣの電源をオン・オフ制御を
行う場合には、デジタルシステムを電源オン時に必ず初
期化する必要があり、初期化後に初期化する前の状態を
設定する必要があり、必要な動作が多くなる不都合があ
った。また、システムクロックの発振起動及び停止用の
専用の端子を設けて制御する場合には、集積回路にそれ
だけ多くの端子を設ける必要が生じ、さらにコントロー
ラ側にもシステムクロック制御用の端子が必要で、集積
回路及びその制御用コントローラの構成が複雑になって
しまう不都合があった。

【０００８】本発明はかかる点に鑑み、集積回路の初期
化が必要ないと共に、システムクロック制御用の専用の
端子を設ける必要のない、消費電力削減処理を実現する
することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、シリアルデー
タ入力部に得られるデータをシリアルクロック入力部に
得られるシリアルクロックに同期してセットするデータ
保持手段と、データ保持手段にセットされた所定ビット
位置のデータが第１の所定データであるときシステムク
ロック発生手段でシステムクロック生成を開始させる起
動手段とを備えたものである。

【００１０】かかる構成によると、シリアルデータとし
て外部から供給されるデータにより、システムクロック
の起動を制御できるようになる。

【００１１】

【発明の実施の形態】以下、本発明の一実施例を添付図
面を参照して説明する。

【００１２】図１は本例の集積回路の回路構成を示すブ
ロック図で、この集積回路はシリアルデータ入力端子１
１を備え、このシリアルデータ入力端子１１に外部（コ
ントローラなど）からシリアルデータが供給されると
き、そのシリアルデータに同期したシリアルクロック
が、シリアルクロック入力端子１２に供給される。ま
た、チップイネーブル端子１３を備え、チップイネーブ
ル信号がこの端子１３にコントローラなどから供給され
る。なお、図１では本例の集積回路が備えるその他の端
子については省略してある。

【００１３】そして、入力端子１１，１２，１３に得ら
れるシリアルデータ，シリアルクロック及びチップイネ
ーブル信号は、シリアルクロックカウンタ１４に供給さ
れる。このシリアルクロックカウンタ１４は、この集積
回路内のシステムクロックとは非同期の回路であり、チ
ップイネーブル信号でこのチップ（集積回路）が選択さ
れたとき、外部からのシリアルクロックによるカウント
動作を行う。また、入力端子１１に得られるシリアルデ
ータと、入力端子１２に得られるシリアルクロックは、
シフトレジスタ１５に供給される。

【００１４】シフトレジスタ１５は、供給されるシリア
ルクロックに同期して、シリアルデータの先頭からｎビ
ット（ここでは１２ビット）をセットするレジスタであ
る。そのシフトレジスタ１５にセットされた１２ビット
のデータは、後述するラッチパルスによりデータ保持手
段であるデータレジスタ１６にラッチされる。データレ
ジスタ１６にラッチされた１２ビットのデータは、第１
のプロセス回路２４及び第２のプロセス回路２５などに
供給されて、それぞれのプロセス回路に制御指令として
届き、必要とするデータ処理が行われる。例えば、携帯
電話機などの通信装置用の集積回路の場合には、通信処
理に必要なデータ処理が、各プロセス回路２４，２５で
行われる。

【００１５】データレジスタ１６に供給されるラッチパ
ルスの生成手段としては、非同期ラッチパルス発生回路
２１と同期ラッチパルス発生回路２２とを備え、この集
積回路内のシステムクロックが停止した状態では、非同
期ラッチパルス発生回路２１の出力でデータレジスタ１
６でのラッチ動作が行われ、システムクロックが生成さ
れている状態では、同期ラッチパルス発生回路２２の出
力でデータレジスタ１６でのラッチ動作が行われる。

【００１６】この非同期ラッチパルス発生回路２１及び
同期ラッチパルス発生回路２２の出力ラッチパルスの切
換えは、セレクタ２３により行われる。このセレクタ２
３は、後述する遅延回路１８の出力に基づいて制御され
る。

【００１７】そして本例の集積回路は、システムクロッ
ク発生回路１９を内蔵し、そのシステムクロック発生回
路１９からのシステムクロックの発生が、データレジス
タ１６にラッチされたデータに基づいて制御であるよう
にしてある。その具体的構成について説明すると、デー
タレジスタ１６にラッチされた１２ビットのデータ（シ
リアルデータ）の内の所定の２ビットのデータ（ここで
は７番目と８番目のビットのデータ）を、ビット判別回
路１７で判別する。そして、その判別した結果から所定
状態（以下第１の状態と称する）であるとき、ビット判
別回路１７が出力するデータ（クロック制御データ）に
よりクロック制御スイッチ２０をオン状態として、シス
テムクロック発生回路１９を起動させて、システムクロ
ック発生回路１９から所定周波数のシステムクロックを
出力させる。

【００１８】また、ビット判別回路１７で判別した結果
が、上述した第１の状態とは異なる所定状態（以下第２
の状態と称する）であるとき、ビット判別回路１７が出
力するデータ（クロック制御データ）によりクロック制
御スイッチ２０をオフ状態として、システムクロック発
生回路１９からのシステムクロックの発生を停止させる
ようにしてある。なお、ビット判別回路１７で第２の状
態を判別した結果により出力されるスイッチ２０をオフ
状態とするクロック制御データは、判別から若干遅れて
出力されるようにしてある。

【００１９】システムクロック発生回路１９が出力する
システムクロックは、この集積回路内のシステムクロッ
クに同期して作動させる必要のある各回路に供給され
る。例えば第１のプロセス回路２４や第２のプロセス回
路２５は、システムクロックが供給されることで作動す
る。また、同期ラッチパルス発生回路２２は、システム
クロックに同期したタイミングで、ラッチパルスが生成
される。

【００２０】ビット判別回路１７で判別した結果のデー
タ（クロック制御データ）は、遅延回路１８により所定
期間遅延されてから、セレクタ２３に供給されて、その
セレクタ２３での選択状態の制御が行われる。即ち、ビ
ット判別回路１７で第１の状態を判別したとき、その判
別に基づいた出力データにより、セレクタ２３で同期ラ
ッチパルス発生回路２２の出力ラッチパルスを選択し、
ビット判別回路１７で第２の状態を判別したとき、その
判別に基づいた出力データにより、セレクタ２３で非同
期ラッチパルス発生回路２１の出力ラッチパルスを選択
するようにしてある。但し、遅延回路１８により遅延さ
れてセレクタ２３に供給されるので、セレクタ２３が切
換わるタイミングは、ビット判別回路１７の出力の切換
わりから遅れたタイミングとなる。

【００２１】なお、セレクタ２３で選択されたラッチパ
ルスは、第１，第２のプロセス回路２４，２５にも供給
されて、データレジスタ１６にセットされたデータを取
り込むタイミングなどの処理タイミングが設定される。

【００２２】次に、本例の回路の動作を、図２及び図３
のタイミング図を参照して説明する。なお、本例の集積
回路の各入力端子１１，１２，１３には、この集積回路
が組み込まれた装置（例えば通信装置）のコントローラ
から、対応したデータが供給されるものとする。

【００２３】まず、本例の集積回路内のクロック制御ス
イッチ２０がオフ状態で、システムクロック発生回路１
９からシステムクロックの発生が停止した状態であると
きに、システムクロックの発生を起動させる処理を、図
２に示す。図２のＡ及びＢは、入力端子１１及び１２に
得られるシリアルデータ及びそのシリアルデータに同期
したシリアルクロックを示し、図２のＣは入力端子１３
に得られるチップイネーブル信号を示す。また、図２の
Ｄはビット判別回路１７が出力するクロック制御データ
で、このクロック制御データがハイレベルのとき、スイ
ッチ２０がオン状態となって、システムクロック発生回
路１９からシステムクロック（図２のＥ）が出力され、
ローレベルのとき、スイッチ２０がオフ状態となって、
システムクロックが出力されない。なお、図２のＪ及び
Ｋは、第１及び第２のプロセス回路２４及び２５の作動
状態を示すもので、ハイレベルのとき対応した回路が作
動し、ローレベルのとき対応した回路が停止しているこ
とを示す。

【００２４】以下、具体的な動作を説明すると、図２の
Ｃに示すチップイネーブル信号がハイレベルの期間に供
給されるシリアルクロックが、シリアルクロックカウン
タ１４でカウントされ、所定数カウントしたタイミング
（ここでは１２周期カウントしたタイミング）で、カウ
ントデータが各ラッチパルス発生回路２１，２２に供給
される。ここで、非同期ラッチパルス発生回路２１で
は、そのデータが供給されると、図２のＧに示すよう
に、直ちに非同期ラッチパルスを出力する。また、同期
ラッチパルス発生回路２２は、最初の状態ではシステム
クロックが供給されないので作動せず、図２のＨに示す
ように、同期ラッチパルスを出力しない。

【００２５】そして、シフトレジスタ１５では、入力端
子１２に得られるシリアルクロックの内の１２周期まで
のクロックが、図２のＦに示すようにシフトレジスタク
ロックとして使用され、図２のＦに矢印で示すように各
クロックの立ち上がりタイミングで、図２のＡに示すシ
リアルデータがラッチされる。そのラッチされた１２ビ
ットのデータは、非同期ラッチパルス発生回路２１が出
力する非同期ラッチパルス（図２のＧ）に同期してデー
タレジスタ１６にセットされる。なお、システムクロッ
クが停止した状態では、図２のＩに示すセレクタ２３の
出力は、非同期ラッチパルス発生回路２１の出力が選択
される。

【００２６】このようにしてデータレジスタ１６にセッ
トされたとき、セットされた１２ビットのデータの内の
７ビット目と８ビット目の２ビットのデータ（図２のＡ
のシリアルデータのタイミングｔ₁ ，ｔ₂ のレベルに対
応したデータ）が、ビット判別回路１７に供給されて判
別される。そして、その判別結果が第１の状態（例えば
７ビット目がローレベルで８ビット目がハイレベル）の
とき、クロック制御データ（図２のＤ）がローレベルか
らハイレベルに反転してスイッチ２０がオン状態とな
り、システムクロック発生回路１９から、システムクロ
ック（図２のＥ）の出力が開始される。

【００２７】また、非同期ラッチパルスの出力と、シス
テムクロックの供給開始で、図２のＫに示すように、第
２のプロセス回路２５が処理動作を開始する。

【００２８】そして、クロック制御データ（図２のＤ）
の反転は、遅延回路１８を介してセレクタ２３にも伝わ
り、システムクロックの出力開始から所定時間遅れて、
セレクタ２３が非同期ラッチパルス発生回路２１から同
期ラッチパルス発生回路２２側に切換わる。従って、シ
ステムクロックの出力開始が行われた次のタイミング
に、チップイネーブル信号がハイレベルになって、シリ
アルデータが供給されたときには、セレクタ２３から出
力されてデータレジスタなどに供給されるラッチパルス
としては、図２のＩに示すように、システムクロックに
同期してラッチパルスとなっている。

【００２９】なお、この同期ラッチパルスがセレクタ２
３から出力されるようになると、図２のＪに示すよう
に、第１のプロセス回路２４についても処理動作を開始
する。そして以後は、シリアルデータ入力端子１１に得
られるシリアルデータに基づいた指令による処理が、第
１のプロセス回路２４や第２のプロセス回路２５などで
実行される。

【００３０】次に、このようにシステムクロックが供給
されて作動した状態から、システムクロックを停止させ
る処理を、図３に示す。図３のＡからＫに示す各信号
は、図２のＡからＫに示す各信号と同じ処理を行う信号
である。システムクロックが供給されている状態では、
チップイネーブル信号（図３のＣ）が立ち上がったタイ
ミングで、シリアルクロック（図３のＢ）に同期してシ
リアルデータがシフトレジスタ１５に取り込まれた後、
図３のＩに示すようにセレクタ２３で選択された同期ラ
ッチパルス（図３のＩ）に同期してデータレジスタ１６
にセットされる。

【００３１】ここで、データレジスタ１６にセットされ
た１２ビットのシリアルデータの内、７ビット目と８ビ
ット目（シリアルデータ中のタイミングｔ₃ ，ｔ₄ のデ
ータ）がビット判別回路１７で判別されて、両データが
第２の状態（例えば両ビット共にローレベルの状態）の
とき、クロック制御データ（図３のＤ）を反転させて、
クロック制御スイッチ２０をオフ状態として、システム
クロック発生回路１９からのシステムクロック（図３の
Ｅ）の発生を停止させる。

【００３２】また、このとき同期ラッチパルスに同期し
て第１，第２のプロセス回路２４，２５にデータレジス
タ１６から取り込まれるシリアルデータにより、図３の
Ｊ及びＫに示すように、各プロセス回路２４，２５の動
作が停止する。このプロセス回路での動作停止処理は、
システムクロックが停止する若干前に行われる。

【００３３】なお、図２，図３のタイミング図では示さ
なかったが、本例の集積回路の場合には、システムクロ
ックの起動処理や停止処理に関連して、集積回路内の動
作のリセット処理は行われない。

【００３４】このように本例の集積回路によると、シリ
アルデータ入力端子１１に得られるシリアルデータの所
定ビット位置のデータにより、集積回路内のシステムク
ロック発生回路１９からのシステムクロック出力の起動
制御及び停止制御が行える。従って、システムクロック
発生回路１９の制御を行うための専用のデータ入力端子
が必要なく、それだけ集積回路が備える端子の数を削減
できるか、或いはその端子を別の用途に使用することが
可能になり、集積回路を効率良く構成できる。また、電
源の制御を行うものではないので、起動時にリセット処
理を行う必要もなく、リセットに関連した設定なども必
要なく、シリアルデータによりシステムクロックを起動
させた後、直ちに各プロセス回路２４，２５で対応した
データ処理が可能になる。

【００３５】このため、本例の集積回路を例えば携帯電
話機に組み込む通信回路を構成する集積回路に適用する
ことで、例えば携帯電話機が待ち受け状態にあり間欠的
な受信動作を行う場合の消費電力を、簡単な構成で効果
的に削減でき、その駆動用のバッテリの持続時間を長く
することができる等の効果が得られる。

【００３６】なお、上述実施例では、主として無線電話
機などの通信装置用の集積回路に適用した場合について
説明したが、他の用途用のシステムクロック発生手段を
内蔵した集積回路にも適用できることは勿論である。

【００３７】

【発明の効果】本発明によると、シリアルデータとして
供給されるデータにより、システムクロックの起動を制
御でき、システムクロック制御用の専用の端子を設けず
に、システムクロックの制御ができ、それだけシステム
クロックの発振制御動作が可能な集積回路の構成を簡単
にすることができると共に、電源の制御ではないので、
集積回路の初期化動作が必要なく、簡単な動作で消費電
力削減処理が実現できる。

【００３８】この場合、更にデータレジスタにセットさ
れた所定ビット位置のデータが起動時とは別の所定デー
タであるとき、システムクロック発生手段でのシステム
クロック生成を停止させることで、システムクロックの
停止処理についても、システムクロック制御用の専用の
端子を設けずに可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】一実施例の起動時の処理タイミングを示すタイ
ミング図である。

【図３】一実施例の停止時の処理タイミングを示すタイ
ミング図である。

【符号の説明】

１１ シリアルデータ入力端子、１２ シリアルクロッ
ク入力端子、１３ チップイネーブル端子、１４ シリ
アルクロックカウンタ、１５ シフトレジスタ、１６
データレジスタ、１７ ビット判別回路、１８ 遅延回
路、１９ システムクロック発生回路、２０ クロック
制御スイッチ、２１ 非同期ラッチパルス発生回路、２
２ 同期ラッチパルス発生回路、２３ セレクタ、２４
第１のプロセス回路、２５ 第２のプロセス回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 システムクロック発生手段を内蔵し、外
   部から供給される指令に基づいて信号処理が行われる集
   積回路において、 上記指令としてのシリアルデータが供給されるシリアル
   データ入力部と、 上記シリアルデータ入力部に得られるシリアルデータに
   同期したシリアルクロック入力部と、 上記シリアルデータ入力部に得られるデータを、上記シ
   リアルクロック入力部に得られるシリアルクロックに同
   期してセットするデータ保持手段と、 上記データ保持手段にセットされた所定ビット位置のデ
   ータが第１の所定データであるとき、上記システムクロ
   ック発生手段でシステムクロック生成を開始させる起動
   手段とを備えた集積回路。
2. 【請求項２】 請求項１記載の集積回路において、 上記データ保持手段にセットされた所定ビット位置のデ
   ータが第２の所定データであるとき、上記システムクロ
   ック発生手段でのシステムクロック生成を停止させる停
   止手段を備えた集積回路。