JPH0993145A - 送信出力制御方式 - Google Patents
送信出力制御方式Info
- Publication number
- JPH0993145A JPH0993145A JP24569395A JP24569395A JPH0993145A JP H0993145 A JPH0993145 A JP H0993145A JP 24569395 A JP24569395 A JP 24569395A JP 24569395 A JP24569395 A JP 24569395A JP H0993145 A JPH0993145 A JP H0993145A
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- Japan
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- output
- transmission
- control
- signal
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Abstract
(57)【要約】
【課題】 送信出力制御方式において、電源の立ち上が
り時にＣＰＵより不安定なデータが出力し、制御動作が
誤動作するのを防止する。 【解決手段】 送信出力をソフト制御するための制御信
号を出力するＣＰＵ１と、電源立ち上がり時にハード的
に送信出力を制御するための制御信号を出力する論理回
路で構成されるハード制御部２と、パワー・オン・リセ
ット回路３が出力する切替信号により電源立ち上がり時
には前記ハード制御部２の制御信号を出力し、前記ＣＰ
Ｕ１の動作が安定したところで前記ＣＰＵ１の制御信号
に切り替えて出力するＳＷ４とを有し、前記ＳＷ４の出
力した制御信号を基に送信出力を制御する。
り時にＣＰＵより不安定なデータが出力し、制御動作が
誤動作するのを防止する。 【解決手段】 送信出力をソフト制御するための制御信
号を出力するＣＰＵ１と、電源立ち上がり時にハード的
に送信出力を制御するための制御信号を出力する論理回
路で構成されるハード制御部２と、パワー・オン・リセ
ット回路３が出力する切替信号により電源立ち上がり時
には前記ハード制御部２の制御信号を出力し、前記ＣＰ
Ｕ１の動作が安定したところで前記ＣＰＵ１の制御信号
に切り替えて出力するＳＷ４とを有し、前記ＳＷ４の出
力した制御信号を基に送信出力を制御する。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロ波通信にお
いて伝送品質向上のため伝搬状態に応じて送信機の出力
レベルを制御する送信出力制御方式に関する。
いて伝送品質向上のため伝搬状態に応じて送信機の出力
レベルを制御する送信出力制御方式に関する。
【０００２】
【従来の技術】図４は従来の送信出力制御方式の一例の
ブロック図を示す。
ブロック図を示す。
【０００３】同図において制御部（ＣＰＵ）１は、マイ
クロプロセッサーを有し、あらかじめプログラムされた
ソフトにより送信出力を自動的に制御する制御信号を出
力している。前記ＣＰＵ１の制御信号に基づき出力制御
部５は送信出力レベルを制御する制御電圧を送信機６に
出力する。また、送信機６は、制御電圧に応じて所要の
送信出力を得ていた。前記送信機６により増幅された送
信信号は送信アンテナ７より対向局に対して送信され
る。前記送信アンテナ７から送出された送信信号は、受
信アンテナ８により受信され、その受信信号は受信機９
に入力される。前記受信機９の受信レベルはレベル検出
器１０により検出され、その受信レベル情報は伝送路を
介して対向の送信局の前記ＣＰＵ１に送信される。前記
ＣＰＵ１はその情報をもとに、受信レベルがあらかじめ
設定された値より高ければ、送信出力をあらかじめ設定
された最小送信出力値に制御し、受信レベルが低ければ
送信出力を上げるように制御信号を出力する。
クロプロセッサーを有し、あらかじめプログラムされた
ソフトにより送信出力を自動的に制御する制御信号を出
力している。前記ＣＰＵ１の制御信号に基づき出力制御
部５は送信出力レベルを制御する制御電圧を送信機６に
出力する。また、送信機６は、制御電圧に応じて所要の
送信出力を得ていた。前記送信機６により増幅された送
信信号は送信アンテナ７より対向局に対して送信され
る。前記送信アンテナ７から送出された送信信号は、受
信アンテナ８により受信され、その受信信号は受信機９
に入力される。前記受信機９の受信レベルはレベル検出
器１０により検出され、その受信レベル情報は伝送路を
介して対向の送信局の前記ＣＰＵ１に送信される。前記
ＣＰＵ１はその情報をもとに、受信レベルがあらかじめ
設定された値より高ければ、送信出力をあらかじめ設定
された最小送信出力値に制御し、受信レベルが低ければ
送信出力を上げるように制御信号を出力する。
【０００４】以上の従来技術に関しては、例えば、特開
昭５６−１０３５５５号公報に記載がある。
昭５６−１０３５５５号公報に記載がある。
【０００５】
【発明が解決しようとする課題】上記の従来の送信出力
制御方式では前記送信機６の送信出力は常に前記ＣＰＵ
１が出力する制御信号により制御されている。電源立ち
上がり時、ソフトが立ち上がり、前記ＣＰＵ１が周辺の
ＲＯＭ（リード・オンリー・メモリー）やＲＡＭ（ラン
ダム・アクセス・メモリー）へのアクセスが一通り完了
するまでの間は、前記ＣＰＵ１の動作は不安定となって
おり、本来の制御信号とは異なる制御信号を出力する可
能性がある。よって、ＣＰＵ１から間違った制御信号が
出力され、送信出力レベルが本来と異なることにより他
システムの回線品質に悪影響を与えるという問題を有し
ていた。
制御方式では前記送信機６の送信出力は常に前記ＣＰＵ
１が出力する制御信号により制御されている。電源立ち
上がり時、ソフトが立ち上がり、前記ＣＰＵ１が周辺の
ＲＯＭ（リード・オンリー・メモリー）やＲＡＭ（ラン
ダム・アクセス・メモリー）へのアクセスが一通り完了
するまでの間は、前記ＣＰＵ１の動作は不安定となって
おり、本来の制御信号とは異なる制御信号を出力する可
能性がある。よって、ＣＰＵ１から間違った制御信号が
出力され、送信出力レベルが本来と異なることにより他
システムの回線品質に悪影響を与えるという問題を有し
ていた。
【０００６】
【課題を解決するための手段】本発明による送信出力制
御方式は、電源立ち上がり時にソフト制御に替わってハ
ード的に送信出力を制御することにより、電源立ち上が
り時から速やかに安定した送信出力を得ることができ、
良質な回線品質を得ることができる。
御方式は、電源立ち上がり時にソフト制御に替わってハ
ード的に送信出力を制御することにより、電源立ち上が
り時から速やかに安定した送信出力を得ることができ、
良質な回線品質を得ることができる。
【０００７】
【発明の実施の形態】図１は本発明による送信出力制御
方式の一例のブロック図を示す。
方式の一例のブロック図を示す。
【０００８】同図において、図４と同一の構成について
は、同一符号を付して説明を省略する。
は、同一符号を付して説明を省略する。
【０００９】本発明で、図４の従来の構成と異なるの
は、ＣＰＵ１からの制御信号出力にスイッチ回路（Ｓ
Ｗ）４を通してから出力制御部５に入力している点であ
る。ＳＷ４は、パワーオンリセット回路３を入力し、そ
の結果に基づき、ＣＰＵ１からの制御信号もしくは、ハ
ード制御部２からの制御信号のどちらかを選択する構成
となっている。
は、ＣＰＵ１からの制御信号出力にスイッチ回路（Ｓ
Ｗ）４を通してから出力制御部５に入力している点であ
る。ＳＷ４は、パワーオンリセット回路３を入力し、そ
の結果に基づき、ＣＰＵ１からの制御信号もしくは、ハ
ード制御部２からの制御信号のどちらかを選択する構成
となっている。
【００１０】次に、図２にハード制御部２の具体的なブ
ロック図を示す。
ロック図を示す。
【００１１】ハード制御部２は電源立ち上がり時におい
てあらかじめ設定された最小送信出力値に制御するため
の制御信号を出力するよう動作している。電源投入後す
ぐに発振器１３のクロック信号についてカウンタ１１は
オール０の状態からカウントアップを開始する。コンパ
レータ１２において前記カウンタ１１の出力値とあらか
じめ設定された最小送信出力値の比較を行い、両者の値
が等しくなったところで前記カウンタ１１をストップす
る。前記カウンタ１１の出力信号を送信出力の制御信号
とすることで電源立ち上がりの送信出力の制御を行な
う。
てあらかじめ設定された最小送信出力値に制御するため
の制御信号を出力するよう動作している。電源投入後す
ぐに発振器１３のクロック信号についてカウンタ１１は
オール０の状態からカウントアップを開始する。コンパ
レータ１２において前記カウンタ１１の出力値とあらか
じめ設定された最小送信出力値の比較を行い、両者の値
が等しくなったところで前記カウンタ１１をストップす
る。前記カウンタ１１の出力信号を送信出力の制御信号
とすることで電源立ち上がりの送信出力の制御を行な
う。
【００１２】次に図１に記載されたＳＷ４はパワーオン
リセット回路３の出力により、前記ＣＰＵ１の制御信号
と前記ハード制御部２の制御信号のどちらかを選択して
出力する。
リセット回路３の出力により、前記ＣＰＵ１の制御信号
と前記ハード制御部２の制御信号のどちらかを選択して
出力する。
【００１３】図３は、ＳＷ４の出力信号の切り替えにつ
いて示したタイムチャートである。
いて示したタイムチャートである。
【００１４】本図において、（ａ）は、電源電圧を示し
ており、時間ｔ0 にて、電源がオフ状態からオン状態と
なっている。
ており、時間ｔ0 にて、電源がオフ状態からオン状態と
なっている。
【００１５】（ｂ）は、ＣＰＵ１のソフト動作状態を表
わしており、時間ｔ2 までは、ソフトは動作せず、時間
ｔ2 以降に正常動作をしている。
わしており、時間ｔ2 までは、ソフトは動作せず、時間
ｔ2 以降に正常動作をしている。
【００１６】（ｃ）は、パワーオンリセット回路３の出
力を表わしたものであり、時間ｔ0から時間ｔ3 まで
は、パワーオンリセット回路３がオンとなっており、リ
セット状態となっている。また、時間ｔ3 からは、電源
が正常に立ち上がってリセット状態が解除されている。
力を表わしたものであり、時間ｔ0から時間ｔ3 まで
は、パワーオンリセット回路３がオンとなっており、リ
セット状態となっている。また、時間ｔ3 からは、電源
が正常に立ち上がってリセット状態が解除されている。
【００１７】（ｄ）は、出力制御部５の出力電圧を示し
たものである。時間ｔ0 〜ｔ3 においては、ハード制御
動作を行っており、ハード制御部２からのカウンタ１１
の出力に基づき、出力制御部５の出力電圧が決定され
る。
たものである。時間ｔ0 〜ｔ3 においては、ハード制御
動作を行っており、ハード制御部２からのカウンタ１１
の出力に基づき、出力制御部５の出力電圧が決定され
る。
【００１８】本図では、前述した最小送信出力値に基づ
く出力電圧ＶMIN になる時間ｔ1 まで出力電圧が増加
し、時間ｔ1 以降は一定の出力電圧となる。
く出力電圧ＶMIN になる時間ｔ1 まで出力電圧が増加
し、時間ｔ1 以降は一定の出力電圧となる。
【００１９】また、時間ｔ3 以降は、ソフト制御となる
ため、ＣＰＵ１からの制御信号に基づく出力電圧が得ら
れることが示されている。
ため、ＣＰＵ１からの制御信号に基づく出力電圧が得ら
れることが示されている。
【００２０】以上説明したように、電源立ち上がり時に
前記ＣＰＵ１のソフトが立ち上がり、前記ＣＰＵ１が周
辺のＲＯＭ（リード・オンリー・メモリー）やＲＡＭ
（ランダム・アクセス・メモリー）へのアクセスが一通
り完了するまでの間は、前記ハード制御部３の制御信号
を選択し、前記ＣＰＵ１の動作が安定したところで前記
パワーオンリセット回路３の切り替え信号により前記Ｃ
ＰＵ１の制御信号を選択し出力する。
前記ＣＰＵ１のソフトが立ち上がり、前記ＣＰＵ１が周
辺のＲＯＭ（リード・オンリー・メモリー）やＲＡＭ
（ランダム・アクセス・メモリー）へのアクセスが一通
り完了するまでの間は、前記ハード制御部３の制御信号
を選択し、前記ＣＰＵ１の動作が安定したところで前記
パワーオンリセット回路３の切り替え信号により前記Ｃ
ＰＵ１の制御信号を選択し出力する。
【００２１】前記ＳＷ４の出力した制御信号に基づき出
力制御部５は電圧値を出力し、送信機６の送信出力をそ
の電圧値に対応した送信出力に制御する。前記送信機６
により増幅された送信信号は送信アンテナ７に出力され
る。前記送信アンテナ７から送出された送信信号は、受
信アンテナ８により受信され、その受信信号は受信機９
に入力される。前記受信機９の受信レベルはレベル検出
器１０により検出され、その受信レベル情報は伝送路を
介して対向の送信局の前記ＣＰＵ１に送信される。前記
ＣＰＵ１はその情報をもとに、受信レベルがあらかじめ
設定された値より高ければ、送信出力をあらかじめ設定
された最小送信出力値に制御し、受信レベルが低ければ
送信出力を上げるように制御信号を出力する。
力制御部５は電圧値を出力し、送信機６の送信出力をそ
の電圧値に対応した送信出力に制御する。前記送信機６
により増幅された送信信号は送信アンテナ７に出力され
る。前記送信アンテナ７から送出された送信信号は、受
信アンテナ８により受信され、その受信信号は受信機９
に入力される。前記受信機９の受信レベルはレベル検出
器１０により検出され、その受信レベル情報は伝送路を
介して対向の送信局の前記ＣＰＵ１に送信される。前記
ＣＰＵ１はその情報をもとに、受信レベルがあらかじめ
設定された値より高ければ、送信出力をあらかじめ設定
された最小送信出力値に制御し、受信レベルが低ければ
送信出力を上げるように制御信号を出力する。
【００２２】
【発明の効果】上述したように、電源立ち上がり時にハ
ード的に送信出力を制御することで電源立ち上がり時か
ら速やかに安定した送信出力を得ることができ、良質な
回線品質を得ることができる効果を有している。
ード的に送信出力を制御することで電源立ち上がり時か
ら速やかに安定した送信出力を得ることができ、良質な
回線品質を得ることができる効果を有している。
【図１】本発明の一実施例のブロック図である。
【図２】本発明のハード制御部２のブロック図である。
【図３】本発明のＳＷ４の出力信号の切り替えを示すタ
イムチャートである。
イムチャートである。
【図４】従来の一例のブロック図である。
１ ＣＰＵ ２ ハード制御部 ３ パワーオンリセット回路 ４ ＳＷ ５ 出力制御部 ６ 送信機 ７ 送信アンテナ ８ 受信アンテナ ９ 受信機 １０ レベル検出器 １１ カウンタ １２ コンパレータ １３ 発振器
Claims (5)
- 【請求項１】 送信機の送信出力を対向局の受信機で検
出される出力レベルに基づき自動的に所定の出力レベル
となるようＣＰＵを用いて制御する送信出力制御方式に
おいて、 前記ＣＰＵの電源立ち上がりから所定の時間は、前記Ｃ
ＰＵからの制御動作を行わず、ハード的に制御すること
を特徴とする送信出力制御方式。 - 【請求項２】 対向局から受信レベル情報を入力し、送
信出力を制御する制御信号を出力するＣＰＵと、 前記ＣＰＵから出力される第１の制御信号とハード制御
部からの第２の制御信号とを電源立ち上がり後所定の時
間でリセット信号を解除するパワーオンリセット回路の
出力で切り換えるスイッチ回路と、 前記スイッチ回路の出力に基づき送信機に対して送信出
力制御電圧を出力する出力制御部と、 前記送信機から対向局へ無線信号を送出する送信アンテ
ナと、 前記送信アンテナからの無線信号を受ける受信アンテナ
と、 前記受信アンテナの受信信号を入力する受信機と、 前記受信機の受信信号レベルを検出し、前記ＣＰＵに対
して前記受信レベル情報を出力するレベル検出器とを具
備することを特徴とする送信出力制御方式。 - 【請求項３】前記スイッチ回路は、前記パワーオンリセ
ット回路の出力がリセット状態の場合には、前記第２の
制御信号を選択し、前記パワーオンリセット回路の出力
がリセット状態を解除した場合には、前記第１の制御信
号を選択することを特徴とする請求項２記載の送信出力
制御方式。 - 【請求項４】 前記ハード制御部は、一定同期のクロッ
ク信号を発振する発振器と、 前記発振器の出力をカウントするカウンタと、 前記カウンタの出力が所定のカウント値になった場合に
前記カウンタの動作を停止するコンパレータからなるこ
とを特徴とする請求項２記載の送信出力制御方式。 - 【請求項５】 前記所定のカウント値は、前記送信機か
ら送信される送信電力を最少とする送信電力制御電圧に
相当することを特徴とする請求項４記載の送信出力制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7245693A JP2944480B2 (ja) | 1995-09-25 | 1995-09-25 | 送信出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7245693A JP2944480B2 (ja) | 1995-09-25 | 1995-09-25 | 送信出力制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993145A true JPH0993145A (ja) | 1997-04-04 |
| JP2944480B2 JP2944480B2 (ja) | 1999-09-06 |
Family
ID=17137414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7245693A Expired - Fee Related JP2944480B2 (ja) | 1995-09-25 | 1995-09-25 | 送信出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944480B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1246375A2 (en) * | 2001-03-28 | 2002-10-02 | Nec Corporation | Satellite communication transmission control system and small aperture terminal |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008068812A1 (ja) * | 2006-11-30 | 2008-06-12 | Masprodenkoh Kabushikikaisha | ギャップフィラー装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06311056A (ja) * | 1993-04-21 | 1994-11-04 | Alpine Electron Inc | Ｆｍモジュレータ |
| JPH07212255A (ja) * | 1994-01-21 | 1995-08-11 | Kokusai Electric Co Ltd | 送信出力制御回路および送信出力制御方法 |
-
1995
- 1995-09-25 JP JP7245693A patent/JP2944480B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06311056A (ja) * | 1993-04-21 | 1994-11-04 | Alpine Electron Inc | Ｆｍモジュレータ |
| JPH07212255A (ja) * | 1994-01-21 | 1995-08-11 | Kokusai Electric Co Ltd | 送信出力制御回路および送信出力制御方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1246375A2 (en) * | 2001-03-28 | 2002-10-02 | Nec Corporation | Satellite communication transmission control system and small aperture terminal |
| EP1246375A3 (en) * | 2001-03-28 | 2005-10-26 | Nec Corporation | Satellite communication transmission control system and small aperture terminal |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2944480B2 (ja) | 1999-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980224 |
|
| LAPS | Cancellation because of no payment of annual fees |