JP4199892B2 - 加入者インタフェース回路起動方法、並びに加入者インタフェース回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の加入者端末各々と交換機との間に介在設置される加入者インタフェース装置内部に、それら加入者端末各々を終端すべく、加入者端末対応に設けられている加入者インタフェース回路を消費電力少なくして起動する加入者インタフェース回路起動方法、更には、そのような起動方法が適用可とされた加入者インタフェース回路に関するものである。
【0002】
【従来の技術】
図6には交換局舎に設置の交換機から加入者端末までの間の構成が示されているが、この構成とその動作概要について説明すれば以下のようである。
即ち、同一交換局舎600内には交換機601と加入者インタフェース装置603とが設置された上、遠隔地に散在設置されている多数の加入者端末605各々は加入者線606、加入者インタフェース装置603を介し交換機602に収容されたものとなっている。その加入者インタフェース装置603内には、加入者端末605対応に加入者インタフェース回路607〜610が設けられた上、その加入者端末605が終端されているものである。加入者インタフェース装置603内にはまた、それら加入者インタフェース回路607〜610各々に給電を行う電源供給装置604や、加入者インターフェース回路607〜610各々からの上り信号を時分割多重した上、交換機601に上りデータ614として送出する多重回路612、交換機601からの時分割多重状態の下りデータ602を加入者インターフェース回路607〜610対応に分離した上、加入者インタフェース回路607〜610に下り信号として分配供給する分離回路613が設けられたものとなっている。
【0003】
さて、その全体としての動作について説明すれば、電源供給装置604から給電されれば、加入者インタフェース回路607〜610各々では初期起動動作が行われた上、交換機601との間で信号が送受信可能な動作状態に移行されるものとなっている。この動作状態では、交換機601からの同期信号101(これについては後述するところであるが、共通クロックと加入者インタフェース回路対応のフレーム同期信号とから構成)による分離制御下に、交換機601からの、音声等の時分割多重された下りデータ602は分離回路613にて分離された上、加入者インタフェース回路607〜610各々に下り信号として分配されている一方、交換機601からの同期信号101による多重制御下に、加入者インターフェース回路607〜610各々からの上り信号は多重回路612にて時分割多重された上、上りデータ614として交換機601に送出されているものである。
【0004】
ここで、説明の簡単化上、加入者インタフェース回路607〜610各々は同一構成であるとして、その一例での具体的構成は図7に示すようである。図示のように、加入者インタフェース回路100は、CPU106を中心として、そのプロセッサバスにはRAM107やブート回路103が収容されたものとなっている。加入者インタフェース回路100に電源供給装置604から給電が行われるに際して、その電源が十分安定するまでの間、パワーオンリセット回路104により加入者インタフェース回路100自体での動作は強制的に全面停止されたものとなっている。やがて、その電源が十分安定し、その全面停止が解除される際には、パワーオンリセット回路104からは起動指示108がブート回路103に発せられ、これにもとづきブート回路103による読出し制御下に、ROM105からはファームウェアが読み出された上、RAM107上に転送記憶せしめられることで、初めて加入者インタフェース回路100はそのファームウェア上で動作可能状態に移行されているものである。
【0005】
以上のように、本例での加入者インタフェース回路100では、初期起動動作として主にブート動作、即ち、ブート回路103による、ROM105上のファームウェアのRAM107への転送記憶が主に行われているが、このようなブート動作が必要とされているのは、今後での通信サービスの多様化や拡張性を考慮の上、それに迅速に対処可能とするために他ならない。ROM105はファームウェア格納用プログラムメモリとして使用されているわけであるが、この場合でのROM105は、具体的には、書き替え可能な不揮発性メモリ(フラッシュメモリ等)として構成されるものとなっている。但し、そのようなROM105は書き替え可能である反面、それからの読出し動作速度が低く、したがって、高速動作可能なRAM107上でファームウェアを動作させる必要があることから、初期起動の際に、ブート動作が必要とされているものである。尤も、今後での通信サービスの多様化や拡張性を考慮する必要がない場合には、ROM105として高速読出し可なものを採用の上、プロセッサバスにプログラムメモリとして直接収容せしめる構成も考えられるものとなっている。その際には、RAM107は専らワーク用メモリとして使用されればよいものである。したがって、この構成ではブート動作は不要とされるが、ブート動作の要否に拘らず、一般的に電源投入直後に行われる初期起動動作としては、各種ハードウェア状態の初期設定動作やRAMの正常性確認動作等が挙げられ、これら動作時での起動電流も考慮される必要があるものとなっている。
【0006】
ところで、以上のようにして、電源供給装置604から給電が行われた場合に、加入者インタフェース回路607〜610各々で一斉に初期起動動作としてブート動作が行われるとすれば、その際での消費電流(I)611としては、無視され得ない程に大きくなるというものである。図9には、加入者インタフェース回路1回路分についての、初期起動時とそれ以降での時間t経過に伴う消費電流Iの変化が示されているが、これから、ファームウェア起動期間(ファームウェア読出し期間)900での消費電流iが、ファームウェア起動完了から動作状態までの期間901でのそれや、ファームウェア動作期間902でのそれに比し大きいことが判る。したがって、加入者インタフェース回路n回路分についての、初期起動時とそれ以降での時間t経過に伴う消費電流Iの変化は、図10に示す如くになるというものである。但し、図中での期間1000,1001,1002はそれぞれ期間900,901,902に時間長さ上、実質同一である。期間1000での消費電流Iは最大消費電流値=n×iとされていることから、この最大消費電流値から、電源供給装置604としての電流容量はn×i以上として決定されているものである。
【0007】
最後に、加入者インタフェース回路各々が動作状態に移行された後での動作について説明すれば、交換機601と加入者インタフェース回路607〜610各々と間での音声等のデータ送受信は、交換機からの同期信号101に同期して行われたものとなっている。この同期信号101は、図8に示すように、交換機601と加入者インタフェース回路607〜610各々が音声等のデータ送受信を行うための共通クロック800と、加入者インタフェース回路607〜610各々に収容されている加入者端末の音声等のデータ送受信タイミングを示す加入者インタフェース回路対応のフレーム同期信号303,305,307,309とから構成されており、フレーム同期信号303,305,307,309はそれぞれ加入者インタフェース回路607,608,609,610に対応したものとなっている。期間300はまた、加入者インタフェース回路607,608,609,610各々でのデータ送受信時間帯を示す。図8から判るように、フレーム同期信号303,305,307,309は期間300分の位相差を保って順次出現していることから、加入者インタフェース回路607,608,609,610各々は自己に割当てされている期間300を利用の上、交換機601との間で音声等のデータを送受信し得るものである。より具体的に説明すれば、加入者インタフェース回路信号607〜610各々からの上り信号は、対応するフレーム同期信号303,305,307,309の出現を待って期間300分の間のみ多重回路612から順次送出されているものである。この結果として、それら上り信号は多重回路612から時分割多重された状態の上りデータ214として交換機601に送出されているものである。これとは逆に、交換機601からの下りデータ602については、対応するフレーム同期信号303,305,307,309の出現を待って期間300分の間のみ、分離回路613から加入者インタフェース回路信号607〜610各々には順次下り信号が分配されているものである。
【0008】
【発明が解決しようとする課題】
ところで、「住宅地エリアおよびビジネスエリアの光化推進に向けて」(NTT技術ジャーナル 1996.7の頁82〜85)等に記載されているように、近年、通信網の光ファイバー化の進展に伴い、加入者インタフェース装置に対しては、それ自体が交換局舎内ではなく、遠隔地やユーザビル、柱上等に設置され得ることが要求されているのが実情である。このような要求に対しては、加入者インタフェース装置自体の小型化は必須とされているが、その小型化上の1阻害要因としては、加入者インタフェース装置内に組込される電源供給装置自体の小型化が困難なことが挙げられるものとなっている。これは、電源供給装置はその寸法形状が、一般に加入者インタフェース装置内での消費電力に依存しており、その消費電力が大なる程にその大型化は回避不可とされているからである。換言すれば、電源供給装置自体の小型化を図るには、加入者インタフェース装置内での消費電力は大幅に低減化される必要があるというものである。
【0009】
よって、本発明の第1の目的は、加入者インタフェース装置が交換局舎から遠隔設置される場合であっても、その加入者インタフェース装置自体が小型化、小電流容量化され得る上で好適とされた加入者インタフェース回路起動方法を供するにある。
本発明の第2の目的は、そのような起動方法が適用可とされ、かつ今後での通信サービスの多様化や拡張性に迅速に対処可とされた加入者インタフェース回路を供するにある。
【0010】
【課題を解決するための手段】
上記第1の目的は、加入者インタフェース回路各々に給電が行われている状態で、該加入者インタフェース回路各々は、別途得られている加入者インタフェース回路対応フレーム同期信号の出現を待って順次初期起動された上、動作可能状態に移行されることで達成される。
上記第2の目的はまた、ファームウェアが事前格納されるプログラムメモリとしてのROMと、該ROMからファームウェアが転送記憶され、かつCPUからアクセス可とされたRAMと、上記ROMから上記RAMへのファームウェア転送記憶処理を行うブート回路と、加入者インタフェース回路自体に給電が行われている状態で、該加入者インタフェース回路対応のフレーム同期信号の出現を待って、所定期間の間、上記ブート回路にファームウェア転送記憶処理を行わしめる時分割制御回路とを少なくとも具備せしめることで達成される。
【0011】
【発明の実施の形態】
以下、加入者インタフェース回路の初期起動動作時に、例えばファームウェアブート動作が行われるものとして、本発明の実施形態を図1から図5により説明する。
先ず本発明による加入者インタフェース回路についての具体的説明に先立って、それら加入者インタフェース回路間での動作概要について説明しておく。本発明に係る加入者インタフェース装置にはn個の加入者インタフェース回路#1〜#nが設けられているものとして、図3に加入者インタフェース回路#1,#2,#3,#nそれぞれに対応したフレーム同期信号303,305,307,309および起動時状態304,306,308,310を示す。また、期間300は既述の図8でのものと同様、加入者インタフェース回路#1,#2,#3,#n各々でのデータ送受信時間帯を、更に、301,302はそれぞれブート時間、待機時間を示す。
【0012】
既述のように、交換機と加入者インタフェース回路#1間で音声等のデータ送受信はフレーム同期信号303に同期して行われており、このような事情は他の加入者インタフェース回路#2,#3,#n各々でも同様とされているが、加入者インタフェース回路#1,#2,#3,#n各々でのデータ送受信は期間300相当の位相差を以て順次行われるものとなっている。さて、本発明による場合、加入者インタフェース回路#1,#2,#3,#n各々に割当てられている期間300を利用の上、加入者インタフェース回路#1,#2,#3,#n各々が順次初期起動されるものとなっている。その初期起動の際のみ、ブート動作によりファームウェアがROMからRAM上に転送記憶されているものである。
【0013】
図4に本発明による加入者インタフェース回路1回路分についての、初期起動時とそれ以降での時間t経過に伴う消費電流Iの変化を示す。図中での期間400〜402はそれぞれ、図9に示す900〜902に実質的に同一とされていることから、加入者インタフェース回路個々での動作としては、これまでのものと同様となっている。ただ、本発明による加入者インタフェース回路n回路分についての、初期起動時とそれ以降での時間t経過に伴う消費電流Iの変化は、既述の図10に示すものとは大いに異なり、図5に示す如くになるというものである。即ち、期間500〜502はそれぞれ、図10に示す期間1000〜1002に相当するも(但し、期間500での時間長さは期間1000のn倍とされる)、期間500での消費電流は期間1000でのそれの1/nのiに低減化されており、加入者インタフェース回路1回路分の消費電流に抑制され得るものである。
【0014】
さて、本発明について具体的に説明すれば、図1に本発明による加入者インタフェース回路の一例での具体的構成を示す。図示のように、図7に示すものと異なるところは、ブート回路103に対しては、時分割制御を行う時分割制御回路102が新たに設けられたものとなっている。したがって、電源投入直後に電源が安定したことに伴い、ブート回路103にパワーオンリセット回路104から起動指示108があったとしても、ブート動作、即ち、直ちにブート回路103によりROM105からファームウェアが読み出された上、RAM107に転送記憶されることはなく、時分割制御回路102からの起動信号を待って、ブート回路103では初めてブート動作が開始されるものとなっている。本発明による加入者インタフェース回路各々での起動信号の発生タイミングは、期間300相当の位相差を以て順次ずらされていることで、所期の目的が達成されているものである。
【0015】
図2にはそのブート回路103および時分割制御回路102のより具体的な回路構成が示されているが、これによりブート動作を詳細に説明すれば以下のようである。
即ち、先ず時分割制御回路102から説明すれば、時分割制御回路102は外部からの同期信号101、特に共通クロック200(既述の共通クロック800に相当)とその加入者インタフェース回路100対応のフレーム同期信号201にもとづいて動作しているが、カウンタ202では共通クロック200が常時カウント可とされているも、フレーム同期信号201が受信される度に、そのカウンタ202でのカウント動作は一旦リセットされるものとなっている。ここで、例えば期間300での時間長さが共通クロック200周期の32周期分に相当するとすれば、共通クロック200が32個カウントされるまでは、論理回路203からは起動信号205として“H”が出力されているも、32個カウントされた時点以降は起動信号205として“L”が出力されるものとなっている。したがって、その起動信号205と共通クロック200とをAND回路204で論理積すれば、その論理積結果として期間300相当の間のみ、共通クロック200が起動信号206として抽出され得るものである。このように、起動信号205,206の発生タイミングはフレーム同期信号201の出現タイミングに依存しているものである。
【0016】
因みに、ここで、遅ればせながら、本発明に係る加入者インタフェース装置が交換局舎より遠隔に設置される場合に、共通クロック200と各加入者インタフェース回路対応のフレーム同期信号が如何に交換機から伝送されるかについて、簡単ながら説明すれば以下のようである。
即ち、例えば交換機からは、加入者インタフェース回路#1対応のフレーム同期信号に同期した状態として、特定データパターンがデータ先頭等に付加された状態として加入者インタフェース装置に伝送されるものとなっている。その加入者インタフェース装置では、内部自走クロック(伝送データのビットレートよりもその周波数は大)によりその特定データパターンが抽出・検出されることで、先ず加入者インタフェース回路#1対応のフレーム同期信号のタイミングが作成されているものである。一方、交換機からの伝送データのビットレートは予め知れていることから、内部自走クロックが適当に分周・位相調整されることで、そのビットレートの共通クロック200が得られるものとなっている。したがって、加入者インタフェース回路#1対応のフレーム同期信号のタイミングを基準として、その共通クロック200により残りの加入者インタフェース回路#2〜#n対応のフレーム同期信号のタイミングが順次作成され得るものである。
【0017】
さて、引続きブート回路103での動作について説明すれば、パワーオンリセット回路104から起動指示108があった場合に、初期状態としてプリセット状態におかれていたフリップフロップ(以下、単にFFと称す)212はリセット状態におかれ、そのQ出力が“L”状態におかれることで、ブート回路103は動作可能状態におかれるものとなっている。この動作可能状態で、やがて、時分割制御回路102から期間300を示す起動信号205が論理回路(1入力否定2入力NAND回路)214へ入力されると、その期間300の間のみ、ROM105へのアドレス制御信号216はアクセスイネーブル状態“L”におかれ、ROM105からの読出しが許容されているものである。
【0018】
一方、また、その期間300の間、時分割制御回路102から起動信号206が論理回路(1入力否定2入力AND回路)208へ入力されれば、起動信号206は論理回路208からそのまま透過出力された上、加算器210に+1更新用動作クロックとして入力されるものとなっている。加算器210ではその動作クロックに同期して、スタートアドレスレジスタ207からのスタートアドレスを初期値として、スタートアドレスがクロック周期毎に順次+1更新された上、出力バッファ回路218からアドレスバス215上に読出しアドレスとして順次出力されているものである。その読出しアドレスに応答して、ROM105からはファームウェアを構成するデータがデータバス217上に順次読み出された上、入力バッファ回路219を介しデータ受信部213に入力されるが、データ受信部213では、論理回路208からの起動信号206をデータ受信クロックとし動作することで、RAM107へのデータ転送が行われているものである。
【0019】
また、加算器210でのスタートアドレス更新動作に並行しては、その更新結果とストップアドレスレジスタ209からのストップアドレスとが排他的論理和(EOR)回路211で比較されているが、やがて、その更新結果がストップアドレスに一致したことを以てFF212がプリセットされれば、それまでの一連のブート動作は停止されているものである。他の加入者インタフェース回路各々でも、その加入者インタフェース回路対応のフレーム同期信号を待って、同様なブート動作が行われているものである。ブート動作以外の何等かの処理が初期起動の際に行われる場合にも、その初期起動に本発明が適用されることによって、加入者インタフェース装置での起動電流が低減され得、その分、加入者インタフェース装置自体の小型化や小電流容量化、経済化が図れるものである。
【0020】
最後に、本発明による効果の程について考察すれば、例えば加入者インタフェース回路1回路当りの起動電流を60mA、動作状態での電流を40mAとすると、1加入者インタフェース装置に加入者インタフェース回路が100回路分、搭載されている場合、これまでにあっては、加入者インタフェース装置の起動電流は60mA×100回路=6A、動作状態でのそれは40mA ×100回路=4Aとなる。しかしながら、本発明による場合、加入者インタフェース装置での起動電流は60mA×1回路=60mA、動作状態でのそれは40mA×100回路=4Aとなる。従来にあっては、専ら初期起動時での消費電流を考慮の上、電源供給装置として電流容量が決定されていたが、本発明による場合には、通常の動作状態時での消費電流からその電流容量が決定され得るものとなっている。即ち、電源供給装置としての電流容量は従来に比し約2/3に低減化され得、その分、電源供給装置自体の大幅な小型化、経済化が図れるものとなっている。
【0021】
【発明の効果】
以上、説明したように、請求項1,2による場合は、加入者インタフェース装置が交換局舎から遠隔設置される場合であっても、その加入者インタフェース装置自体が小型化、小電流容量化され得る上で好適とされた加入者インタフェース回路起動方法が、また、請求項3による場合には、そのような起動方法が適用可とされ、かつ今後での通信サービスの多様化や拡張性に迅速に対処可とされた加入者インタフェース回路がそれぞれ得られるものとなっている。
【図面の簡単な説明】
【図1】図1は、本発明による加入者インタフェース回路の一例での具体的構成を示す図
【図2】図2は、その加入者インタフェース回路における要部の一例での具体的構成を示す図
【図3】図3は、本発明による加入者インタフェース回路間での動作概要を示す図
【図4】図4は、本発明による加入者インタフェース回路1回路分についての、初期起動時とそれ以降での時間t経過に伴う消費電流Iの変化を示す図
【図5】図5は、本発明による加入者インタフェース回路n回路分についての、初期起動時とそれ以降での時間t経過に伴う消費電流Iの変化を示す図
【図6】図6は、交換局舎に設置の交換機から加入者端末までの間の構成を示す図
【図7】図7は、加入者インタフェース回路の一例での具体的構成を示す図
【図8】図8は、加入者インタフェース回路各々が動作状態に移行された後での動作を説明するための図
【図9】図9は、加入者インタフェース回路1回路分についての、初期起動時とそれ以降での時間t経過に伴う消費電流Iの変化を示す図
【図10】図10は、加入者インタフェース回路n回路分についての、初期起動時とそれ以降での時間t経過に伴う消費電流Iの変化を示す図
【符号の説明】
100…加入者インタフェース回路、101…同期信号(共通クロックおよび加入者インタフェース回路対応のフレーム同期信号から構成)、102…時分割制御回路、103…ブート回路、104…パワーオンリセット回路、105…ROM、106…CPU、107…RAM
Claims (3)
- 複数の加入者端末各々と交換機との間に介在設置される加入者インタフェース装置内部に、該加入者端末各々を終端すべく、該加入者端末対応に設けられている加入者インタフェース回路に対する起動方法であって、上記加入者インタフェース回路各々に給電が行われている状態で、該加入者インタフェース回路各々は、上記交換機が送信する加入者インタフェース回路対応フレーム同期信号の受信を待って順次初期起動された上、動作可能状態に移行されるようにした加入者インタフェース回路起動方法。
- 複数の加入者端末各々と交換機との間に介在設置される加入者インタフェース装置内部に、該加入者端末各々を終端すべく、該加入者端末対応に設けられている加入者インタフェース回路に対する起動方法であって、上記加入者インタフェース回路各々に給電が行われている状態で、該加入者インタフェース回路各々は、上記交換機が送信する加入者インタフェース回路対応フレーム同期信号の受信を待って順次初期起動されるに際しては、初期起動処理として、少なくともプログラムメモリとしてのROM上に格納されているファームウェアの、CPUからアクセス可とされたRAM上への転送記憶処理が行なわれた上、動作可能状態に移行されるようにした加入者インタフェース回路起動方法。
- 複数の加入者端末各々と交換機との間に介在設置される加入者インタフェース装置内部に、該加入者端末各々を終端すべく、該加入者端末対応に設けられている加入者インタフェース回路であって、ファームウェアが事前格納されるプログラムメモリとしてのROMと、該ROMからファームウェアが転送記憶され、かつCPUからアクセス可とされたRAMと、上記ROMから上記RAMへのファームウェア転送記憶処理を行なうブート回路と、加入者インタフェース回路自体に給電が行われている状態で、該加入者インタフェース回路対応のフレーム同期信号の受信を待って、所定期間の間、上記ブート回路にファームウェア転送記憶処理を行なわしめる時分割制御回路とを少なくとも含む加入者インタフェース回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35487099A JP4199892B2 (ja) | 1999-12-14 | 1999-12-14 | 加入者インタフェース回路起動方法、並びに加入者インタフェース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35487099A JP4199892B2 (ja) | 1999-12-14 | 1999-12-14 | 加入者インタフェース回路起動方法、並びに加入者インタフェース回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001169315A JP2001169315A (ja) | 2001-06-22 |
JP4199892B2 true JP4199892B2 (ja) | 2008-12-24 |
Family
ID=18440467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35487099A Expired - Fee Related JP4199892B2 (ja) | 1999-12-14 | 1999-12-14 | 加入者インタフェース回路起動方法、並びに加入者インタフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4199892B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7234052B2 (en) | 2002-03-08 | 2007-06-19 | Samsung Electronics Co., Ltd | System boot using NAND flash memory and method thereof |
-
1999
- 1999-12-14 JP JP35487099A patent/JP4199892B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2001169315A (ja) | 2001-06-22 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20040225 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060510 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060510 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061019 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061020 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080708 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080930 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081006 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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LAPS | Cancellation because of no payment of annual fees |