JPH08500951A

JPH08500951A - 無線周波数干渉を制御する拡張マイクロコンピュータ・システム

Info

Publication number: JPH08500951A
Application number: JP7503480A
Authority: JP
Inventors: ディビス・ウォルター・リー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1993-07-01
Filing date: 1994-05-31
Publication date: 1996-01-30
Also published as: US5471663A; EP0667062A1; DE69428514T2; DE69428514D1; ATE206570T1; TW242722B; NZ269000A; EP0667062A4; AU668835B2; UA35597C2; FI950933A; CA2142880A1; BR9405441A; KR0142113B1; PL307563A1; RU2123236C1; KR950703229A; WO1995001675A1; CZ284354B6; EP0667062B1

Abstract

(57)【要約】ＲＦ信号を受信する無線受信機４０は、ＲＦ信号を受信および復調する受信回路構成４２と、受信回路構成４２に結合されて所定の時刻に受信回路構成４２を動作可能および動作不能にするマイクロコンピュータ４４とによって構成される。無線受信機４０は、マイクロコンピュータ４４に結合され、それによって制御されて、マイクロコンピュータ４４との通信を行い、ＲＦ信号をさらに処理する拡張チップ６８によってさらに構成される。マイクロコンピュータ４４と拡張チップ６８との間の通信は、受信回路構成４２が動作可能なときには第１速度で行われ、受信回路構成４２が動作不能の場合には第１速度よりも速い第２速度で行われる。

Description

【発明の詳細な説明】無線周波数干渉を制御する拡張マイクロコンピュータ・システム発明の分野本発明は、一般にマイクロコンピュータに関し、さらに詳しくは、無線周波数干渉制御を行う拡張マイクロコンピュータ・システムに関する。発明の背景マイクロコンピュータは、ページング受信機や、その他のいくつかの無線周波数（ＲＦ）通信装置に広く用いられている。近年、ページング受信機には英数字ディスプレイやリアルタイム・クロックなどの数多くの機能が含まれるようになっているので、追加動作に対応するために複雑な回路構成が加えられている。しかしながら同時に、ページング受信機は、より小型になってきている。そのために、時には非常に複雑になる追加の回路構成がマイクロコンピュータに集積内蔵されることが多く、その結果としてより大型で、効率の悪いマイクロコンピュータとなり、対費用効果の良い方法で実現することができなくなっている。この問題を解決するための１つの方法は、たとえば処理ユニット，ランダム・アクセス・メモリ（ＲＡＭ），読み取り専用メモリ（ＲＯＭ），プログラム可能素子などの回路が２つ以上のチップに統合される拡張マイクロコンピュータ・システムを用いることである。たとえば、マスタ・マイクロコンピュータなどの第１チップには、その中に中央処理装置，メモリおよびその他の種々の処理素子を入れることができ、スレーブ・マイクロコンピュータまたは他の種類の拡張チップなどの第２チップを用いて、拡張ＲＯＭなどの追加の処理素子を内蔵することができる。これらの２つのチップは、その間に双方向の通信を行う通信バスにより相互接続される。しかし、この解決策は、ページング受信機などのＲＦ通信装置で用いるには無理なことがある。それは、通信バスが強力なＲＦ干渉を発生して、そのために受信機の動作が妨害されるからである。この干渉は非常に強いことが多いので、ページング受信機に送信される情報が誤受信されたり、全体が欠落してしまうことがある。そのため、通信バスによりマイクロコンピュータに相互接続された１つまたはそれ以上のチップを有する拡張マイクロコンピュータにおいて、ＲＦ干渉を制御する方法および装置が必要とされる。発明の概要本発明のある側面により、無線周波数（ＲＦ）信号を受信する無線受信機は、ＲＦ信号を受信および復調する受信回路構成と、この受信回路構成に結合されて所定の時刻に受信回路構成を動作可能および動作不能にするマイクロコンピュータとによって構成される。無線受信機は、マイクロコンピュータに結合され、それによって制御されて、マイクロコンピュータとの通信を行い、ＲＦ信号をさらに処理する拡張チップによってさらに構成される。受信回路構成が動作可能のときは、マイクロコンピュータと拡張チップとの間の通信は、第１速度で行われ、受信機回路構成が非動作時には、第１速度よりも速い第２速度で行われる。本発明の別の側面により、拡張マイクロコンピュータ・システムは、通信バスによって拡張チップに結合され、それと通信を行って受信回路構成により受信されたＲＦ信号を処理するマイクロコンピュータを有する。拡張マイクロコンピユータ・システム内でＲＦ干渉を制御する方法は、第１の所定の時刻に受信回路構成を動作可能にして、受信回路構成がＲＦ信号を受信できるようにする段階と、受信回路構成が動作可能のときに第１速度において拡張チップと通信する段階とによって構成される。この方法は、第２の所定の時刻に受信回路構成を非動作状態にして、受信回路構成がＲＦ信号を受信できないようにする段階と、受信回路構成が非動作のときに第１速度よりも速い第２速度において拡張チップと通信する段階とによってさらに構成される。本発明のさらに別の側面により、ＲＦ信号を受信する無線受信機は、ＲＦ信号を受信および復調する受信回路構成と、受信回路構成に結合されて所定の時刻に受信回路構成を動作可能および非動作にするマイクロコンピュータとによって構成される。無線受信機は、マイクロコンピュータに結合され、それにより制御されて、マイクロコンピュータとの通信を行い、ＲＦ信号をさらに処理する拡張チップによりさらに構成される。受信回路構成が動作可能のときは、マイクロコンピュータと拡張チップとの間の通信は禁止され、受信回路構成が非動作のときは、マイクロコンピュータ拡張チップとの間の通信が可能になる。図面の簡単な説明第１図は、マイクロコンピュータが通信バスにより拡張チップに結合される従来の拡張マイクロコンピュータ・システムの図である。第２図は、本発明の好適な実施例による、通信バスにより拡張チップに結合されたマイクロコンピュータを有する無線受信機の電気ブロック図である。第３図は、本発明の好適な実施例による、第２図の無線受信機に含まれる受信回路構成のオン時間と、第２図の通信バス上で行われる通信のタイミングとを示すタイミング図である。第４図は、本発明の好適な実施例による、第２図の通信バスで用いる双方向二重速度のバス・ドライバ回路の電気回路図である。第５図は、本発明の好適な実施例による、第４図の双方向二重速度バス・ドライバ回路の種々のノードおよびトランジスタの状態を示す真理値表である。第６図は、本発明の好適な実施例により、バス制御信号が低のときに第４図のバス・ドライバ回路に印加されるデータ信号とそれから得られる出力信号とを示す信号図である。第７図は、本発明の好適な実施例により、バス制御信号が高のときに第４図のバス・ドライバ回路に印加されるデータ信号とそれから得られる出力信号とを示す信号図である。第８図は、本発明の第１の代替の実施例による単方向二重速度バス・ドライバ回路の電気回路図である。第９図は、本発明の第１の代替の実施例による、第８図のバス・ドライバ回路の種々のノードおよびトランジスタの状態を示す真理値表である。第１０図は、無線受信機に含まれる受信回路構成のオン時間と、本発明の第２の代替の実施例による通信バス上で行われる通信のタイミングとを示すタイミング図である。好適な実施例の説明第１図は、無線受信機またはその他の無線周波数（ＲＦ）通信装置に含まれる従来の拡張マイクロコンピュータ・システムの図である。図示されるように、マイクロコンピュータ１０は、無線受信機の動作を制御する中央処理装置（ＣＰＵ）１２によって構成される。マイクロコンピュータ１０は、タイミング素子１４，ランダム・アクセス・メモリ（ＲＡＭ）１６，読み取り専用メモリ（ＲＯＭ）１８，たとえば受信機（図示せず）などの周辺回路構成に信号を送り、そこから信号を受信する入力／出力（Ｉ／Ｏ）ポート２０などのその他の従来の素子によってさらに構成される。近年、無線受信機は、リアルタイム・クロック，英数字ディスプレイ，無音（触覚）警告など、すべてが追加の処理回路構成を必要とする機能をより多く含むように設計されている。これらの追加された処理回路構成は、単独チップのマイクロコンピュータに経済的に追加することができる回路構成の量を越えることが多い。その結果、たとえば「スレーブ」マイクロコンピュータなどの拡張チップ２２を、通信バス２３を介してマイクロコンピュータ１０に結合させ、それによって拡張マイクロコンピュータ・システムを形成する。拡張チップ２２は、論理素子２４，追加ＲＡＭ２６，追加ＲＯＭ２８，ＥＥＰＲＯＭ（電気的に消去プログラム可能な読み取り専用メモリ）３０などの追加の回路素子によって構成される。各チップ、すなわちマイクロコンピュータ１０および拡張チップ２２に含まれるバス・インターフェース３２，３４は、通信バス２３上を送信されるデータで通信バス２３を駆動する。このように、マイクロコンピュータ１０は、拡張チップ２２内に格納された情報に容易にアクセスすることができる。複数のチップ間に通信を行う従来の拡張マイクロコンピュータ・システムは、その寸法を制限することが有利であり、そのために無線受信機を制御するマイクロコンピュータ１０の効率が増大される。しかし、拡張マイクロコンピュータ・システムを用いることの欠点は、バス２３上の通信により無線受信機のＲＦ性能が妨害される場合があるということである。２つのチップ間の通信は、通常、高いデータ速度で行われるので、データの立ち上がり時間および立ち下がり時間が比較的速くなり、その結果として、ノイズが発生して、無線受信機の感度を落とすことがある。この干渉が充分に強いと、無線受信機のＲＦ性能は、情報が誤受信されたり欠落してしまうほど低下することがある。第２図は、本発明の好適な実施例による無線受信機４０の電気ブロック図である。説明のために、ＧｏｌａｙＳｅｑｕｅｎｔｉａｌＣｏｄｅ（ＧＳＣ）またはＰｏｓｔＯｆｆｉｃｅＣｏｄｅＳｔａｎｄａｒｄｉｚａｔｉｏｎＡｄｖｉｓｏｒｙＧｒｏｕｐ（ＰＯＣＳＡＧ）コード信号化プロトコルなどの既知のページング信号化プロトコルの１つを利用して、無線受信機４０に情報を送付することとする。ＰＯＣＳＡＧ信号化プロトコルなどの信号化プロトコルを用いて、選択呼のメッセージをＲＦ信号に符号化すると、このメッセージはメッセージが宛てられる無線受信機４０を識別するアドレスと共に符号化され、その後でＲＦ信号が送信される。送信されたＲＦ信号は、ＲＦ信号を受信回路構成４２に結合するアンテナ４１により遮断される。受信回路構成４２は、当業者には周知の方法でＲＦ信号を処理して、そこからデジタル・データのストリームを回復し、このストリームが、無線受信機４０の動作を制御するマイクロコンピュータ４４に対して、入力／出力（Ｉ／Ｏ）ポート４３を介して送られる。マイクロコンピュータ４４は、好ましくは、マイクロコンピュータ４４の動作に利用されるタイミング信号を生成する発振器４６によって構成される。水晶４８または水晶発振器（図示せず）が発振器４６の入力に結合されて、マイクロコンピュータのタイミングを設定する基準信号を提供する。タイマ／カウンタ５０は発振器４６に結合して、無線受信機４０の動作の制御に利用されるプログラム可能なタイミング機能を提供する。ＲＡＭ５２は、回復された信号の処理中に導かれた変数を格納し、ＲＯＭ５４は、マイクロコンピュータ４４により実行されるサブルーチンの少なくとも一部を格納する。発振器４６，タイマ／カウンタ５０，ＲＡＭ５２およびＲＯＭ５４は、内部バス５６を通じて、中央処理装置（ＣＰＵ）５８に結合し、ＣＰＵ５８がＲＯＭ５４内に格納されたサブルーチンを実行してマイクロコンピュータ４４の動作を制御する。回復されたアドレスおよびメッセージ情報は、前述のように受信回路構成４２の出力から、マイクロコンピュータ４４に結合される。アドレス情報はＣＰＵ５８により処理され、回復されたアドレスが、Ｉ／Ｏポート４３を介してマイクロコンピュータ４４に結合されたコード・メモリ６０に格納されたアドレスと同じものである場合には、メッセージ情報がＲＡＭ５２に格納される。次に、警告が発生されて、メッセージ情報は表示されるが、これについては下記により詳細に説明する。たとえば携帯用ページャなどの無線受信機４０は、バッテリ６２により電力を得る。バッテリ６２により発生された電圧を、マイクロコンピュータ４４の動作に必要とされるようなより高いレベル（ＶＤＤ）に高める電圧変換器６４が設けられる。本発明により、無線受信機４０は、周知のバッテリ節約の技術および方法を利用して、バッテリ６２の電流ドレインを下げ、それによってバッテリ６２の寿命を延ばす。バッテリ節約動作は、内部バス５６上をＩ／Ｏポート４３に送られるバッテリ節約信号でＣＰＵ５８により制御され、Ｉ／Ｏポート４３は電源スイッチ６６に結合する。電力は、電源スイッチ６６により定期的に受信回路構成４２に供給され、それによって所定の時刻に受信回路構成４２の動作が可能になり、この間に、無線受信機４０に宛てられた選択呼メッセージが送信される。メッセージが無線受信機４０に通常は送信されない、その他の所定の時間の間は、受信回路構成４２は電源スイッチ６６によりバッテリ６２から切り離されている。前述のように、マイクロコンピュータ４４に含まれる回路構成の量と複雑さを制限することが望ましい。そのために、無線受信機４０は、追加的なページング機能を提供する追加の回路構成を組み込むための「スレーブ」または周辺回路などの拡張チップ６８によってさらに構成される。たとえば、図示される拡張チップ６８には、無線受信機４０の記憶機能を拡張するＲＯＭ７０と、そこから情報を検索してデータ信号を生成しマイクロコンピュータ４４に送信する専用コントローラ７２が含まれる。好ましくは、データ信号は、外部通信バス７８によってマイクロコンピュータ４４の内部にあるバス・インターフェース７６に結合されるバス・インターフェース７４に送られる。拡張チップ６８は、マイクロコンピュータ４４により提供されるデータを一時的に格納するＲＡＭ８０によってさらに構成される。マイクロコンピュータ４４により提供されるデータには、たとえば警告信号が含まれ、これに応答して警告発生器８２はトランスデューサ・ドライバ８４にトランスデューサ８６を起動するよう命令し、それによって選択呼メッセージの受信を無線受信機４０の使用者に告知する。次に、マイクロコンピュータ４４は、通信バス７８上で選択呼メッセージを拡張チップ６８に送る。選択呼メッセージは、ＬＣＤなどのディスプレイ９０を起動するディスプレイ・ドライバ８８に転送される。これに応答して、選択呼メッセージが視覚的に提示される。このように、マイクロコンピュータ４４と、拡張チップ６８と、それらの間に結合された通信バス７８とが、受信されたメッセージを処理するための拡張マイクロコンピュータ・システムを形成する。従来の多重チップ・システムとは異なり、本発明による拡張マイクロコンピュータ・システムは、通信バス７８のクロック周波数と立ち上がり時間および立ち下がり時間の両方を制御することにより、受信回路構成４２との干渉が制御され、最小限に抑えられるように動作する。上記に簡単に説明されたように、従来の無線装置の性能は、２個以上のチップまたはマイクロコンピュータ間の通信により発生するノイズのために低下することが多い。本発明においては、受信回路構成４２が動作可能であるときは通信バス７８上の通信が制限されるので、この種のノイズは軽減される。これは第３図を参照するとより良く理解される。第３図は、本発明の好適な実施例による、受信回路構成４２の動作と回路構成４２に関わるバス通信のタイミングとを示すタイミング図である。図示されるように、受信回路構成４２は、上記のように第１の所定の時刻ｔ₁において動作可能になり、それに続いて、無線受信機４０によって受信されることを意図したメッセージが受信される。その後の時刻ｔ₂で、受信回路構成４２は非動作状態不能（状態）になり、バッテリ節約を実行して、それによりバッテリ６２（第２図）のドレインを削減する。本発明の好適な実施例により、マイクロコンピューター４４と拡張チップ６８との間に通信バス７８上で行われる通信は、受信回路構成４２がオンである間は低いデータ速度で行われる。この間、通信バス７８上を送信されるデータ信号の立ち上がり時間および立ち下がり時間が大きくなり、すなわちデータ速度が遅くなり、発生するＲＦ干渉は最小限に抑えられる。デジタル波形により発生される高周波調波信号の大きさは、信号の立ち上がり時間および立ち下がり時間に反比例することはよく知られている。そのため、信号の立ち上がり時間および立ち下がり時間を大きくすることによって、受信回路構成４２のＲＦ性能が最大になり、受信回路構成４２の感度が下がるために情報が失われることはない。ｔ₂で受信回路構成４２が動作不能になった後で、ｔ₂とｔ₃により定義される時間間隔の間、高いデータ速度で通信バス７８上に通信が行われる。この間は、データ信号の立ち上がり時間および立ち下がり時間は大幅に減少する、すなわちデータ速度は大幅に速くなる。立ち上がり時間および立ち下がり時間が遅くなるとＲＦ干渉は強くなるが、受信回路構成４２が動作不能であるので、干渉が無線受信機４０の性能に影響を与えることはない。第２図に戻るが、データ速度は、受信回路構成４２が動作可能であるか動作不能であるかによって適切な「速度制御」信号を発生するＣＰＵ５８により選択される。受信回路構成４２が動作不能であるとき、ＣＰＵ５８は低速のデータ信号と低電圧レベルを有する速度制御信号とを内部バス５６上にバス・インターフェース７６に送る。さらに、低電圧を有する速度制御信号が外部線路９２上をコントローラ７２に送られ、それに応答して、コントローラ７２は、低電圧速度制御信号をバス・インターフェース７４に送り、低速で送信される任意のデータ信号を生成する。逆に、受信回路構成４２が動作不能のときは、高電圧レベルを有する速度制御信号がバスインターフェース７４，７６に送られ、コントローラ７２およびＣＰＵ５８により生成されたデータ信号は、それより速い速度で生成される。さらに、下記により詳細に説明されるように、マイクロコンピュータ４４が拡張チップ６８に情報を送信しようとする場合、ＣＰＵ５８は高電圧レベルを有する「イネーブル（動作可能）」信号を内部バス５６上でバス・インターフェース７６に送る。あるいは、拡張チップ６８がマイクロコンピュータ４４に情報を送信しようとするときには、ＣＰＵ５８は、外部線路９２上で、イネーブル信号を拡張チップ６８のコントローラ７２に送信し、これに応答して、コントローラ７２はイネーブル信号をバス・インターフェース７４に送る。マイクロコンピュータ４４と拡張チップ６８との間に二重速度通信を行うことができる好適な方法は、バス・インターフェース７４，７６の各々に二重速度の双方向バス・ドライバ回路９４を設けることである。これは第４図を参照するとより良く理解されるだろう。第４図は、本発明の好適な実施例による二重速度双方向バス・ドライバ回路９４の電気回路図である。バス・ドライバ回路９４は、データ信号（ＤＳ）を受信する第１端子１００と、ＣＰＵ５８により生成されたイネーブル信号を受信する第２端子１０５と、ＣＰＵ５８により生成された速度制御信号（ＳＣ）を受信する第３端子１０８とによって構成される。すべての信号、すなわちデータ信号，速度制御信号およびイネーブル信号は、高電圧および低電圧レベルで受信することができる。第１端子１００は、第ＩＡＮＤゲート１１０の第１入力と、第２ＡＮＤゲート１１５の第１入力と、第１インバータ１２０の入力と、第２インバータ１２５の入力とに結合される。第１インバータ１２０の出力は、第ＩＮＡＮＤゲート１３０の第１入力に結合され、第２インバータ１２５の出力は、第２ＮＡＮＤゲート１３５の第１入力に結合される。第２端子１０５は、ＡＮＤゲート１１０の第２入力と、ＮＡＮＤゲート１３５の第２入力とに結合される。第３端子１０８は、ＡＮＤゲート１１５の第２入力と、ＮＡＮＤゲート１３０の第２入力とに結合される。ＮＡＮＤゲート１３０の出力は、第１トランジスタ１４５のゲート電極１４０に結合される。このトランジスタ１４５は、ｎチャネル電界効果トランジスタ（ＦＥＴ）であることが好ましい。さらに、ＮＡＮＤゲート１３５の出力は、第２トランジスタ１５５のゲート電極１５０に結合される。このトランジスタ１５５もｎチャネルＦＥＴであることが好ましい。ＡＮＤゲート１１０の出力は、第３トランジスタ１６５のゲート電極１６０に結合され、このトランジスタ１６５は、ｐチャネルＦＥＴであることが好ましい。さらに、ＡＮＤゲート１１５の出力は、第４トランジスタ１７５のゲート電極１７０に結合され、このトランジスタ１７５はｐチャネルＦＥＴであることが好ましい。本発明により、トランジスタ１４５，１５５の各々のソース電極１８０，１８５は、第４端子１９０に結合され、トランジスタ１６５，１７５の各々のソース電極１９５，２００は、第５端子２０５に結合される。好ましくは、第４端子１９０には正の電圧（Ｖ＋）が設けられ、ほぼゼロ・ボルトの電源電圧、すなわち接地が、第５端子２０５に設けられる。第６端子２０８は、通信バス７８（第２図）上に出力信号（ＯＳ）を供給して、４個のトランジスタ１４５，１５５，１６５，１７５の各々のドレイン電極２１０，２１５，２２０，２２５にそれぞれ結合される。本発明の好適な実施例により、バス・ドライバ回路９４の回路素子はマイクロコンピュータ４４および拡張チップ６８上に集積される。しかし、あるいは、バス・ドライバ回路９４の回路素子は、モトローラ社（Ｓｈａｕｍｂｕｒｇ，Ｉｌｌｉｎｏｉｓ）により製造される次のような個別の部品により実現することもできることを認識されたい：回路素子部品番号インバータ１２０，１２５ＨＣ０４ＡＮＤゲート１１０，１１５ＨＣ０８ＡＮＡＮＤゲート１３０，１３５ＨＣ００Ａトランジスタ１４５，１５５，１６５，１７５ＭＰＭ３００４第４図と共に第５図をさらに参照することによって、バス・ドライバ回路９４の信号の流れを容易に追うことができる。第５図は、端子１００にデータ信号（ＳＤ）が、端子１０５にイネーブル信号が、そして端子１０８に速度制御信号（ＳＣ）が供給されたときのノードａ，ｂ，ｃ，ｄ，ｅ，ｆの状態と、トランジスタ１４５，１５５，１６５，１７５の動作状態とを示す真理値表である。前述のように、各装置内のバス・ドライバ回路９４が動作可能になり、情報を送信して、情報が受信されているときは動作不能になる。好ましくは、バス・ドライバ回路９４は、イネーブル信号が低で速度制御信号が低のとき、動作不能になる。イネーブル信号が低で、ＮＡＮＤゲート１３５の出力（ノードｃ）が高のとき、トランジスタ１５５は非導電状態となり、ＡＮＤゲート１１０の出力（ノードｆ）が低のとき、トランジスタ１６５が非導電状態になる。同様に速度制御信号が低のとき、ＮＡＮＤゲート１３０の出力（ノードｄ）は高となり、これによってトランジスタ１４５が非導電状態になる。さらに、速度制御信号が低のとき、ＡＮＤゲート１１５の出力（ノードｅ）は低になり、それによってトランジスタ１７５は非導電状態になる。その結果、出力信号が提供される端子２０８は、Ｖ＋にも接地にも結合されないままになり、事実上バス・ドライバ回路９４を動作不能にする。好ましくは、バス・ドライバ回路９４が出力信号を生成しようとするときは、バス・ドライバ回路９４は端子１０５において高電圧レベルを有するイネーブル信号を受信する。高イネーブル信号に加えて、バス・ドライバ回路９４に端子１０８で低電圧速度制御信号が与えられると、バス・ドライバ回路９４は動作可能になり低速の通信を行う。前述のように、速度制御信号が低のとき、ＮＡＮＤゲート１３０とＡＮＤゲート１１５の出力（ノードｄ，ｅ）は、イネーブル信号およびデータ信号の電圧レベルに関わりなく非導電状態のままになる。しかし、イネーブル信号とデータ信号の電圧レベルが可変すると、ノードｃ，ｆの状態は可変する。イネーブル信号が高で、データ信号が低のとき、インバータ１２５の出力（ノードａ）は高で、ＮＡＮＤゲート１３５の出力（ノードｃ）は低になり、それによってトランジスタ１５５は導電状態になる。同時に、ＮＡＮＤゲート１１０の出力（ノードｆ）が低になって、トランジスタ１６５を非導電状態にする。そのため、この状況でトランジスタ１５５はＶ＋を端子２０８に結合させ、それにより、たとえばマイクロコンピュータ４４または拡張チップ６８など、端子２０８に結合された容量性負荷を事実上充電する第１の所定の電流を提供する。イネーブル信号とデータ信号の両方が高のとき、インバータ１２５の出力（ノードａ）は低となり、ＮＡＮＤゲート１３５の出力（ノードｃ）は高となって、トランジスタ１５５を非導電状態にする。しかし、ＡＮＤゲート１１０の出力（ノードｆ）は高で、トランジスタ１６５を導電状態にする。その結果、端子２０８はトランジスタ１６５を介して接地に結合され、それによって容量性負荷が事実上放電される。第６図は、イネーブル信号が高で速度制御信号が低のとき、端子１００に与えられるデータ信号（破線で図示）とその結果として得られる端子２０８の出力信号（実線で図示）とを示す信号図である。端子２０８に結合された容量性負荷、すなわちマイクロコンピュータ４４（第２図）または拡張チップ６８は、データ信号が低になると充電され、高になると放電され、結果として出力信号の所定の立ち上がり時間および立ち下がり時間となる。本発明の好適な実施例により、出力信号の立ち上がり時間および立ち下がり時間は、速度制御信号が低のとき、すなわち受信回路構成４２が動作可能のときは比較的遅くなるが、これはバス・インターフェース出力２０８が比較的低い出力電流を発生および低下させるためである。トランジスタ１５５，１６５の幾何学形状を選択することによって立ち上がり時間および立ち下がり時間を調整して、ドレイン−ソース抵抗（Ｒ_Ds）と、バス・ドライバ回路９４が動作する結果的な電流とを制御することができることは、当業者には認識頂けよう。第４図および第５図に戻るが、ＣＰＵ５８（第２図）は、バス７８上の通信を高データ速度で行おうとするときには、高電圧レベルを有する速度制御信号を端子１０８に送る。速度制御信号が高でデータ信号が低のとき、インバータ１２０の出力（ノードｂ）は高となり、ＮＡＮＤゲート１３０の出力（ノードｄ）は低となる。その結果、トランジスタ１４５は導電状態になる。前述のように、同時にイネーブル信号が高の場合は、トランジスタ１５５も導電状態になる。そのため、トランジスタ１４５，１５５は両方ともＶ＋を端子２０８に結合させる。トランジスタ１４５，１５５が同等の電流処理能力を有し、同等のＲ_Dsを有するときには、端子２０８に結合された容量性負荷は、トランジスタ１５５だけが導電状態になったときのほぼ２倍の速さで充電される。しかし、容量性負荷が充電される速度は、トランジスタ１４５，１５０の幾何学形状の選択により決まることを理解されたい。３つすべての信号、すなわち速度制御信号，イネーブル信号およびデータ信号が高のとき、インバータ１２５，１２０の出力（ノードａ，ｂ）は低となり、その結果、ＮＡＮＤゲート１３０，１３５の出力（ノードｃ，ｄ）は高となる。そのため、トランジスタ１４５，１５５は両方とも非導電状態になる。しかし、ＡＮＤゲート１１０，１１５の出力（ノードｅ，ｆ）は高となり、それによってトランジスタ１６５，１７５は導電状態になる。この状況では、トランジスタ１６５，１７５は端子２０８を接地に結合させ、それによって、速度制御信号が低のときのようにトランジスタ１６５だけが端子２０８と接地との間に経路を設ける場合よりも速い速度で容量性負荷を放電させる。次に第７図の信号図は、速度制御信号が高で、イネーブル信号が高のときのデータ信号（破線で図示）と、その結果の出力信号（実線で図示）とを示す。図示されるように、出力信号の立ち上がり時間および立ち下がり時間は、第６図の信号に比べると比較的速いが、これは速度制御信号が高のとき、２個のトランジスタが一度に平行に動作して、それによりバス・ドライバ回路９４（第４図）はより高い電流動作を行うためである。逆に、速度制御信号が低でイネーブル信号が高のときは、トランジスタ１４５，１７５は動作から切り離されて、回路９４が利用する電流量はもっと少なくなる。このように、メッセージが無線受信機４０（第２図）により受信されているときのように受信回路構成４２が動作可能になると、バス・ドライバ回路９４に供給される速度制御信号は低になる。その結果、バス・ドライバ回路９４は前述のように低電流，低速モードで動作して、出力信号の立ち上がり時間および立ち下がり時間は比較的遅くなり、データは通信バス７８上を比較的遅いデータ速度、たとえば１０ｋｂｐｓないし３０ｋｂｐｓで転送される。このとき、立ち上がり時間および立ち下がり時間は、好ましくは充分に遅くなり、通信バス７８（第２図）上の通信は、受信回路構成４２の性能に干渉しない。一方、受信回路構成４２が動作不能のときは、ＣＰＵ５８（第２図）は高速の制御信号を提供し、その結果としてバス・ドライバ回路９４の動作は高電流，高速度になる。このモードでは、出力信号の立ち上がり時間および立ち下がり時間は比較的速くなり、通信バス７８上のデータ転送は高いデータ速度、たとえば１Ｍｂｐｓないし１０Ｍｂｐｓで行われる。高いデータ速度の通信が充分速いので、大きなＲＦノイズが発生されるが、受信回路構成４２が動作不能であるために、発生されるノイズ量は関与しない。第４図および第５図に戻るが、バス・ドライバ回路９４は、所望の場合は第４モードで動作することができる。このモードでは、第５図の真理値表に示されるようにイネーブル信号が低、速度制御信号が高になる。しかし、バス・ドライバ回路９４は、イネーブル信号が高のときしか動作しないようになっており、マイクロコンピュータ４４はイネーブル信号が低のときは速度制御信号を低に保持して、それにより真理値表に示されるようにバス・ドライバ回路９４を動作不能にする。第８図には、本発明の代替の実施例による単方向二重速度バス・ドライバ回路９４’が示される。この単方向バス・ドライバ回路９４’は、たとえば、マイクロコンピュータ４４などの第１装置が２つの異なる速度で他の装置に連続して情報を送信する場合に利用することができる。バス・ドライバ回路９４’は、高および低の電圧レベルを有するデータ信号（ＤＳ）を受信する第１端子４００と、送信装置により生成される速度制御信号（ＢＣ）を受信する第２端子４０５とによって構成される。第１端子４００は、ＡＮＤゲート４１０の第１入力とインバータ４１５の入力とに結合され、インバータ４１５の出力はＮＡＮＤゲート４２０の第１入力に結合される。第２端子４０５は、ＡＮＤゲート４１０の第２入力とＮＡＮＤゲート４２０の第２入力とに結合される。第１端子４００は、さらに、好ましくはｎチャネル電界効果トランジスタ（ＦＥＴ）である第１トランジスタ４３０のゲート電極４２５と、好ましくはｐチャネルＦＥＴである第２トランジスタ４４０のゲート電極４３５とに結合される。また、ＮＡＮＤゲート４２０の出力は、好ましくはｎチャネルＦＥＴである第３トランジスタ４５０のゲート電極４４５に結合される。好ましくはｐチャネルＦＥＴである第４トランジスタ４６０のゲート電極４５５は、ＡＮＤゲート４１０の出力に結合される。本発明の代替の実施例により、正の電圧（Ｖ＋）が与えられる第３端子４６１は、トランジスタ４３０，４５０の各々のソース電極４６５，４７０に結合され、トランジスタ４４０，４６０の各々のソース電極４７５，４８０は、第４端子４６２に結合される。ほぼゼロ・ボルトの電源電圧、すなわち接地が、好ましくは第４端子４６２に結合される。第５端子４８２は、通信バス上に出力信号（ＯＳ）を供給し、４個のトランジスタ４３０，４４０，４５０，４６０の各々のドレイン電極４８４，４８６，４８８，４９０にそれぞれ結合される。バス・ドライバ回路９４’の信号の流れは、第８図および第９図の両方をさらに参照すると簡単に追うことができる。第９図は、端子４００にデータ信号（ＤＳ）が、端子４０５に速度制御信号（ＢＣ）が供給されたときのノードａ，ｂ，ｃの状態と、トランジスタ４３０，４４０，４５０，４６０の動作状態とを示す真理値表である。速度制御信号が低で、受信回路構成（図示せず）が動作可能であることが示されるときには、ＮＡＮＤゲート４２０の出力（ノードｂ）は常に高であり、その結果、トランジスタ４５０は非導電状態のままになる。また、ＡＮＤゲート４１０の出力（ノードｃ）は低になり、それによって端子４００に供給されるデータ信号の電圧に関わらずトランジスタ４６０は非導電状態になる。トランジスタ４３０，４４０の状態は、速度制御信号が低のときは、端子４００の電圧によって変化する。端子４００に供給されるデータ信号が低のとき、トランジスタ４３０は導電状態になり、トランジスタ４４０は非導電状態になる。この場合、Ｖ＋はトランジスタ４３０によって端子４８２に結合され、そのために第１の所定の電流が提供されて、端子４８２に結合された容量性負荷を事実上充電する。データ信号が高のとき、トランジスタ４３０は非導電状態、トランジスタ４４０は導電状態になる。その結果、端子４８２はトランジスタ４４０を通じて接地に結合され、それにより容量性負荷を事実上放電させる。速度制御信号が高で、受信回路構成（図示せず）が動作不能であることが示され、データ信号が低であるときには、インバータ４１５の出力（ノードａ）は高になる。そのためにＮＡＮＤゲート４２０の出力（ノードｂ）が低になって、トランジスタ４５０を導電状態にする。ＡＮＤゲート４１０の出力（ノードｃ）は低になり、その結果、トランジスタ４６０は非導電状態になる。同時に、トランジスタ４３０が導電状態になり、トランジスタ４４０は低データ信号によって非導電状態になる。そのために、速度制御信号が高でデータ信号が低のときは、トランジスタ４３０，４５０は両方ともＶ＋を端子４８２に結合させ、それによってトランジスタ４３０だけが導電状態のときよりも速く容量性負荷を充電する。速度制御信号が高でデータ信号が高のとき、インバータ４１５の出力（ノードａ）は低である。そのため、ＮＡＮＤゲート１２０の出力（ノードｂ）が高になり、トランジスタ４５０は非導電状態になる。同時にＡＮＤゲート１１０の出力（ノードｃ）が高になり、トランジスタ４６０は導電状態になる。さらに、データ信号が高であると、トランジスタ４３０は非導電状態に、トランジスタ４４０は導電状態になる。その結果、トランジスタ４３０，４５０は両方とも開となり、端子４８２からＶ＋を分離させて、トランジスタ４４０，４６０は導電状態になって端子４８２を接地に結合して容量性負荷を放電させる。この場合、容量性負荷は、速度制御信号が低のときのようにトランジスタ４４０だけが端子４８２と接地との間の経路を提供する場合よりも速い速度で放電される。第１０図は、本発明の第２の代替の実施例によるタイミング図で、無線受信機に含まれる受信回路構成のオン時間と、マイクロコンピュータと通信バスによってマイクロコンピュータに結合された拡張チップとの間のバス通信のタイミングとを示す。本発明の代替の実施例により、受信回路構成が時刻ｔ₁で動作可能になると、通信バス上の通信が禁止され、これは時刻ｔ₂で受信回路構成が動作不能になるまで続く。そのため受信回路構成が動作可能の間は、通信バスによってＲＦノイズが発生されることはなく、無線受信機のＲＦ性能は低下しない。受信回路構成がｔ₂で動作不能になると、通信バス上の通信がｔ₂とｔ₃の間で再開する。この時間間隔の間、マイクロコンピュータと拡張チップとの間の通信は高いデータ速度で行われる。この代替の実施例により、バス・ドライバ回路９４（第４図）ではなく、従来のバス駆動回路構成を利用することができる。これは通信が単独の高い速度のみで行われるためである。しかしマイクロコンピュータと拡張チップとの間の通信を必要とする解読または表示などの操作は、受信回路構成が動作不能になるまでは実行することができない。まとめると、前述の無線受信機は、従来のバッテリ節約技術を利用して、所定の時刻に受信回路構成を動作可能および動作不能にする。受信回路構成が動作可能になると、マイクロコンピュータと拡張チップとの間のデータ転送は比較的遅いデータ速度で行われ、このときデータ信号は遅い立ち上がり時間および立ち下がり時間を有する。その結果、生成されるＲＦノイズは最小限に抑えられ、受信回路構成はデータ信号により感度が落ちることはない。あるいは、受信回路構成が動作不能のときは、マイクロコンピュータと拡張チップとの間の通信が高いデータ速度で再開され、強いＲＦノイズが生成される。しかし、受信回路構成は情報を受信していないので、無線受信機の性能には影響がない。従来の無線受信機においては、通信バス上の通信は、無線受信機内の受信回路構成が動作可能のときでさえも高いデータ速度で行われる。この高速の通信により強いＲＦ干渉が発生し、これが受信回路構成の性能を大幅に低下させることがある。この結果、無線受信機により受信されるべき情報が誤受信されたり、あるいは全体が欠落してしまうことがある。以上、通信バスによってマイクロコンピュータと相互接続された１つまたはそれ以上のチップを有する拡張マイクロコンピユータ・システム内でＲＦ干渉を制御するための方法および装置が提供されたことが理解頂けよう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＨＵ，ＪＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＶＮ

Claims

【特許請求の範囲】１．ＲＦ信号を受信する無線受信機（４０）であって：ＲＦ信号を受信および復調する受信回路構成（４２）；前記受信回路構成（４２）に結合されて、所定の時刻に前記受信回路構成（４２）を動作可能および動作不能にするマイクロコンピュータ（４４）；および前記マイクロコンピュータ（４４）に結合され、それによって制御されて、マイクロコンピュータ（４４）との通信を行いＲＦ信号をさらに処理する拡張チップ（６８）；によって構成され、前記マイクロコンピュータ（４４）と前記拡張チップ（６８）との間の通信が、前記受信回路構成（４２）が動作可能のときには第１速度で、前記受信回路構成（４２）が動作不能のときには前記第１速度よりも速い第２速度で行われることを特徴とする無線受信機（４０）。２．前記マイクロコンピュータ（４４）と前記拡張チップ（６８）との間に結合され、その上で前記第１および第２速度で通信を行う通信バス（７８）によってさらに構成される請求項１記載の無線受信機（４０）。３．前記マイクロコンピュータ（４４）が：前記受信回路構成（４２）が動作不能のときと動作可能のときにそれぞれ、第１および第２電圧レベルを有して前記拡張チップ（６８）に送信されるデータ信号を生成し、さらに第３および第４電圧信号を有する速度制御信号を生成する処理ユニット（５８）；および前記処理ユニット（５８）および前記通信バス（７８）に結合され、データ信号を処理して、前記通信バス（７８）上を送信される出力信号を生成するバス・インターフエース（７６）であって、前記出力信号は前記速度制御信号が第３電圧レベルにあるときに第１の所定の立ち上がり時間および立ち下がり時間を持つことを特徴とし、前記速度制御信号が第４電圧レベルにあるときには第２の所定の立ち上がり時間および立ち下がり時間を持つことを特徴とし、また前記の第２の所定の立ち上がり時間および立ち下がり時間は前記の第１の所定の立ち上がり時間および立ち下がり時間よりも速いバス・インターフェース（７６）；によって構成される請求項２記載の無線受信機（４０）。４．前記バス・インターフエース（７６）が：前記データ信号を受信する第１端子（１００）；前記速度制御信号を受信する第２端子（１０８）；前記通信バス（７８）に結合され、そこに前記出力信号を提供する第３端子（２０８）；および前記第１，第２および第３端子（１００，１０８，２０８）の間に結合され、前記速度制御信号が第３電圧レベルにあるときには第１電流で前記通信バス（７８）を駆動し、前記速度制御信号が第４電圧レベルにあるときには前記第１電流よりも高い第２電流で前記通信バス（７８）を駆動する駆動手段；によって構成される二重速度バス・ドライバ回路（９４）から成る請求項３記載の無線受信機（４０）。５．前記駆動手段が：前記データ信号が第１電圧レベルにあるときに、正の電圧を前記第３端子（２０８）に結合し、それによって前記第３端子（２０８）に前記第１電流を供給する第１トランジスタ（１５５）；および前記データ信号が第２電圧レベルにあるときに、前記第３端子（２０８）を接地に結合する第２トランジスタ（１６５）；によって構成される低速トランジスタ段から成る請求項４記載の無線受信機（４０）。６．前記駆動手段が：前記データ信号が第１電圧レベルにあり、前記速度制御信号が第４電圧レベルにあるときに、正の電圧を前記第３端子（２０８）に結合して、それにより前記第３端子（２０８）に前記第２電流を供給する第３トランジスタ（１４５）；および前記データ信号が第２電圧レベルにあり、前記速度制御信号が第４電圧レベルにあるときに、前記第３端子（２０８）を接地に結合する第４トランジスタ（１７５）；によって構成される高速トランジスタ段から成る請求項５記載の無線受信機（４０）。７．前記第２電圧レベルが前記第１電圧レベルよりも大きく、前記第４電圧レベルが前記第３電圧レベルよりも大きい請求項６記載の無線受信機（４０）。８．前記第１および第３トランジスタ（１５５，１４５）がｎチャネル電界効果トランジスタであり、前記第２および第４トランジスタ（１７５，１６５）がｐチャネル電界効果トランジスタである請求項６記載の無線受信機（４０）。９．前記駆動手段が：前記第１端子（１００）に結合された入力を有して前記データ信号を反転するインバータ（１２０）；前記第１端子（１０８）および前記インバータ（１２０）の出力に結合された第１および第２入力を有し、前記第３トランジスタ（１４５）のゲート電極（１４０）に結合された出力を有するＮＡＮＤゲート（１３０）；および前記第１および第２端子（１００，１０８）に結合された第１および第２入力と、前記第４トランジスタ（１７５）のゲート電極（１７０）に結合された出力とを有するＡＮＤゲート；によってさらに構成され、前記第１端子（１００）は前記第１および第２トランジスタ（１５５，１６５）のゲート電極（１５０，１６０）に結合され、前記第１および第３トランジスタ（１４５，１５５）のソース電極（１８０，１８５）が正の電圧に結合され、前記第２および第４トランジスタ（１６５，１７５）のソース電極（１９５，２００）が接地に結合され、前記第１，第２，第３および第４トランジスタ（１４５，１５５，１６５，１７５）のドレイン電極（１９５，２００，２１０，２１５）が前記第３端子（２０８）に結合される請求項６記載の無線受信機（４０）。１０．前記処理ユニット（５８）が第５および第６電圧レベルを有するイネーブル信号を発生すること；二重バス・ドライバ回路（９４）が前記イネーブル信号を受信する第４端子（１０５）によって構成されること；前記イネーブル信号が第５電圧レベルにあり、前記速度制御信号が第３電圧レベルにあるときに前記駆動手段が動作不能になること；および前記第６電圧レベルは前記第５電圧レベルよりも大きく、前記第４電圧レベルが前記第３電圧レベルよりも大きいこと；を特徴とする請求項６記載の無線受信機（４０）。