KR0142113B1 - 무선 주파수 간섭을 제어하기 위한 확장된 마이크로컴퓨터 시스템 - Google Patents

무선 주파수 간섭을 제어하기 위한 확장된 마이크로컴퓨터 시스템

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KR0142113B1
KR0142113B1 KR1019950700810A KR19957000810A KR0142113B1 KR 0142113 B1 KR0142113 B1 KR 0142113B1 KR 1019950700810 A KR1019950700810 A KR 1019950700810A KR 19957000810 A KR19957000810 A KR 19957000810A KR 0142113 B1 KR0142113 B1 KR 0142113B1
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월터 리 데이비스
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존 에이취. 무어
모토롤라, 인크
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Abstract

무선주파수(RF) 신호를 수신하기 위한 무선 수신기(40)은 RF 신호를 수신하고 복조(demodulating)하기 위한 수신 회로(42)와 수신 회로(42)와 수신 회로(42)를 소정 시간에 인에이블하고 디스에이블하기 위하여 수신 회로(42)에 접속되어 있는 마이크로컴퓨터를 포함한다. 무선 수신기(40)은 상호 통신하여 RF 신호를 더 처리하기 위하여 마이크로컴퓨터에 접속되어 마이크로컴퓨터에 의하여 제어되는 확장칩(68)을 더 포함한다. 마이크로컴퓨터(44)와 확장 칩(68) 사이의 통신은 수신 회로(42)가 인에이블된 때에는 제1 속도로 일어나고, 수신 회로(42)가 디스에이블 된 때에는 제1 속도보다 더 빠른 제2 속도로 일어난다.

Description

[발명의 명칭]
무선주파수 간섭을 제어하기 위한 확장된 마이크로컴퓨터 시스템
[발명의 분야]
본 발명은 마이크로컴퓨터에 관한 것이며, 특히 무선주파수 간섭제어(radio frequency interference control)를 제공하기 위한 확장된 마이크로컴퓨터 시스템(expanded microcomputer system)에 관한 것이다.
[발명의 배경]
마이크로컴퓨터는 무선호출 선택 수신기(paging receiver) 및 다른 많은 무선주파수(RF) 통신기기들에 널리 사용되고 있다. 최근에, 무선호출 선택 수신기들이 영숫자 디스플레이(alphanumeric display)나 실시간 클럭(real time clock)과 같은 더 많은 기능들을 포함함에 따라 추가된 동작을 뒷받침하기 위하여 복잡한 회로가 첨가되어 왔다. 그러나, 동시에 무선호출 선택 수신기는 더욱 작아졌다. 따라서 때로는 대단히 복잡한 부가회로가 종종 마이크로컴퓨터에 집적되어(integrated) 포함되었고, 이는 결국 비용면에서 효과적인 방법으로 실시될 수 없는 더 크고 더 비능률적인 마이크로컴퓨터를 만들었다.
이 문제를 해결하기위한 한가지 접근 방법은 내부에 처리장치(processing unit), 임의접근 메모리(RAM), 판독전용 메모리(ROM), 프로그램 가능한 소자들(programmable elements) 등을 포함하는 회로가 하나 이상의 칩(chip)에 실시된 확장된 마이크로컴퓨터 시스템(expanded microcomputer system)을 사용하는 것이다. 예를 들어, 주(master) 마이크로컴퓨터와 같은 제1칩은 내부에 중앙처리장치(central processing unit), 메모리, 그리고 다양한 다른 처리소자들(processing elements)을 포함하고, 종속(slave) 마이크로컴퓨터 또는 다른 형태의 확장 칩(expansion chip)과 같은 제2칩은 확장 ROM(expanded ROM)과 같은 추가 처리소자들을 포함하는 데에 사용될 수 있다. 이 두 칩들은 상호 송수신(two-way communication)이 가능한 통신 버스(communication bus)로 연결되어 있다. 그러나, 이 해결방법은 통신 버스가 수신기의 동작을 방해하는 강한 RF 간섭(RF interference)을 자주 발생시키므로 무선호출 선택 수신기와 같은 RF 통신기기들(RF communication devices)에 사용하기에는 종종 실행불가능(not feasible)하다. 이러한 간섭은 종종 무선호출 선택 수신기에 전달되는 정보가 잘못 수신되거나 완전히 잃어버려질 정도로 대단히 강하다.
따라서, 필요한 것은 통신 버스에 의하여 마이크로컴퓨터에 연결되어 있는 하나 또는 그 이상의 칩을 갖는 확장된 마이크로컴퓨터 시스템에 있어서 RF 간섭을 제어하기 위한 방법 및 장치이다.
[발명의 개요]
본 발명의 한 면에 의하면, 무선주파수(RF) 신호를 수신하기 위한 무선 수신기는 RF 신호를 수신하여 복조(demodulating)하기 위한 수신 회로와 미리 정해진 시간에 수신 회로를 인에이블하고(enabling) 디스에이블하기(disabling) 위하여 수신 회로에 접속되어 있는 마이크로컴퓨터를 포함한다. 무선 수신기는 상호 통신하여 RF 신호를 더 처리하기 위하여 마이크로컴퓨터에 접속되고 마이크로컴퓨터에 의하여 제어되는 확장 칩을 더 포함한다. 마이크로컴퓨터와 확장 칩 사이의 통신은 수신 회로가 인에이블된 때에는 제1 속도로 이루어지고, 수신 회로가 디스에이블된 때에는 제1 속도보다 더 빠른 제2 속도로 이루어진다.
본 발명은 다른 면에 의하면, 확장된 마이크로컴퓨터 시스템은 상호 통신하여 수신 회로에서 수신된 RF 신호들을 처리하기 위하여 통신 버스로 확장 칩에 접속되어 있는 마이크로컴퓨터를 포함한다. 확장된 마이크로컴퓨터 시스템에서 RF 간섭을 제어하기 위한 방법은 수신 회로가 RF 신호를 수신할 수 있도록 제1 소정시간에 수신 회로를 인에이블시키는 단계와 수신 회로가 인에이블된 상태에서 제1 속도로 확장 칩과 통신하는 단계를 포함한다. 그 방법은 수신 회로가 RF 신호를 수신할 수 없도록 제2 소정 시간에 수신 회로를 디스에이블시키는 단계와 수신 회로가 디스에이블된 상태에서 제1 속도보다 더 빠른 제2 속도로 확장 칩과 통신하는 단계를 더 포함한다.
본 발명의 또다른 면에 의하면, RF 신호를 수신하기 위한 무선 수신기는 RF 신호를 수신하여 복조하기 위한 수신 회로와 소정 시간에 수신 회로를 인에이블하고 디스에이블하기 위하여 수신 회로에 접속되어 있는 마이크로컴퓨터를 포함한다. 무선 수신기는 상호 통신하여 RF 신호를 더 처리하기 위하여 마이크로컴퓨터에 접속되고 마이크로컴퓨터에 의하여 제어되는 확장 칩을 더 포함한다. 마이크로컴퓨터와 확장 칩 사이의 통신은 수신 회로가 인에이블되었을 때에는 금지되고, 수신 회로가 디스에이블되었을 때에는 인에이블된다.
[도면의 간단한 설명]
제1도는 마이크로컴퓨터가 통신 버스로 확장 칩에 접속되어 있는 종래의 확장된 마이크로컴퓨터 시스템의 보기.
제2도는 본 발명의 바람직한 실시예에 따라 통신 버스로 확장 칩에 접속되어 있는 마이크로컴퓨터를 포함하고 있는 무선 수신기의 전기적 블록도.
제3도는 본 발명의 바람직한 실시예에 따라 제2도 도시된 무선 수신기에 포함되어 있는 수신 회로의 온타임(on-time)과 제2도 도시된 통신 버스를 통한 통신의 타이밍(timing)을 도시하는 타이밍 도.
제4도는 본 발명의 바람직한 실시예에 따라 제2도 도시된 통신 버스와 함께 사용되는 양방향(two-directional), 이중 속도(dual speed) 버스 드라이버 회로의 전기적 회로도.
제5도는 본 발명의 바람직한 실시예에 따라 제4도 도시된 양방향, 이중 속도 버스 드라이버 회로의 다양한 노드(node)들의 상태(states)와 트랜지스터들의 상태를 도시하는 진리표.
제6도는 본 발명의 바람직한 실시예에 따라 제4도 도시된 버스 드라이버 회로에 가해진 데이타 신호와, 버스 제어 신호가 로우(low)일 때 그로부터 발생하는 출력 신호를 도시하는 신호도(signal diagram).
제7도는 본 발명의 바람직한 실시예에 따라 제4도 도시된 버스 드라이버 회로에 가해진 데이타 신호와, 버스 제어 신호가 하이(high)일 때 그로부터 발생하는 출력 신호를 도시하는 신호도.
제8도는 본 발명의 제1 대체(alternate) 실시예에 따른 단방향(one-directional), 이중 속도 버스 드라이버 회로의 전기적 회로도.
제9도는 본 발명의 제1 대체 실시예에 따라 제8도 도시된 버스 드라이버 회로의 다양한 노드들의 상태와 트랜지스터들의 상태를 도시하는 진리표.
제10도는 본 발명의 제2 대체 실시예에 따라 무선 수신기에 포함된 수신 회로의 온타임(on-time)과 통신 버스를 통한 통신의 타이밍을 도시하는 타이밍도.
[바람직한 실시예의 설명]
제1도는 무선 수신기나 다른 무선주파수(RF) 통신기기에 포함되어 있는 종래의 확장된 마이크로컴퓨터 시스템의 보기이다. 도시된 바와 같이, 마이크로컴퓨터(10)은 무선 수신기의 동작을 제어하기 위한 중앙처리장치(CPU:12)를 포함한다. 마이크로컴퓨터(10)은 타이밍 소자들(timing elements:14), 임의접근 메모리(RAM:16), 판독전용 메모리(ROM:18), 그리고 (도시되어 있지 않은) 주변회로, 예를 들어 수신기와 신호를 송수신하기 위한 입출력(I/O) 포트(20)과 같은 다른 종래의 소자들을 더 포함한다.
최근에, 무선 수신기들이 실시간 클럭(real-time clocks), 영숫자 디스플레이(alphanumeric displays), 그리고 묵음(촉각) 경보[silent(tactile) alerts]와 같은 더 많은 기능들을 포함하도록 설계되어 왔는데, 이러한 기능들은 모두 추가 처리회로를 필요로 한다. 추가되는 처리회로는 종종 단일칩 마이크로컴퓨터(single chip microcomputer)에 경제적으로 추가될 수 있는 회로의 양을 초과한다. 그 결과로서, 예를 들어 종속(slave) 마이크로컴퓨터일 수도 있는 확장 칩(expansion chip:22)가 통신 버스(communication bus:23)을 통하여 마이크로컴퓨터(10)에 접속되는데, 이에 의하여 확장된 마이크로컴퓨터 시스템을 형성한다. 확장 칩(22)는 논리소자들(24), 추가 RAM(26), 추가 ROM(28), 그리고 EEPROM(30)(전기적으로 소거가능하고 프로그램 가능한 판독전용 메모리)와 같은 추가 회로소자들을 포함한다. 각각의 칩, 즉 마이크로컴퓨터(10)과 확장 칩(22)에 포함되어 있는 버스 인터페이스(bus interface:32, 34)는 데이타를 통신 버스를 통하여 전송하면서 통신 버스(23)을 구동한다. 이 방법으로 마이크로컴퓨터(10)은 확장 칩(22)에 저장되어 있는 정보를 쉽게 액세스(access) 할 수 있다.
복수칩들(multiple chips) 사이에서 통신을 제공하는 종래의 마이크로컴퓨터 시스템은 유리하게 그 크기를 제한하고, 따라서 무선 수신기를 제어하는 마이크로컴퓨터(10)의 능률을 향상시킨다. 그러나, 확장된 마이크로컴퓨터 시스템을 사용하는 것의 단점은 버스(23)을 통한 통신이 무선 수신기의 RF 성능과 대립할 수 있다는 점이다. 두 칩 사이의 통신은 전형적으로 높은 데이타 전송률(data rate)로 일어나기 때문에, 데이타의 상승시간 및 하강 시간(the rise and fall time)은 상대적으로 빠르고, 결과적으로 무선 수신기의 감도를 떨어뜨릴 수 있는 잡음(noise)이 발생하게 된다. 만일 간섭이 충분히 강하다면, 무선 수신기의 RF 성능은 정보가 잘못 수신되거나 심지어 잃어버려질 수 있을 정도로 저하될 수 있다.
제2도는 본 발명의 바람직한 실시예에 따른 무선 수신기(40)의 전기적 블록도이다. 설명을 위하여, 골레이 순차코드(GSC:Golay Sequential Code)나 우체국 코드 표준화 고문단(POCSAG:Post Office Code Standardization Advisory Group) 코드 신호전송 프로토콜(signaling protocol)과 같은 주기의 페이징 신호 전송 프로토콜(paging signaling protocol)이 무선 수신기(40)에 정보를 전송하기 위하여 사용된다고 가정한다. POCSAG 신호전송 프로토콜과 같은 신호전송 프로토콜이 선택호출 메시지(selective call message)를 RF 신호로 인코드(encode)하는데에 사용되면, 그 메시지는 메시지가 향하고 이어서 RF 신호가 전송되는 무선 수신기(40)을 식별하는 주소(address)와 함께 인코드된다. 전송된 RF 신호는 안테나(41)에 붙잡히는데, 이는 RF 신호를 수신 회로(42)에 연결한다. 수신 회로(42)는 이로부터 디지틀 데이타 흐름(a stream of digital data)을 복구하기 위하여 본 기술분야의 통상의 지식을 가진 자(one of ordinary skill in the art)에게 주지인 방식으로 RF 신호를 처리(process)하는데, 이 디지틀 데이타 흐름은 무선 수신기(40)의 동작을 제어하기 위하여 입출력(I/O) 포트(43)을 통하여 마이크로컴퓨터(44)에 제공된다.
마이크로컴퓨터(44)는 마이크로컴퓨터(44)의 동작에 사용되는 타이밍 신호(timing signals)를 발생시키는 발전기(46)을 바람직하게 포함한다. 크리;스탈(48) 또는 (도시되어 있지 않은) 크리스탈 발전기가 마이크로컴퓨터 타이밍을 확립하기 위한 기준 신호(reference signal)를 제공하기 위하여 발진기(46)의 입력에 접속되어 있다. 타이머/카운터(timer/counter:50)은 발진기(46)에 접속되어 무선 수신기(40)의 동작을 제어하는 데에 사용되는 프로그램 가능한 타이밍 기능(programmable timing functions)을 제공한다. RAM(52)는 복구된 신호처리(recovered signal processing) 중에 유도된 변수들을 저장하고, ROM(54)는 마이크로컴퓨터(44)에 의하여 수행되는 서브루틴들(subroutines)의 적어도 일부분을 저장한다. 발진기(46), 타이머/카운터(50), RAM(52), 그리고 ROM(54)는 마이크로컴퓨터의 동작을 제어하기 위하여 ROM(54)에 저장되어 있는 서브루틴들을 수행하는 중앙처리장치(CPU:58)에 내부버스(internal bus:56)를 통하여 접속되어 있다.
복구된 주소 및 메시지 정보는 상기 설명된 바와 같이 수신 회로(42)의 출력으로부터 마이크로컴퓨터(44)에 접속되어 있다. 주소정보(address information)는 CPU(58)에 의하여 처리되고, 이 복구된 주소가 I/O 포트(43)을 통하여 마이크로컴퓨터(44)에 접속된 코드 메모리(60)에 저장되어 있는 주소와 동일할 때 메시지 정보(message informatin)가 RAM(52)에 저장된다. 이어서 이하 상세히 설명되는 바와 같이 경보(alert)가 발생하고 메시지 정보가 표시될 수 있다.
무선 수신기(40), 예를 들어 휴대용 페이저(portable pager)는 배터리(62)로 전원이 공급된다. 배터리(62)에서 발생한 전압을 마이크로컴퓨터(44)의 동작에 필요한 정도와 같은 더 높은 수준(VDD)으로 올리는 전압 컨버터(voltage converter:64)가 제공된다. 본 발명에 의하면, 무선 수신기(40)은 주지의 배터리 절약기술(battery saving techniques)과 배터리(62)의 전류소모(current drain)를 감소시키는 방법을 사용하는데, 이는 배터리(62)의 수명을 증가시킨다. 배터리 절약동작(battery saving operation)은 내부버스(56)를 통하여 I/O 포트(43)으로 향하는 배터리 절약신호로 CPU(58)에 의하여 제어되는데, 이 I/O 포트는 파워스위치(66)에 접속되어 있다. 전원은 파워스위치(66)에 의하여 수신 회로(42)에 주기적으로 공급되는데, 이에 의하여 무선 수신기(40)으로 향하는 선택호출 메시지(selective call message)가 전송되는 소정 시간에 수신 회로(42)의 동작을 인에이블시킨다. 메시지가 무선 수신기(40)에 전형적으로 전송되지 않는 다른 소정 시간 동안에는 수신 회로(42)는 파워스위치(66)에 의하여 배터리(62)로부터 단절되어(disconnected) 있다.
상기 설명된 바오 같이, 마이크로컴퓨터(44)에 포함되는 회로의 양(amount) 및 복잡성(complexity)을 제한하는 것이 바람직하다. 따라서, 무선 수신기(40)은 추가회로를 포함하기 위하여 확장 칩(68), 예를 들어 종속(slave) 회로 또는 주변회로를 더 포함하는데, 이는 부가 페이징 기능들(additional paging features)을 대비한다. 예로서, 도시된 바와 같이 확장 칩(68)은 무선 수신기(40)의 저장용량(storage capabilities)을 확장시키기 위한 ROM(70)과 마이크로컴퓨터로부터 정보를 얻고 마이크로컴퓨터(44)로 전송할 데이타 신호를 발생시키기 위한 전용 제어기(dedicated controller:72)를 포함한다. 바람직하게도, 데이타 신호는 버스 인터페이스(74)에 제공되는데, 이 버스 인터페이스(74)는 외부 통신 버스(78)에 의하여 마이크로컴퓨터(44) 내부의 인터페이스(76)에 접속되어 있다. 확장 칩(68)은 RAM(80)을 더 포함하는데, 이 RAM(80)은 마이크로컴퓨터(44)에 의하여 제공되는 데이타를 일시적으로 저장한다. 예를 들어, 마이크로컴퓨터(44)에 의하여 제공되는 데이타는 경보신호(alert signal)을 포함할 수 있고, 이 경보신호에 응답하여 경보 발생기(82)가 변환기(86)을 가동(activate)시키도록 변화기 드라이버(84)에게 지령하는데, 이에 의하여 무선 수신기(40)의 사용자에게 선택호출 메시지의 수신을 알린다. 그후에 마이크로컴퓨터(44)는 통신 버스(78)를 통하여 확장 칩(68)에 선택호출 메시지를 제공한다. 이 선택호출 메시지는, 액정 디스플레이(LCD)와 같은 디스플레이(90)을 가동시키기 위하여 디스플레이 드라이버(88)에 전달되고, 이에 응답하여 선택호출 메시지가 시각적으로 표시된다. 이러한 방법으로, 상호 접속되어있는 마이크로컴퓨터(44), 확장 칩(68), 그리고 통신 버스(78)은 수신된 메시지를 처리하기 위한 확장된 마이크로컴퓨터 시스템을 형성한다.
종래의 멀티칩(multi-chip) 시스템들과는 달리, 본 발명에 의한 확장된 마이크로컴퓨터 시스템은 통신 버스(78)의 클럭주파수(clock frequency)와 상승 및 하강 시간(the rise and fall times)을 제어함으로써 수신 회로(42)와의 간섭이 제어되고 최소화되는 방식으로 동작한다. 이 글에서 상기 간략히 언급한 바와 같이, 종래의 무선 기기들의 성능은 둘 또는 그 이상의 칩들 사이의 또는 마이크로컴퓨터들 사이의 통신에서 발생하는 잡음에 의하여 종종 저하된다. 본 발명에서는, 수신 회로(42)가 인에이블될 때 통신 버스(78) 상의 통신이 제한되기 때문에 이러한 형태의 잡음이 감소하는데, 이는 제3도를 참조하면 더 잘 이해될 수 있다.
제3도는 본 발명의 바람직한 실시예에 따른 수신 회로(42)의 동작과 이 사이의 버스통신의 타이밍을 도시하는 타이밍 도(timing diagram)이다. 도시된 바와 같이, 수신 회로(42)는 상기 설명된 바와 같은 방식으로 제1 미리 정해진 시간 t1에서 인에이블되고, 이에 이어서 무선 수신기(40)에 의하여 수신되도록 되어있는 메시지가 수신된다. 이후의 시간 t2에서, 수신 회로(42)는 배터리 절약(battery saving)을 실현하기 위하여 디스에이블되는데, 이에 의하여 배터리(62:제2도)의 전류소모를 감소시킨다. 본 발명의 바람직한 실시예에 따라, 통신 버스(78)을 통한 마이크로컴퓨터(44)와 확장 칩(68) 사이의 통신은 수신 회로(42)의 온타임(on-time) 동안에는 낮은 데이타 전송률(data rate)로 이루어진다. 이 시간 동안에, 통신 버스(78)을 통하여 전송되는 데이타 신호의 상승 및 하강 시간은 증가하는데, 즉 데이타 전송률이 최소의 RF 간섭이 발생하도록 감소한다. 디지틀 파형(digital waveform)에서 발생되는 고주파 하모닉 신호(high frequency harmonic signal)들의 크기가 신호의 상승시간 및 하강시간에 역수비례(in-versely proportional)한다는 것은 주지의 사실이다. 따라서, 신호의 상승시간 및 하강시간을 증가시킴으로써 수신 회로(42)의 RF 성능은 최대화되고, 수신 회로(42)의 감도가 낮아짐에 의하여 정보를 잃어버리는 일은 없다. 시간 t2에서 수신 회로(42)가 디스에이블된 후, t2와 t3에 의해 정의되는 시간구간 동안 통신 버스(78)을 통한 통신이 높은 데이타 전송률로 일어나고, 이 기간동안 데이타 신호의 상승 및 하강 시간은 대단히 감소하는데, 즉 데이타 전송률이 대단히 빨라진다. 비록 더 느린 상승 및 하강 시간이 강한 RF 간섭을 발생시킬 수 있지만, 수신 회로(42)가 디스에이블되어 있기 때문에 이 간섭은 무선 수신기(40)의 성능에 영향을 미치지 않는다.
제2도로 들어가서, 데이타 전송률은 CPU(58)에 의하여 선택되는데, CPU는 수신 회로(42)가 인에이블되어 있는지 또는 디스에이블되어 있는지에 따라 적절한 속도 제어(speed control) 신호를 발생시킨다. 수신 회로(42)가 인에이블되어 있는 경우에는, CPU(58)은 저속 데이타 신호와 로우 전압 레벨(low voltage level)의 속도 제어 신호를 내부버스(56)을 통하여 버스 인터페이스(76)으로 제공한다. 또한, 로우 전압 레벨의 속도 제어 신호가 외부라인(external line:92)를 통하여 제어기(72)로 제공되는데, 이에 응답하여 제어기(72)는 버스 인터페이스(74)로 로우 전압의 속도 제어 신호(low voltage speed control signal)를 내고 저속으로 전송될 임의의 데이타 신호를 발생시킨다. 반대로, 수신 회로(42)가 디스에이블되어 있는 경우에는, 하이 전압 레벨(high voltage level)의 속도 제어 신호가 버스 인터페이스(74, 76)으로 제공되고, 제어기(72)와 CPU(58)에 의하여 발생한 데이타 신호가 고속으로 전송된다. 또한, 하기 보다 상세히 기술될 바와 같이, 마이크로컴퓨터(44)가 확장 칩(68)로 정보를 전송하려 할 때, CPU(58)은 내부 버스(56)을 통하여 버스 인터페이스(76)으로 하이 전압 레벨의 인에이블 신호를 제공한다. 한편, 확장 칩(68)이 마이크로컴퓨터(44)로 정보를 전송하려고 할 때, CPU(58)은 외부라인(92)를 통하여 확장 칩(68) 내부의 제어기(72)로 인에이블 신호를 전송하는데, 이에 응답하여 제어기(72)는 버스 인터페이스(74)로 인에이블 신호를 제공한다.
마이크로컴퓨터(44)와 확장 칩(68) 사이의 이중 속도 통신(dual speed communication)이 수행될 수 있는 바람직한 방법은 버스 인터페이스(74, 76) 각각에 이중 속도(dual speed), 양방향(two-directional) 버스 드라이버 회로(94)를 포함시키는 것에 의하여 이루어질 수 있는데, 이는 제4도를 참조하면 보다 잘 이해될 수 있다. 제4도는 본 발명의 바람직한 실시예에 따른 이중 속도, 양방향 버스 드라이버 회로의 전기적 회로도이다. 버스 드라이버 회로(94)는 데이타 신호(DS)를 수신하기 위한 제1 단자(100), CPU(58)에서 발생된 인에이블 신호를 수신하기 위한 제2 단자(105), 그리고 CPU(58)에서 발생된 속도 제어 신호(SC)를 수신하기 위한 제3 단자(108)을 포함한다. 이 모든 신호들, 즉 데이타 신호, 속도 제어 신호, 그리고 인에이블 신호는 하이(high)와 로우(low) 전압 레벨로 수신될 수 있다.
제1 단자(100)은 제1 AND 게이트(gate:110)의 제1 입력, 제2 AND 게이트(115)의 제1 입력, 제1 인버터(inverter:120)의 입력, 제2 인버터의 입력에 접속되어 있다. 제1 인버터(120)의 출력은 제1 NAND 게이트(130)의 제1 입력에 접속되어 있고, 제2 인버터(125)의 출력은 제2 NAND 게이트(135)의 제1 입력에 접속되어 있다. 제2 단자(105)는 AND 게이트(110)의 제2 입력과 NAND 게이트(135)의 제2 입력에 접속되어 있다. 제3 단자(108)은 AND 게이트(115)의 제2 입력과 NAND
게이트(130)의 제2 입력에 접속되어 있다.
NAND 게이트(130)의 출력은 바람직하게 n-채널 전계 효과 트랜지스터(FET:field effect transistor)인 제1 트랜지스터(145)의 게이트 전극(gate electrode:145)에 접속되어 있다. 또한, NAND 게이트(135)의 출력은 또한 바람직하게 n-채널 FET인 제2 트랜지스터(155)의 게이트 전극(150)에 접속되어 있다. AND 게이트(110)의 출력은 바람직하게 p-채널 FET인 제3 트랜지스터(165)의 게이트 전극(160)에 접속되어 있고, AND 게이트(115)의 출력은 바람직하게 p-채널 FET인 제4 트랜지스터(175)의 게이트 전극(170)에 접속되어 있다.
본 발명에 의하면, 트랜지스터(145, 155)의 소스전극(source electrodes; 180, 185)는 제4 단자(190)에 각각 접속되어 있고, 반변에 트랜지스터(165, 175)의 소스전극(195, 200)은 제5 단자(205)에 각각 접속되어 있다. 바람직하게도, 양의 전압(V+)은 제4 단자(190)에 제공되고, 약 영(0) 볼트, 즉 그라운드(ground)인 서플라이 전압(supply voltage)은 다섯번째 단자(205)에 제공된다. 제6 단자(208)은 통신 버스(78:제2도)에 출력 신호(OS)를 제공하는데, 이 단자는 네개의 트랜지스터(145, 155, 165, 175) 각각의 드레인 전극(drain electrodes:210, 215, 220, 225)에 접속되어 있다.
본 발명의 바람직한 실시예에 따라, 버스 드라이버 회로(94)의 회로소자들은 마이크로컴퓨터(44)와 확장 칩(68)에 집적되어 있다. 그러나 한편, 버스 드라이버 회로(94)의 회로소자들은 일리노이주 슈암버그의 모토롤라, 인크에서 모두 생산되는 다음과 같은 개별 구성성분으로 실시될 수 있다는 것을 알 수 있다.
회로소자부품번호
인버터(120, 125)HC04
AND 게이트(110, 115)HC08A
NAND 게이트(130, 135)HC00A
트랜지스터(145, 155, 165, 175)MPM3004
버스 드라이버 회로(94)의 신호흐름(signal flow)은 제4도와 함께 제5도를 더 참조함으로써 쉽게 따라갈 수 있다. 제5도는 단자(100)에 공급된 데이타 신호(DS), 단자(105)에 공급된 인에이블 신호, 그리고 단자(108)에 공급된 속도 제어 신호(SC)에 대하여 노드(node)들 a, b, c, d, e, f의 상태(states)와 트랜지스터(145, 155, 165, 175)의 동작상태(operational states)를 보여주는 진리표이다. 상기 설명된 바와 같이, 각 소자 내부의 버스 드라이버 회로(94)는 정보를 전송하기 위하여 인에이블되고, 정보가 수신되는 중에는 디스에이블된다. 바람직하게도, 인에이블 신호가 로우(low)이고 속도 제어 신호가 로우일 때 버스 드라이버 회로(94)는 디스에이블된다. 인에이블 신호가 로우일 때, NAND 게이트(135)의 출력(노드c)는 하이(high)이고 이는 트랜지스터(155)를 비전도성(non-conductive)으로 만들고, 그리고 AND 게이트(110)의 출력(노드 f)는 로우이고 이는 트랜지스터(165)를 비전도성으로 만든다. 속도 제어 신호가 또한 로우일 때에는 NAND 게이트(130)의 출력(노드 d)가 하이가 되고, 이는 트랜지스터(145)를 비전도성으로 만든다. 또한, 로우(low)인 속도 제어 신호는 AND 게이트(175)의 출력(노드 e)가 로우로 가도록 하는데, 이는 트랜지스터(175)를 비전도성으로 만든다. 결과적으로, 출력 신호가 제공되는 단자(208)은 V+나 그라운드 어디에도 접속되지 않게되고, 이는 버스 드라이버 회로(94)를 효과적으로 디스에이블시킨다.
바람직하게도, 버스 드라이버 회로(94)는 버스 드라이버 회로(94)가 출력 신호를 발생시키려할 때 단자(105)에서 하이 전압 레벨(high voltage level)의 인에이블 신호를 수신한다. 하이 인에이블 신호에 더하여 버스 드라이버 회로(94)가 단자(108)에 로우 전압의 속도 제어 신호를 제공받을 때, 버스 드라이버 회로(94)는 저속 통신으로 인에이블된다.
상기 설명된 바와 같이, 속도 제어 신호가 로우(low)일 때 NAND 게이트(130)과 AND 게이트(115)의 출력을(노드 d, e)은 각각 하이와 로우에 머물러있고, 따라서 인에이블 신호와 데이타 신호의 전압 레벨(voltage level)에 관계없이 트랜지스터(145, 175)는 비전도성으로 머물러 있다. 그러나, 노드 c와 f의 상태는 인에이블 신호와 데이타 신호가 변함에 따라서 변화한다. 인에이블 신호가 하이이고 데이타 신호가 로우일 때, 인버터(125)의 출력(노드 a)는 하이이고, NAND 게이트(135)의 출력(노드 c)는 로우인데, 이는 트랜지스터(155)를 전도성(conductive)으로 만든다. 동시에, NAND 게이트(110)의 출력(노드 f)는 로우로 가고, 이는 트랜지스터(165)를 비전도성으로 만든다. 그러므로, 이 경우에 트랜지스터(155)는 V+를 단자(208)에 접속시키고, 따라서 단자(208)에 접속되어 있는 용량성 부하(capacitive load), 예를 들어 마이크로컴퓨터(44)나 확장 칩(68)을 효과적으로 충전(charge)하기 위한 제1 소정 전류를 제공한다. 인에이블 신호와 데이타 신호가 둘다 하이이면, 인버터(125)의 출력(노드 a)가 로우가 되고 NAND 게이트(135)의 출력(노드 c)가 하이가 되며, 이는 트랜지스터(155)를 비전도성으로 만든다. 그러나, AND 게이트(110)의 출력(노드 f)는 하이이고, 이는 트랜지스터(165)를 통하여 그라운드(ground)에 접속되는데, 이는 용량성 부하를 효과적으로 방전시킨다.
제6도는 인에이블 신호가 하이이고 속도 제어 신호가 로우일때, 단자(100)에 제공되는 [파선(dashed-line)으로 표시된] 데이타 신호와 단자(208)에서의 [실선(solid-line)으로 표시된] 결과적인 출력 신호이다. 단자(208)에 접속되어 있는 용량성 부하, 즉 마이크로컴퓨터(44:제2도)나 확장 칩(68)이 데이타 신호가 로우(low)와 하이(high)로 감에 따라서 충전 및 방전되고, 이것이 출력 신호의 소정 상승 및 하강 시간을 만들어 낸다는 것을 볼 수 있다. 본 발명의 바람직한 실시예에 따르면, 출력 신호의 상승 및 하강 시간은 제어 신호가 로우일 때, 즉 수신 회로(42)가 인에이블되어 있을 때 버스 인터페이스 출력(208)이 상대적으로 느린 출력전류를 제공하고 흡수하기(sourcing and sinking) 때문에 상대적으로 느리다. 상승 및 하강 시간이 드레인-투-소스(drain-to-source)의 저항값(RDS)와 버스 드라이버 회로(94)가 동작하는 결과적인 전류를 제어하는 트랜지스터(155, 156)의 기하학적 조건(geometries)을 선택함으로써 조절될 수 있다는 것은 이 분야의 통상의 지식을 가진 자에게 인식될 수 있을 것이다.
제4도와 제5도로 들어가면, CPU(58:제2도)는 버스(78)을 통한 통신이 높은 데이타 전송률로 일어나려할 때에는 단자(108)로 하이 전압 레벨(high voltage level)의 속도 제어 신호를 제공한다. 속도 제어 신호가 하이이고 데이타 신호가 로우일 때, 인버터(120)의 출력(노드 b)는 전도성이다. 상기 설명된 바와 같이, 동시에 인에이블 신호가 하이라면 트랜지스터(155) 또한 전도성이다. 따라서, 양 트랜지스터(145, 155)가 V+를 단자(208)에 접속시킨다. 트랜지스터(145, 155)가 동일한 전류처리능력과 동일한 RDS를 가진다면, 단자(208)에 접속되어 있는 용량성 부하는 트랜지스터(155)만 전도성일 때에 비하여 약 두배 더 빨리 충전된다. 그러나, 용량성 부하의 충전되는 속도가 트랜지스터(145, 155)의 기하학적 조건의 선택에 의존한다는 것은 이해될 것이다.
세 신호, 즉 속도 제어 신호, 인에이블 신호, 데이타 신호 모두가 하이일때, 인버터(125, 120)의 출력(노드 a, b)는 로우이고, 그 결과로 NAND 게이트(130, 135)의 출력(노드 c, d)는 하이이다. 따라서, 트랜지스터(145, 155)는 둘 다 비전도성이 된다. 그러나, AND 게이트(110, 115)의 출력(노드 e, f)는 하이이고, 이는 트랜지스터(165, 175)를 전도성으로 만든다. 이 경우에, 트랜지스터(165, 175)는 단자(208)을 그라운드(ground)에 연결시키고, 이에 의하여 속도 제어 신호가 로우일 때 일어나는 바와 같이 단자(208)과 그라운드 사이에 트랜지스터(165)만 경로를 제공할 때보다 더 빠른 속도로 용량성 부하를 방전시킨다.
제7도는 속도 제어 신호와 인에이블 신호가 하이(high)일 때, [파선(dashed-line)으로 표시된] 데이타 신호와 [실선(solid-line)으로 표시된] 결과적인 출력 신호를 도시하는 신호도(signal diagram)이다. 도시된 바와 같이, 출력 신호의 상승 및 하강 시간은, 속도 제어 신호가 하이일 때 두개의 트랜지스터가 동시에 병렬적으로(in parallel) 동작하고, 이에 의하여 버스 드라이버 회로(94:제4도)의 더 많은 전류 동작을 제공하기 때문에 제6도의 신호에 비교하여 상대적으로 빠르다. 반대로, 속도 제어 신호가 로우이고 인에이블 신호가 하이일 때에는 트랜지스터(145, 175)가 동작에서 제거되고, 회로(94)에 의하여 보다 적은 전류량이 사용된다.
이 방법으로, 무선 수신기(40:제2도)에 의하여 메시지가 수신되고 있을 때와 같이 수신 회로(42)가 인에이블되어 있는 때에는, 버스 드라이버 회로(94)에서 제공되는 속도 제어 신호는 로우이다. 결과적으로, 상기 설명된 방식에서, 버스 드라이버 회로(94)는 저전류, 저속 모드(low current, low speed mode)로 동작하고, 따라서 출력 신호의 상승 및 하강 시간은 상대적으로 느리고 데이타는 통신 버스(78)을 통하여 상대적으로 느린 데이타 전송률, 예를 들어 10kbps-30kbps로 전송된다. 이 경우에, 상승 및 하강 시간이 통신 버스(78:제2도)　 통한 통신이 수신 회로(42)의 성능을 저해하지 않을 정도로 충분히 바람직하게 느리다. 반대로, 수신 회로(42)가 디스에이블되어 있는 때에는, CPU(58:제2도)가 하이(high)인 속도 제어 신호를 제공하고, 이는 버스 드라이버 회로(94)가 고전류, 고속으로 동작하도록 만든다. 이 모드(mode)에서는 출력 신호의 상승 및 하강 시간이 상대적으로 빠르고, 통신 버스(78)을 통한 데이타 전송이 높은 데이타 전송률, 예를 들어 1 Mbps-10 Mbps로 일어난다. 높은 데이타 전송률에서의 통신은 상당한 RF 잡음이 발생할 정도로 빠르지만, 수신 회로(42)가 디스에이블되어 있으므로 발생한 잡음의 양은 중요하지 않다.
제4도와 제5도로 돌아가면, 버스 드라이버 회로(94)는 원한다면 제4 모드에서 동작할 수도 있는데, 이 때는 제5도의 진리표에 도시되어 있는 바와 같이 인에이블 신호가 로우이고 속도 제어 신호가 하이이다. 그러나, 버스 드라이버 회로(94)는 인에이블 신호가 하이일 때에만 동작하고 마이크로컴퓨터(44)는 진리표에 도시된 바와 같이 버스 드라이버 회로(94)를 디스에이블시키도록 인에이블 신호가 로우일 때에는 속도 제어 신호를 로우로 유지하도록 되어있다.
제8도는 본 발명의 제1 대체(alternate) 실시예에 따른 단방향(one-directional), 이중 속도(two speed) 버스 드라이버 회로(94′)를 도시하고 있다. 이 단방향 버스 드라이버 회로(94)은 예을 들어, 마이크로컴퓨터(44)와 같은 제1 소자(device)가 다른 소자들로 두가지 다른 속도로 계속해서 정보를 전송하는 경우에 사용될 수 있다. 버스 드라이버 회로(94′)는 하이(high)와 로우(low)의 전압 레벨을 가진 데이타 신호(DS)를 수신하기 위한 제1단자(400)과 전송소자(transmitting device)에서 발생되는 속도 제어 신호(SC)를 수신하기 위한 제2 단자(405)를 포함한다. 제1 단자(400)은 AND 게이트(410)의 제1 입력과, 그 출력이 NAND 게이트(420)의 제1 입력에 접속되어 있는 인버터(415)의 입력에 접속되어 있다. 제2 단자(405)는 AND 게이트(410)의 제2 입력과 NAND 게이트(420)의 제2 입력에 접속되어 있다.
제1 단자(400)은 바람직하게 n-채널 전계 효과 트랜지스터(FET)인 제1 트랜지스터(430)의 게이트 전극(425)와, 바람직하게 p-채널 FET인 제2 트랜지스터(440)의 게이트 전극(435)에 더 접속되어 있다. 또한, NAND 게이트(420)의 출력은 바람직하게 n-채널 FET인 제3 트랜지스터(450)의 게이트 전극(445)에 접속되어 있다. 바람직하게 p-채널 FET인 제4 트랜지스터(460)의 게이트 전극(455)는 AND 게이트(410)의 출력에 접속되어 있다. 본 발명의 대체 실시예에 따르면, 양의 전압(V+)이 제공되는 제3 전극(461)은 트랜지스터(430, 450)의 소스 전극(source electrodes; 465, 470)에 각각 접속되어 있고, 반면에 트랜지스터(440, 460)의 소스 전극(475, 480)은 제4 단자(462)에 각각 접속되어 있다. 약 영(0) 볼트, 즉 그라운드(ground)인 서플라이 전압(supply voltage)은 바람직하게 제4 단자(462)에 접속되어 있다. 제5 단자(482)는 통신 버스를 통하여 출력 신호(OS)를 제공하고, 네개의 트랜지스터(430, 440, 450, 460) 각각의 드레인 전극(drain electrodes:484, 486, 488, 490)에 각각 접속되어 있다.
버스 드라이버 회로(94′)의 신호흐름(signal flow)은 제8도와, 단자(400)에 제공되는 데이타 신호(DS)와 단자(405)에 공급되는 속도 제어 신호(SC)에 대하여 노드 a, b, c의 상태(states)와 트랜지스터(430, 440, 450, 460)의 동작상태(operational states)를 도시하는 제9도를 더 참조하면 쉽게 따라갈 수 있다. 속도 제어 신호가 로우(low)일 때, 이는 (도시되어 있지 않은) 수신 회로가 인에이블되었음을 나타내는데, NAND 게이트(420)의 출력(노드 b)는 항상 하이(high)이고, 그 결과로서 트랜지스터(450)은 비전도성(non-conductive)으로 남아있게 된다. 또한, AND 게이트(410)의 출력(노드 c)는 로우이고, 이는 단자(400)으로 공급되는 데이타 신호의 전압에 관계없이 트랜지스터(460)을 비전도성으로 만든다.
속도 제어 신호가 로우일 때, 트랜지스터(430, 440)의 상태는 단자(400)의 전압에 따라 변화한다. 단자(400)에 제공되는 데이타 신호가 로우일 때, 트랜지스터(430)은 전도성이 되고 트랜지스터(440)은 비전도성이 된다. 이 경우에, V+가 트랜지스터(430)에 의하여 단자(482)에 접속되고, 따라서 단자(482)에 접속되어 있는 용량성 부하를 효과적으로 충전시키기 위한 제1 소정 전류를 공급한다. 데이타 신호가 하이일 때, 트랜지스터(430)은 비전도성이 되고 트랜지스터(440)은 전도성이 된다. 그 결과로, 단자(482)는 트랜지스터(440)을 통하여 그라운드(ground)에 접속되고, 이는 용량성 부하를 효과적으로 방전시킨다.
(도시되어 있지 않은) 수신 회로가 디스에이블되었음을 나타내도록 속도제어 신호가 하이(high)이고 데이타 신호가 로우일 때, 인버터(415)의 출력(노드 a)는 하이이다. 따라서, NAND 게이트(420)의 출력(노드 b)는 로우이고, 이는 트랜지스터(450)을 전도성으로 만든다. AND 게이트(410)의 출력(노드 c)는 로우이고, 그 결과로 트랜지스터(460)은 비전도성이 된다. 동시에, 로우(low)인 데이타 신호에 의해 트랜지스터(430)은 전도성이 되고 트랜지스터(440)은 비전도성이 된다. 그러므로, 속도 제어 신호가 하이이고 데이타 신호가 로우일 때, 트랜지스터(430, 450)이 둘다 V+를 단자(482)에 접속시키고, 이는 트랜지스터(430)만이 전도성인 때보다 더 빨리 용량성 부하를 충전시킨다.
속도 제어 신호가 하이이고 데이타 신호가 하이일 때, 인버터(415)의 출력(노드 a)는 로우이다. 따라서, NAND 게이트(120)의 출력(노드 b)는 하이로 가고, 트랜지스터(450)은 비전도성이 된다. 동시에, AND 게이트(110)의 출력(노드 c)는 하이로 가고, 트랜지스터(460)은 전도성이 된다. 또한, 하이(high)인 데이타 신호는 트랜지스터(430)을 비전도성으로 , 트랜지스터(440)을 전도성으로 만든다. 결과적으로, 트랜지스터(430, 450)은 둘 다 개방(open)되어 V+를 단자(482)로부터 분리시키고, 트랜지스터(440, 460)은 전도성이 되어 단자(482)를 그라운드(ground)로 접속시켜 용량성 부하를 방전시킨다. 이 경우에, 용량성 부하는 속도 제어 신호가 로우일 때 일어난 바와 같이 트랜지스터(440)만이 단자(482)와 그라운드 사이에 경로를 제공하는 때보다 더 빠른 속도로 방전된다.
제10도는 본 발명의 제2 대체 실시예에 따라 무선 수신기에 포함되어 있는 수신 회로의 온타임(on-time)과, 마이크로컴퓨터와 통신 버스로 마이크로컴퓨터에 접속되어 있는 확장 칩 사이의 버스통신의 타이밍을 도시하는 타이밍도이다. 본 발명의 대체 실시예에 의하면, 통신 버스를 통한 통신은 시간 t1에서 수신 회로가 인에이블되어 시간 t2에서 수신 회로가 디스에이블될 때까지 금지된다. 따라서, 수신 회로가 인에이블되어 있는 동안은 통신 버스에 의하여 어떠한 RF 잡음도 발생되지 않으며, 그리고 무선 수신기의 RF 성능은 저하되지 않는다. t2에서 수신 회로가 디스에이블된 후에, 통신 버스를 통한 통신이 t2와 t3 사이에 재개된다. 이 시간구간 동안, 마이크로컴퓨터와 확장 칩 사이의 통신은 높은 데이타 전송률로 이루어진다. 이 대체 실시예에 따르면, 통신이 단일의 고속으로만 이루어지기 때문에 버스 드라이버 회로(94:제4도)보다는 종래의 버스 드라이버 회로가 사용될 수 있다. 그러나, 마이크로컴퓨터와 확장 칩 사이의 통신을 필요로하는 디코딩(decoding)이나 화면표시(displaying)와 같은 동작들은 수신 회로가 디스에이블될 때까지는 수행될 수 없다.
요약하면, 상기 설명된 바와 같이 무선 수신기는 소정 시간에 수신 회로를 인에이블하고 디스에이블하는 종래의 배터리 절약기술(battery saving techniques)을 사용한다. 수신 회로가 인에이블된 때에는, 마이크로컴퓨터와 확장 칩 사이의 데이타 전송은 상대적으로 느린 데이타 전송률로 이루어지고, 이때 데이타 신호는 느린 상승시간 및 하강시간을 갖는다. 결과적으로, 최소의 RF 잡음이 발생하고, 수신 회로의 감도는 데이타 신호에 의하여 저하되지 않는다. 한편, 수신 회로가 디스에이블된 때에는, 마이크로컴퓨터와 확장 칩 사이의 통신은 높은 데이타 전송률로 재개되고 강한 RF 잡음이 발생할 수 있다. 그러나, 수신 회로가 정보를 수신하고 있지 않으므로 무선 수신기의 성능은 영향받지 않는다.
종래의 무선 수신기에서는 통신 버스를 통한 통신이 무선 수신기의 수신 회로가 인에이블되어 있을 때라도 높은 데이타 전송률로 일어난다. 이 고속통신은 수신 회로의 성능을 대단히 저하시킬 수 있는 강한 RF 간섭을 발생시킨다. 그 결과로, 무선 수신기에 의하여 수신되도록 되어있는 정보가 잘못되어 수신되거나 심지어 완전히 잃어버려질 수 있다.
통신 버스에 의하여 마이크로컴퓨터에 상호 접속되어 있는 하나 또는 그 이상의 칩을 포함하는 확장된 마이크로컴퓨터 시스템에서 RF 간섭을 제어하기 위한 방법 및 기구가 제시되었다는 것이 이제는 이해될 수 있을 것이다.

Claims (11)

  1. RF 신호를 수신하기 위한 무선 수신기(40)에 있어서, RF 신호를 수신하고 복조(demodulating)하기 위한 수신 회로(42): 소정 시간에 상기 수신 회로(42)를 인에이블 및 디스에이블하기 위하여 상기 수신 회로(42)에 접속되어 있는 마이크로컴퓨터(44):상기 RF 신호를 더 처리하기 위하여 상기 마이크로컴퓨터(44)와 통신하도록 접속되어 제어되는 확장 칩(expansion chip:68)을 포함하고 상기 마이크로컴퓨터(44)와 상기 확장 칩(68) 사이의 통신은 상기 수신 회로(42)가 인에이블되어 있는 때에는 제1 속도로 이루어지고, 상기 수신 회로(42)가 디스에이블되어 있는 때에는 상기 제1 속도보다 더 빠른 제2 속도로 이루어지는 것을 특징으로 하는 무선 수신기(40).
  2. 제1항에 있어서, 상기 제1 속도와 상기 제2 속도로 통신을 제공하기 위하여 상기 마이크로컴퓨터(44)와 상기 확장 칩(68) 사이에 접속되어 있는 통신 버스(78)을 더 포함하는 것을 특징으로 하는 무선 수신기(40).
  3. 제2항에 있어서, 상기 마이크로컴퓨터(44)는 상기 수신 회로(42)가 각각 디스에이블 및 인에이블될 때 상기 확장 칩(68)로 전송하기 위한 제1 전압 레벨과 제2 전압 레벨을 가진 데이타 신호를 발생시키고, 제3 접압 레벨과 제4 전압 레벨을 가진 속도 제어 신호를 발생시키기 위한 처리장치(processing unit:58):및 상기 데이타 신호를 처리하여 상기 통신 버스(78)로 전송하기 위한 출력 신호를 발생시키도록 상기 처리 장치(58)과 상기 통신 버스(78)에 접속되어 있는 버스 인터페이스(bus interface:76)을 포함하며, 상기 출력 신호는 상기 속도 제어 신호가 상기 제3 전압 레벨인 때는 소정의 제1 상승 및 하강시간에 의해 특성화되고, 상기 속도 제어 신호가 상기 제4 전압 레벨인 때는 상기 소정의 제1 상승 및 하강 시간보다 빠른 소정의 제2 상승 및 하강 시간에 의해 특성화되는 것을 특징으로 하는 무선 수신기(40).
  4. 제3항에 있어서, 상기 버스 인터페이스(76)이 이중 속도 버스 드라이버 회로(dual speed bus driver circuit:94)를 포함하고, 이 이중 속도 버스 드라이버 회로는 상기 데이타 신호를 수신하기 위한 제1 단자(100):상기 속도 제어 신호를 수신하기 위한 제2 단자(108):상기 통신 버스(78)에 접속되어 이에 출력 신호를 제공하기 위한 제3 단자(208):및 상기 속도 제어 신호가 상기 제3 전압 레벨일 때 제1 전류로 상기 통신 버스(78)을 구동하고 상기 속도 제어 신호가 상기 제4 전압 레벨일 때 상기 제1 전류보다 높은 제2 전류로 상기 통신 버스(78)을 구동하며, 상기 제1 단자, 상기 제2 단자, 및 상기 제3 단자(100, 108, 208) 사이에 접속되어 있는 구동 수단(driving means:제4도)를 포함하는 것을 특징으로 하는 무선 수신기(40).
  5. 제4항에 있어서, 상기 구동 수단 (제4도)가 저속 트랜지스터 단(low speed transistor stage)을 포함하고, 이 저속 트랜지스터 단은 상기 데이타 신호가 상기 제1 전압 레벨일 때 양의 전압(positive voltage)을 상기 제3 단자(208)에 접속시켜 상기 제3 단자(208)에 상기 제1 전류를 공급하기 위한 제1 트랜지스터(155):및 상기 데이타 신호가 상기 제2 전압 레벨일 때 상기 제3 단자(208)을 그라운드(ground)에 접속시키기 위한 제2 트랜지스터(165)를 포함하는 것을 특징으로 하는 무선 수신기(40).
  6. 제5항에 있어서, 상기 구동 수단(제4도)가 고속 트랜지스터 단(high speed transistor stage)을 포함하고, 이 고속 트랜지스터 단은 상기 데이타 신호가 상기 제1 전압 레벨이고 상기 속도 제어 신호가 상기 제4 전압 레벨일 때 양의 전압을 상기 제3 단자(208)에 접속시켜 상기 제3 단자(208)에 상기 제2 전류를 공급하기 위한 제3 트랜지스터(145):및 상기 데이타 신호가 상기 제2 전압 레벨이고 상기 속도 제어 신호가 상기 제4 전압 레벨일 때 상기 제3 단자(208)을 그라운드에 접속시키기 위한 제4 트랜지스터(175)를 더 포함하는 것을 특징으로 하는 무선 수신기(40).
  7. 제6항에 있어서, 상기 제2 전압 레벨이 상기 제1 전압 레벨보다 높고, 상기 제4 전압 레벨이 상기 제3 전압 레벨보다 높은 것을 특징으로 하는 무선 수신기(40).
  8. 제6항에 있어서, 상기 제1 트랜지스터(155)와 상기 제3 트랜지스터(145)는 n-채널 전계 효과 트랜지스터(field effevt transistor)이고, 상기 제2 트랜지스터(165)와 상기 제4 트랜지스터(175)는 p-채널 전계 효과 트랜지스터인 것을 특징으로 하는 무선 수신기(40).
  9. 제6항에 있어서, 상기 구동 수단(제8도)는 상기 데이타 신호를 반전(invert)하기 위하여 입력이 상기 제1 단자(400)에 접속되어 있는 인버터(inverter;415); 제1 입력과 제2 입력이 상기 제2 단자(405)와 상기 인버터(415)의 출력에 접속되어 있고, 출력이 상기 제3 트랜지스터(450)의 게이트 전극(gate electrode:445)에 접속되어 있는 NAND 게이트(420): 및 제1 입력과 제2 입력이 상기 제1 단자(400)과 상기 제2 단자(405)에 접속되어 있고, 출력이 상기 제4 트랜지스터(460)의 게이트 전극(455)에 접속되어 있는 AND 게이트(410)을 더 포함하고, 상기 제1 단지(400)은 상기 제1 및 상기 제2 트랜지스터(430, 440)의 게이트 전극(425, 435)에 접속되어 있고, 상기 제1 및 상기 제3 트랜지스터(430, 450)의 소스 전극(source electrodes:465, 470)은 양의 전압에 접속되어 있으며, 상기 제2 및 상기 제4 트랜지스터(440, 460)의 소스 전극(475, 480)은 그라운드(ground)에 접속되어 있고, 상기 제1, 상기 제2, 상기 제3 및 상기 제4 트랜지스터(430, 440, 450, 460)의 드레인 전극(drain electrodes:484, 486, 488, 490)은 상기 제3 단자(482)에 접속되어 있는 것을 특징으로 하는 무선 수신기(40).
  10. 제6항에 있어서, 상기 처리 장치(58)이 제5 전압 레벨과 제6 전압 레벨을 가지는 인에이블 신호를 더 발생시키고, 상기 이중 속도 버스 드라이버 회로가 상기 인에이블 신호를 수신하기 위한 제4 단자(105)를 더 포함하며, 상기 구동 수단(제4도)는 상기 인에이블 신호가 상기 제5 전압 레벨이고 상기 속도 제어 신호가 상기 제3 전압 레벨일 때 디스에이블되고, 상기 제6 전압 레벨이 상기 제5 전압 레벨보다 더 높고, 상기 제4 전압 레벨이 상기 제3 전압 레벨보다 높은 것을 특징으로 하는 무선 수신기(40).
  11. 제10항에 있어서, 상기 구동 수단(제4도)는 상기 데이타 신호를 반전하기 위하여 입력이 상기 제1 단자(100)에 접속되어 있는 제1 인버터(inverter:120)과 제2 인버터(125):제1 입력과 제2 입력이 상기 제2 단자(108)과 상기 제1 인버터(120)의 출력에 접속되어 있고, 출력이 제1 트랜지스터(145)의 게이트 전극(140)에 접속되어 있는 제1 NAND 게이트(130):제1 입력과 제2 입력이 상기 제4 단자(105)과 상기 제2 인버터(125)의 출력에 접속되어 있고, 출력이 제3 트랜지스터(155)의 게이트 전극(150)에 접속되어 있는 제2 NAND 게이트(135):제1 입력과 제2 입력이 상기 제1 단자(100)과 상기 제2 단자(108)에 접속되어 있고, 출력이 제2 트랜지스터(175)의 게이트 전극(170)에 접속되어 있는 제1 AND 게이트(115):제1 입력과 제2 입력이 상기 제1 단자(100)와 상기 제4 단자(105)에 접속되어 있고, 출력이 제4 트랜지스터(165)의 게이트 전극(160)에 접속되어 있는 제2 AND 게이트(110):및 상기 제1 및 상기 제3 트랜지스터(145, 155)의 소스 전극(source electrodes:180, 185)는 양의 전극에 접속되어 있고, 상기 제2 및 상기 제4 트랜지스터(165, 175)의 소스 전극(195, 200)은 그라운드(ground)에 접속되어 있으며, 상기 제1 상기 제2, 상기 제3 및 상기 제4 트랜지스터(145, 155, 165, 175)의 드레인 전극(drain electrodes:210, 215, 220, 225)는 상기 제3 전극(208)에 접속되어 있는 것을 더 포함하는 것을 특징으로 하는 무선 수신기(40).
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