CZ284354B6 - Rozšířený mikropočítačový systém pro ovládání vysokofrekvenčního rušení - Google Patents
Rozšířený mikropočítačový systém pro ovládání vysokofrekvenčního rušení Download PDFInfo
- Publication number
- CZ284354B6 CZ284354B6 CZ95531A CZ53195A CZ284354B6 CZ 284354 B6 CZ284354 B6 CZ 284354B6 CZ 95531 A CZ95531 A CZ 95531A CZ 53195 A CZ53195 A CZ 53195A CZ 284354 B6 CZ284354 B6 CZ 284354B6
- Authority
- CZ
- Czechia
- Prior art keywords
- terminal
- microcomputer
- transistor
- coupled
- radio receiver
- Prior art date
Links
- 238000004891 communication Methods 0.000 claims abstract description 70
- 230000005284 excitation Effects 0.000 claims description 8
- 238000012545 processing Methods 0.000 abstract description 7
- 230000000903 blocking effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 6
- 108091006146 Channels Proteins 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000011664 signaling Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 231100000862 numbness Toxicity 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
- H04B1/1027—Means associated with receiver for limiting or suppressing noise or interference assessing signal quality or detecting noise/interference for the received signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B15/00—Suppression or limitation of noise or interference
- H04B15/02—Reducing interference from electric apparatus by means located at or near the interfering apparatus
- H04B15/04—Reducing interference from electric apparatus by means located at or near the interfering apparatus the interference being caused by substantially sinusoidal oscillations, e.g. in a receiver or in a tape-recorder
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Noise Elimination (AREA)
- Logic Circuits (AREA)
- Selective Calling Equipment (AREA)
- Mobile Radio Communication Systems (AREA)
- Circuits Of Receivers In General (AREA)
- Transmitters (AREA)
- Soundproofing, Sound Blocking, And Sound Damping (AREA)
- Transceivers (AREA)
- Superheterodyne Receivers (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
Rádiový přijímač (40) pro příjem vysokofrekvenčních signálů obsahuje přijímací obvody (42) pro příjem a demodulaci vysokofrekvenčního signálu a mikropočítač (44) spojený s přijímacími obvody (42) pro uvolňování a blokování přijímacích obvodů (42) v předem určených časech. Rádiový přijímač (40) dále obsahuje rozšiřující integrovaný obvod (68) spojený s mikropočítačem (44), jímž je řízený pro vzájemnou komunikaci, za účelem dalšího zpracování vysokofrekvenčního signálu. Komunikace mezi mikropočítačem (44) a rozšiřujícím integrovaným obvodem (68) probíhá první rychlostí, jsou-li přijímací obvody (42) uvolněny a druhou rychlostí, vyšší než první rychlost, jsou-li přijímací obvody (42) zablokovány.
ŕ
Description
Oblast techniky
Tento vynález se vztahuje obecně k mikropočítačům a speciálně k rozšířenému mikropočítačovému systému pro ovládání vy sokofrekvenčního rušení.
Dosavadní stav techniky
Mikroprocesory jsou široce využívány v přijímačích radiových vyhledávacích systémů a dalších vysokofrekvenčních zařízeních. Protože v současné době začínají přijímače radiových vyhledávacích systémů zahrnovat větší množství funkcí jako např. alfanumerické displeje a 15 hodiny reálného času, musí se přidávat složité obvody pro podporu těchto přídavných funkcí.
Ve stejné době se ale přijímače radiových vyhledávacích systémů vyrábějí stále menší. Proto se musí přídavné obvody, které jsou někdy velmi složité, integrovat a zahrnovat do mikropočítačů, což znamená větší a méně účinné mikropočítače, které nemohou být nasazovány úsporným způsobem.
Jeden přístup k řešení tohoto problému je použití rozšířeného mikroprocesorového systému, ve kterém jsou obvody včetně základní jednotky, paměti typu RAM, paměti typu ROM. programovatelných prvků atd. implementovány ve více než jenom integrovaném obvodu. Např. první integrovaný obvod, řidiči mikropočítač, může obsahovat základní jednotku, paměť a různé 25 další prvky pro zpracování dat. zatímco druhý integrovaný obvod, řízený mikropočítač nebo jiný typ rozšiřujícího integrovaného obvodu, může být použit pro začlenění přídavných prvků pro zpracování dat, jako je např. rozšířená paměť typu ROM. Tyto dva integrované obvody jsou vzájemně spojeny komunikační sběrnicí, která dovoluje mezi nimi obousměrnou komunikaci. Toto řešení ale není často použitelné ve vysokofrekvenčních zařízeních, jako jsou přijímače 30 radiového vyhledávacího systému, protože komunikační sběrnice často generuje intenzivní vysokofrekvenční rušení, které ruší činnost přijímače. Toto rušení je často tak silné, že informace přenášené do přijímače radiového vyhledávacího systému mohou být přijaty chybně nebo zcela ztraceny.
Proto je potřebná metoda a přístroj pro ovládání vysokofrekvenčního rušení v rozšířeném mikropočítačovém systému, který má jeden nebo více integrovaných obvodů spojených s mikropočítačem komunikační sběrnicí.
Podstata vynálezu
Výše uvedené nedostatky z velké části odstraňuje rádiový přijímač pro příjem vysokofrekvenčních signálů podle předpokládaného vynálezu, který obsahuje přijímací obvody pro příjem a demodulaci vysokofrekvenčního signálu a mikropočítač připojený k přijímacím 45 obvodům pro uvolnění a zablokování těchto přijímacích obvodů v předem určených časech.
Radiový přijímač dále obsahuje rozšiřovací integrovaný obvod, který je propojen s mikropočítačem a jejichž komunikace je mikropočítačem řízena za účelem dalšího zpracování vysokofrekvenčního signálu.
Podstatou rádiového přijímače s obvody pro ovládání vy sokofrekvenčního rušení je, že přijímací obvody mají vstup uvolňovacího signálu, rozšiřující integrovaný obvod má vstup signálu zařízení rychlosti a mikropočítač má výstup uvolňovacího signálu přijímacích obvodů a výstup signálu řízení rychlosti má spojen se vstupem signálu řízení rychlosti rozšiřujícího integrovaného obvodu.
- 1 CZ 284354 B6
Mezi mikropočítač a rozšiřující integrovaný obvod je zapojena komunikační sběrnice.
Mikropočítač obsahuje základní jednotku spojenou s přijímacími obvody a sběmicové rozhraní spojené se základní jednotkou a komunikační sběrnicí. Sběmicové rozhraní obsahuje dvoj rychlostní budič sběrnice obsahující první svorku spojenou se vstupem/výstupem datového signálu, druhou svorku spojenou s výstupem signálu řízení rychlosti mikropočítače a třetí svorku spojenou s komunikační sběrnicí. Dále obsahuje budicí prostředek zapojený mezi první, druhou a třetí svorkou.
Budicí prostředek obsahuje nízkorychlostní tranzistorový stupeň sestávající z prvního tranzistoru pro selektivní připojení kladného napětí k třetí svorce a druhého tranzistoru pro selektivní připojení třetí svorky na zem.
Budicí prostředek dále obsahuje vysokorychlostní tranzistorový stupeň sestávající z třetího tranzistoru pro selektivní připojení kladného napětí ke třetí svorce a čtvrtého tranzistoru pro selektivní připojení třetí svorky na zem.
První a třetí tranzistor jsou tranzistory řízené polem s kanálem typu n a druhý a čtvrtý tranzistor jsou tranzistory řízené polem s kanálem typu p.
Budicí prostředek dále obsahuje invertor mající vstup spojený s první svorkou, hradlo typu NAND mající první a druhý vstup spojený s druhou svorkou a výstupem invertoru a mající vystup spojen s řídicí elektrodou třetího tranzistoru a hradlo typu AND mající první a druhy vstup spojený s první a druhou svorkou a výstup s řídicí elektrodou čtvrtého tranzistoru. První svorka je spojena s řídicími elektrodami prvního a druhého tranzistoru. Emitory prvního a třetího tranzistoru jsou spojeny s kladným napětím, emitory druhého a čtvrtého tranzistoru jsou spojeny se zemí. Kolektory prvního, druhého, třetího a čtvrtého tranzistoru jsou spojeny se třetí svorkou. Dvoj rychlostní budič sběrnice dále obsahuje čtvrtou svorku spojenou s výstupem uvolňovacího signálu mikropočítače.
Komunikace mezi mikropočítačem a rozšiřujícím integrovaným obvodem probíhá první rychlostí, když je činnost přijímacích obvodů uvolněna a druhou rychlostí vyšší než je první rychlost, když je činnost přijímacích obvodů blokována.
Rozšířený mikropočítačový systém podle předpokládaného vynálezu tedy obsahuje mikropočítač, který zpracovává vysokofrekvenční signál přijmutý přijímacími obvody a je spojen s rozšiřujícím integrovaným obvodem komunikační sběrnicí pro vzájemnou komunikaci. Metoda pro ovládání vysokofrekvenčního rušení v rozšířeném mikropočítačovém systému zahrnuje uvolnění přijímacích obvodů v prvním předem určeném čase tak, že přijímací obvody jsou schopné přijímat vysokofrekvenční signál a komunikaci s rozšiřujícím integrovaným obvodem první rychlostí, když je činnost přijímacích obvodů uvolněna. Metoda dále zahrnuje zablokování přijímacích obvodů v druhém předem určeném čase tak, že přijímací obvody nejsou schopny přijímat vysokofrekvenční signál a komunikaci s rozšiřujícím integrovaným obvodem druhou rychlostí vyšší než je první rychlost, když je činnost přijímacích obvodů blokována.
Radiový přijímač pro příjem vysokofrekvenčních signálů podle předpokládaného vynálezu, jak bylo uvedeno, obsahuje přijímací obvody pro příjem a demodulaci vysokofrekvenčního signálu a mikropočítač spojený s přijímacími obvody pro uvolňování a blokování přijímacích obvodů v předem určených časech. Rádiový přijímač dále obsahuje rozšiřovací integrovaný obvod, který je propojen s mikropočítačem a jejichž vzájemná komunikace je mikropočítačem řízena za účelem dalšího zpracování vysokofrekvenčního signálu. Komunikace mezi mikropočítačem a rozšiřujícím integrovaným obvodem je zablokována, když je činnost přijímacích obvodů uvolněna a je povolena, když je činnost přijímacích obvodů zablokována.
-2CZ 284354 B6
Souhrnně se dá říci, že rádiový přijímač popsaný výše, využívá běžné způsoby šetření baterií tím, že uvolňuje a blokuje přijímací obvody v předem určených časech. Výhodou předpokládaného řešení je, že když jsou přijímací obvody uvolněny, probíhá přenos dat mezi mikropočítačem a rozšiřujícím integrovaným obvodem relativně nízkou datovou rychlostí, při které má datový signál dlouhé doby náběhu a doběhu. V důsledku toho je generován minimální vysokofrekvenční šum a přijímací obvody nejsou datovým signálem znecitlivěny. Naopak, když jsou přijímací obvody zablokovány, obnoví se komunikace mezi mikropočítačem a rozšiřujícím integrovaným obvodem vysokou rychlostí přenosu dat a je generován silný vysokofrekvenční šum. Vlastnosti rádiového přijímače tím ale nejsou dotčeny, protože přijímací obvody nepřijímají informace.
V běžných rádiových přijímačích probíhá komunikace na komunikační sběrnici vysokou datovou rychlostí i v případě, že rádiový přijímač je uvolněn. Tato vysokorychlostní komunikace generuje silné vysokofrekvenční rušení, které může podstatně zhoršit vlastnosti přijímacích obvodů. V důsledku toho může být informace, která má být přijmuta rádiovým přijímačem, přijmuta chybně nebo dokonce ztracena.
Přehled obrázků na výkresech
Obr. 1 ukazuje běžný rozšířený mikropočítačový systém, ve kterém je mikropočítač propojen s rozšiřujícím integrovaným obvodem komunikační sběrnicí.
Na obr. 2 je elektrické blokové schéma rádiového přijímače, který má mikroprocesor propojený s rozšiřujícím integrovaným obvodem komunikační sběrnicí podle předpokládaného vynálezu.
Obr. 3 časový diagram znázorňující čas zapnutí přijímacích obvodů rádiového přijímače z obr. 2 a časování komunikace na komunikační sběrnici z obr. 2 podle předpokládaného vynálezu.
Obr. 4 znázorňuje elektrické obvodové schéma obousměrného, dvojrychlostního budiče sběrnice, dvojrychlostního budiče sběrnice podle obr. 4 podle pro použití s komunikační sběrnicí podle obr. 2 podle předpokládaného vynálezu.
Na obr. 5 je pravdivostní tabulka ukazující stavy různých uzlů a tranzistorů obousměrného předpokládaného vynálezu.
Obr. 6 je signálový diagram ukazující datový signál přivedený na budič sběrnice podle obr. 4 a výstupní signál tohoto budiče, když má řídicí signál sběrnice dolni úroveň napětí ve shodě s předpokládaným vynálezem.
Obr. 7 je signálový diagram ukazující datový signál přivedený na budič sběrnice podle obr. 4 a výstupní signál z tohoto budiče, když má řídicí signál sběrnice homí úroveň napětí ve shodě s předpokládaným vynálezem.
Obr. 8 je elektrické obvodové schéma jednosměrného, dvojrychlostního budiče sběrnice podle prvního alternativního uspořádání předpokládaného vynálezu.
Obr. 9 je pravdivostní tabulka ukazující stavy různých uzlů a tranzistorů budiče sběrnice podle obr. 8 prvního alternativního uspořádání předpokládaného vynálezu.
Obr. 10 je časový diagram znázorňující čas zapnutí přijímacích obvodů obsažených v rádiovém přijímači a časování komunikace na komunikační sběrnici ve shodě s druhým alternativním uspořádáním předpokládaného vynálezu.
-3 CZ 284354 B6
Příklady provedení vynálezu
Obr. 1 je ilustrací běžného rozšířeného mikropočítačového systému obsaženého v rádiovém přijímači nebo v jiném vysokofrekvenčním komunikačním zařízení. Jak je na obrázku vidět, mikropočítač 10 obsahuje základní jednotku 12 pro řízení činnosti rádiového přijímače. Mikroprocesor 10 dále obsahuje další běžné prvky jako např. časovače 14, paměť 16 typu RAM. paměť 18 typu ROM a vstupní/výstupní port 20 pro vysílání signálů na periferní obvody a příjem signálů z periferních obvodů např. z přijímače, který není zobrazen.
V posledních letech jsou navrhovány rádiové přijímače zahrnující velké množství funkcí jako např. hodiny reálného času, alfanumerické displeje a tiché (dotykové) volání, což vše potřebuje velké množství přídavných obvodů. Přidané obvody často přesahují množství obvodů, které může být ekonomicky přidáno do jednočipového mikropočítače. Výsledkem je, že rozšiřující integrovaný obvod 22, kterým může být např. řízený mikropočítač, je propojen s mikropočítačem 10 přes komunikační sběrnici 23, čímž je vytvořen rozšířený mikropočítačový systém. Rozšiřující integrovaný obvod 22 obsahuje přídavné obvodové prvky jako např. logické prvky 24, přídavnou paměť 26 typu RAM, přídavnou paměť 28 typu ROM a paměť 30 typu EEPROM. Rozhraní 32, 34 sběrnice, které je v každém integrovaném obvodu, tj. mikropočítači 10 a rozšiřujícímu integrovanému obvodu 22 budí komunikační sběrnici 23 daty, která mají být přenášena. Tímto způsobem má mikropočítač 10 snadný přístup k informacím uloženým v rozšiřujícím integrovaném obvodu 22.
Běžný rozšířený mikropočítačový systém, který zajišťuje komunikaci mezi více integrovanými obvody, výhodně iimituje velikost mikropočítače 10 řídicího rádiový přijímač a tím zvyšuje jeho účinnost. Nevýhoda použití rozšířeného mikropočítačového sy stému je ale v tom, že komunikace na sběrnici 23 může řešit vysokofrekvenční činnost rádiového přijímače. Protože komunikace mezi dvěma integrovanými obvody se typicky uskutečňuje s vysokou datovou rychlostí, doby náběhu a doběhu dat jsou relativně krátké. Následkem toho je generován šum, který může znecitlivět rádiový přijímač. Je-li rušení dostatečně silné, mohou být vysokofrekvenční vlastnosti rádiového přijímače zhoršeny do té míry, že informace může být přijímána chybně nebo dokonce ztracena.
Obr. 2 elektrické blokové schéma rádiového přijímače 40 podle předkládaného vynálezu. Pro účely popisu budeme předpokládat, že pro přenos informací do rádiového přijímače 40 je používán některý z dobře známých signalizačních protokolů radiového vyhledávacího systému, jako např. Golay Sequential Code (GSC) nebo Post Office Code Standardization Advisory Group (POCSAG) Code. Je-li po zakódování selektivně předávané zprávy do vysokofrekvenčního signálu použit signalizační protokol jako např. POCSAG, zpráva je zakódována společně s adresou rádiového přijímače 40, kterému je zpráva určena a na který je vysokofrekvenční signál přenášen. Vysílaný vysokofrekvenční signál je zachycován anténou 41, která ho přivádí k přijímacím obvodům 42. Přijímací obvody 42 zpracovávají vysokofrekvenční signál běžně používaným způsobem a obnovují tok digitálních dat, který je přiváděn přes vstupní/výstupní port 43 do mikropočítače 44 pro ovládání činnosti rádiového přijímače 40.
Mikropočítač 44 s výhodou obsahuje oscilátor 46, který generuje časovači signály používané při činnosti mikropočítače 44. Krystal 48 nebo krystalový oscilátor (není znázorněn) jsou připojeny ke vstupům oscilátoru 46 a zajišťují referenční signál pro časování mikropočítače. Časovač/čítač 50 je spojen s oscilátorem 46 a zajišťuje programovatelné časovači funkce, které jsou využívány při řízení činnosti rádiového přijímače 40. Paměť 52 typu RAM ukládá proměnné získané během zpracování obnoveného signálu a v paměti 54 typu ROM je uložena alespoň část programů vykonávaných mikroprocesorem 44. Oscilátor 46, časovač/čítač 50, paměť 52 typu RAM a paměť 54 typu ROM jsou vnitřní sběrnicí 56 propojeny se základní jednotkou 58, která vykonává programy uložené v paměti 54 typu ROM a tím řídí činnost mikropočítače 44.
-4CZ 284354 B6
Obnovená informace nesoucí adresu a zprávu je z výstupu přijímacích obvodů 42 propojena na mikropočítač 44,jak je popsáno výše. Informace o adrese je zpracována základní jednotkou 58 a když je obnovená adresa stejná jako adresa uložená v paměti kódu 60 připojené přes vstupní/výstupní port 43 k mikropočítači 44, je zpráva uložena v paměti 52 typu RAM.
Následně je generován volací signál a zpráva může být zobrazena, jak bude podrobněji vysvětleno dále.
Rádiový přijímač 40, jako např. přenosný přijímač rádiového vyhledávacího systému, je napájen z baterie 62. Napěťový převodník 64 zvyšuje napětí baterie 62 na vyšší úroveň (VDD) potřebnou io pro činnost mikropočítače 44. Podle tohoto vynálezu rádiový přijímač 40 využívá známé metody šetření baterie pro snížení proudového odběru z baterie 62, čímž se prodlužuje její životnost. Činnosti pro šetření baterie jsou řízeny procesorem základní jednotky 58 signály pro šetření baterie, které jsou vedeny přes vnitřní sběrnici 56 na vstupní/výstupní port 43, který je spojen s výkonovým spínačem 66. Napájení přijímacích obvodů 42 je periodicky zapínáno výkonovým 15 spínačem 66, čímž je umožněna činnost přijímacích obvodů 42 v předem určených časech, během kterých jsou přenášeny zprávy selektivního volání sběrového do rádiového přijímače 40. Během dalších předem určených časů, kdy nejsou přenášeny zprávy do rádiového přijímače 40, jsou přijímací obvody 42 odpojeny od baterie 62 výkonovým spínačem 66.
Jak bylo popsáno výše, je žádoucí omezit množství a složitost obvodů zahrnutých v mikropočítači 44. Proto rádiový přijímač 40 dále obsahuje rozšiřující integrovaný obvod 68, což je např. podřízený nebo periferní obvod, zahrnující přídavné obvody, které zajišťují dodatečné vlastnosti v rádiovém vyhledávácím systému. Rozšiřující integrovaný obvod 68, tak jak je zobrazen, zahrnuje paměť 70 typu ROM pro rozšíření ukládacích možností rádiového 25 přijímače 40 a specializovaný řídicí obvod 72 pro získávání informací z této paměti a generaci datového signálu pro přenos do mikropočítače 44. Datový signál je s výhodou přiváděn na sběmicové rozhraní 74, které je spojeno s vnitřním sběmicovým rozhraním 76 mikropočítače 44 vnější komunikační sběrnicí 78. Rozšiřující integrovaný obvod 68 dále obsahuje paměť 80 typu RAM, která dočasně uschovává data dodávaná mikropočítačem 44. Data dodávaná 30 mikropočítačem 44 mohou např. zahrnovat volací signál. V odezvě na tento signál zapojí generátor volacího signálu 82 budič měniče 84 a tím aktivuje měnič 86, který ohlásí příjem zprávy' selektivního volání uživateli rádiového přijímače 40. Mikropočítač 44 potom vyšle zprávu selektivního volání do rozšiřujícího integrovaného obvodu 68 po komunikační sběrnici 78. Zpráva selektivního volání je přenesena do budiče displeje 88, čímž se aktivuje displej 90.
např. typu LCD a tím je zpráva selektivního volání viditelně prezentována. Tímto způsobem jsou mikropočítač 44. rozšiřující integrovaný obvod 68 a komunikační sběrnice 78 vzájemně spojeny a tvoří rozšířený mikropočítačový systém pro zpracování přijímaných zpráv.
Na rozdíl od běžných systémů s více integrovanými obvody pracuje rozšířený mikropočítačový 40 systém podle tohoto vynálezu takovým způsobem, že rušení přijímacích obvodů 42 je ovládáno a minimalizováno řízením hodinového kmitočtu a doby náběhu a doběhu na komunikační sběrnici 78. Jak bylo zmíněno výše, vlastnosti běžných rádiových zařízení jsou často zhoršeny díky šumu generovanému komunikací mezi dvěma nebo více integrovanými obvody nebo mikropočítači.
V tomto vynálezu je tento typ šumu redukován, protože komunikace na komunikační sběrnici 78 45 je omezena, když je uvolněna činnost přijímacích obvodů 42, jak může být lépe ukázáno na obr. 3.
Obr. 3 je časový diagram popisující činnost přijímacích obvodů 42 a časování sběmicové komunikace stím spojené podle předkládaného vynálezu. Přijímací obvody 42 jsou uvolněny 50 způsobem popsaným výše v prvním předem určeném čase tt. Následně jsou přijímány zprávy určené pro příjem rádiovým přijímačem 40. V pozdějším čase t2 jsou přijímací obvody 42 zablokovány, čímž se uvede v činnost šetření baterie a zmenši se odběr z baterie 62 (obr. 2). Podle předkládaného vynálezu probíhá komunikace mezi mikropočítačem 44 a rozšiřujícím integrovaným obvodem 68 po komunikační sběrnici 78 nízkou datovou rychlostí během doby,
-5CZ 284354 B6 kdy jsou přijímací obvody 42 zapnuty. Během této doby jsou prodlouženy doby náběhu a doběhu datových signálů přenášených po komunikační sběrnici 78, tj. datová rychlost je snížena, takže je generováno minimální vysokofrekvenční rušení. Je dobře známo, že velikost vysokofrekvenčních harmonických signálů generovaných číslicovým tvarem signálu je nepřímo úměrná dobám náběhu a doběhu tohoto signálu. Prodloužením dob náběhu a doběhu tohoto signálu je tedy zvětšena výkonnost přijímacích obvodů 42 a informace nejsou ztráceny díky znecitlivění přijímacích obvodů 42. Po zablokování přijímacích obvodů 42 v čase t2 se komunikace na komunikační sběrnici 78 v časovém intervalu definovaném časy t2 a t3 odehrává vysokou datovou rychlostí, během které jsou doby náběhu a doběhu datového signálu významně ztráceny, tzn. Ze datová rychlost je výrazně vyšší. Ačkoliv kratší doby náběhu a doběhu mohou generovat intenzivní vysokofrekvenční rušení, toto rušení neovlivní vlastnosti rádiového přijímače 40, protože přijímací obvody 42 jsou zablokovány.
Podle obr. 2 je rychlost přenosu dat volena základní jednotkou 58, která generuje příslušný signál řízení rychlosti v závislosti na tom, zda jsou přijímací obvody 42 uvolněny nebo zablokovány. Když jsou přijímací obvody 42 uvolněny, posílá základní jednotka 58 datový signál nízké rychlosti a řídicí signál rychlosti s dolní úrovní napětí přes vnitřní sběrnici 56 na sběmicové rozhraní 76. Řídicí signál rychlosti s dolní úrovní napětí je kromě toho po vnější lince 92 přiveden do řídicího obvodu 72. V důsledku toho řídicí obvod 72 posílá řídicí signál rychlosti s nízkou napěťovou úrovní do sběmicového rozhraní 74 a všechny datové signály, které mají být přenášeny jsou generovány nízkou rychlostí. Naopak, když jsou přijímací obvody 42 zablokovány, je do sběmicových rozhraní 74, 76 přiváděn řídicí signál rychlosti s horní úrovní napětí a datové signály generované řídicím obvodem 72 a základní jednotkou 58 jsou generovány vysokou rychlostí. Kromě toho, jak bude podrobněji popsáno dále, generuje základní jednotka 58 uvolňovací signál s horní úrovní napětí přes vnitřní sběrnici 56 do sběmicového rozhraní 76, jestliže má mikropočítač 44 přenášet informace do rozšiřujícího integrovaného obvodu 68. Naopak, když má rozšiřující integrovaný obvod 68 přenášet informace do mikropočítače 44, základní jednotka 58 přenáší vnější linkou 92 uvolňovací signál do řídicího obvodu 72 rozšiřujícího integrovaného obvodu 68, v důsledku čehož řídicí obvod 72 dává uvolňovací signál na sběmicové rozhraní 74.
Nejlepší metoda jak realizovat komunikaci dvojí rychlostí mezi mikropočítačem 44 a rozšiřujícím pro přivedení uvolňovacího signálu generovaného základní jednotkou 58 a třetí svorky 108 pro integrovaným obvodem 68 je použití dvojrychlostního, obousměrného budiče 94 sběrnice v každém ze sběmicových rozhraní 74, 76, jak může být lépe popsáno dle obr. 4. Obr. 4 je elektrické obvodové schéma dvojrychlostního, obousměrného budiče 94 sběrnice podle popsaného vynálezu. Budič 94 sběrnice sestává z první svorky 100 pro přivedení datového signálu DS, z druhé svorky 105 přivedení signálu řízení rychlosti SC generovaného základní jednotkou 58. Všechny tyto signály, tj. data, signál řízení rychlosti a uvolňovací signál mohou být přiváděny s horní nebo dolní napěťovou úrovní.
První svorka 100 je spojena s prvním vstupem prvního hradla 110 typu AND. s prvním vstupem druhého hradla 115 typu AND, se vstupem prvního invertoru 120 a se vstupem druhého invertoru 125. Výstup prvního invertoru 120 je spojen s prvním vstupem prvního hradla 130 typu NAND a výstup druhého invertoru 125 je spojen s prvním vstupem druhého hradla 135 typu NAND. Druhá svorka 105 je spojena s druhým vstupem hradla 110 typu AND a s druhým vstupem hradla 135 typu NAND. Třetí svorka 108 je spojena s druhým vstupem hradla 115 typu AND a druhým vstupem hradla 130 typu NAND.
Výstup hradla 130 typu NAND je spojen s řídicí elektrodou 140 třetího tranzistoru 145, což je spojen s řídicí elektrodou 150 prvního tranzistoru 155, který je rovněž s výhodou tranzistor řízený polem s kanálem typu n. Výstup hradla 110 typu AND je spojen s řídicí elektrodou 160 druhého tranzistoru 165, který je s výhodou tranzistor řízený polem s kanálem typu £ a výstup
-6CZ 284354 B6 hradla 115 typu AND je spojen s řídicí elektrodou 170 čtvrtého tranzistoru 175, který' je s výhodou tranzistor řízený polem s kanálem typu p.
Podle předkládaného vynálezu jsou emitory 180, 185 tranzistorů 145, 155 spojeny se čtvrtou svorkou 190, zatímco emitory 195, 200 tranzistorů 165, 175 jsou spojeny s pátou svorkou 205. Na čtvrtou svorku 190 je s výhodou přivedeno kladné napětí V+, zatímco napětí přibližně 0 voltů, tj. zem, je přivedeno na pátou svorku 205. Šestá svorka 208 přivádí výstupní signál OS na komunikační sběrnici 78, obr. 2, a je spojena s kolektory 210, 215. 220, 225 každého ze čtyř tranzistorů 145, 155, 165, 175.
Obvodové prvky budiče 94 sběrnice jsou podle předkládaného vynálezu integrovány do mikropočítače 44 a rozšiřujícího integrovaného obvodu 68. Je ale třeba si uvědomit, že obvodové prvky budiče 94 sběrnice mohou být realizovány diskrétními součástkami, jako např. následujícími součástkami, které jsou všechny vyráběny firmou Motorola, Schaumburg, Illinois:
obvodový prvek označení součástky invertory 120, 125 HC04 hradla 110, 115 typu AND HC08A hradla 130, 135 typu NAND HC00A tranzistory 145, 155, 165, 175 MPM3004
Tok signálu ve sběmicovém budiči 94 může být snadno sledován pomocí obr. 5 společně s obr. 4. Obr. 5 je pravdivostní tabulka ukazující stavy uzlů a, b, c, d, e, f a provozní stavy tranzistorů 145, 155, 165, 175 vzhledem k datovému signálu PS přivedenému na svorku 100, uvolňovacímu signálu přivedenému na svorku 105 a signálu řízení rychlosti SC přivedenému na svorku 108. Jak bylo popsáno výše, budič 94 sběrnice v každém obvodu je uvolněn při vysílání informace a zablokován, když je informace přijímána. Budič 94 sběrnice je zablokován když uvolňovací signál má dolní úroveň napětí a signál řízení rychlosti má dolní úroveň napětí. Když má uvolňovací signál dolní úroveň napětí, má výstup hradla 135 typu NAND, tj. uzel c horní úroveň napětí. Tranzistor 155 je tedy v nevodivém stavu a výstup hradla 110 typu AND. tj. f má dolní úroveň a tranzistor 165 je tudíž v nevodivém stavu. Pokud má i signál řízení ry chlosti dolní úroveň napětí, výstup hradla 130 typu NAND, tj. uzel d má horní úroveň napětí, takže tranzistor 145 je v nevodivém stavu. Dolní úroveň napětí signálu pro řízení rychlosti dále způsobí, že výstup hradla 115 typu AND, tj. uzel e má dolní úroveň napětí, takže tranzistor 175 se uvede do nevodivého stavu. Výsledkem toho je, že svorka 208, na které se objevuje výstupní signál, zůstává odpojena jak od kladného napětí tak od země, což ve skutečnosti znamená zablokování budiče 94 sběrnice.
Budič 94 sběrnice dostává na svorku 105 uvolňovací signál s horní napěťovou úrovní, když má generovat výstupní signál. Jestliže budič 94 sběrnice dostává současně s uvolňovacím signálem s horní napěťovou úrovní signál řízení rychlosti s dolní napěťovou úrovní na svorku 108. je budič 94 sběrnice uvolněn pro komunikaci nízkou rychlostí.
Jestliže má signál řízení dolní úroveň napětí, jak bylo popsáno blíže, výstup hradla 130 typu NAND, tj. uzel d zůstává na horní úrovni napětí a výstup hradla 115 typu AND, tj. uzel e zůstává na dolní úrovni napětí. Z toho důvodu zůstávají tranzistory 145 a 175 v nevodivém stavu bez ohledu na napěťové úrovně uvolňovacího signálu a datového signálu. Stavy uzlů c, f se ale mění, jak se mění napěťové úrovně uvolňovacího signálu a datového signálu. Když má uvolňovací signál horní napěťovou úroveň a datový signál dolní napěťovou úroveň, má výstup invertoru 125, tj. uzel a, horní úroveň napětí a výstup hradla 135 typu NAND, tj. uzel c dolní úroveň napětí, což uvede tranzistor 155 do vodivého stavu. V ten samý okamžik je výstup hradla 110 typu NAND, tj. uzel f na dolní napěťové úrovni, takže tranzistor 165 je v nevodivém stavu. V této situaci tudíž tranzistor 155 připojuje ke svorce 208 kladné napětí V+, takže kapacitní
-7CZ 284354 B6 zátěž, například mikropočítač 44 nebo rozšiřující integrovaný obvod 68, připojený ke svorce 208, se nabíjí prvním předem určeným proudem. Když je jak uvolňovací signál tak datový signál na horní úrovni napětí, je výstup invertoru 125, tj. uzel a na dolní úrovni napětí a výstup hradla 135 typu NAND, tj. uzel c na horní úrovni napětí, což uvede tranzistor 155 do nevodivého stavu. Výstup hradla 110 typu AND, tj. uzel f je ale na horní napěťové úrovni a tranzistor 165 je tedy ve vodivém stavu. V důsledku toho je svorka 208 spojena přes tranzistor 165 se zemí, takže kapacitní zátěž se vybíjí.
Obr. 6 je signálový diagram znázorňující datový signál (vyznačen čárkovaně) přiváděný na svorku 100 a výsledný výstupní signál (vyznačen plnou čarou) na svorce 208. jestliže uvolňující signál má horní úroveň a signál řízení rychlosti má dolní úroveň napětí. Je vidět, že kapacitní zátěž, tj. mikropočítač 44 (obr. 2) nebo rozšiřující integrovaný obvod 68, připojená ke svorce 208 je nabíjena a vybíjena když datový signál přechází do dolní a horní úrovně napětí, výsledkem čehož jsou předem určené doby náběhu a doběhu výstupního signálu. Podle předkládaného vynálezu jsou doby náběhu a doběhu výstupního signálu relativně dlouhé, je-li signál řízení rychlosti v dolní úrovni napětí, tj. jsou-li přijímací obvody 42 uvolněny, protože z výstupu sběmicového rozhraní 208 vytéká a do něj vtéká relativně malý výstupní proud. Odborníci v daném oboru ocení, že doby náběhu a doběhu mohou být nastaveny volbou geometrie tranzistorů 155. 165. protože tím lze nastavit hodnotu odporů mezi kolektory a emitory RDS a tím i výsledný proud, s kterým pracuje budič 94 sběrnice.
Z obrázků 4 a 5 je vidět, že základní jednotky 58 (obr. 2) přichází na svorku 108 řídicí signál, který má horní napěťovou úroveň, když má na sběrnici 78 probíhat komunikace vysokou datovou rychlostí. Je-li signál řízení rychlosti na horní úrovni napětí a datový signál na dolní úrovni napětí, je výstup invertoru 120. tj. uzel b, na horní napěťové úrovni a výstup hradla 130 typu NAND, tj. uzel d, je na dolní napěťové úrovni. V důsledku toho je tranzistor 145 ve vodivém stavu. Pokud je současně uvolňovací signál na horní úrovni napětí, je tranzistor 155 rovněž ve vodivém stavu. Oba tranzistory 145, 155 tudíž připojují napětí V+ na svorku 208. Pokud mají tranzistory 145, 155 stejné proudové vlastnosti a stejný Rds, je kapacitní zátěž připojená na svorku 208 nabíjena přibližně dvakrát rychleji než když je vodivý pouze tranzistor 155. Je tedy vidět, že rychlost nabíjení kapacitní zátěže závisí na výběru geometrií tranzistoru 145, 155.
Pokud jsou všechny tři signály, tj. signál řízení rychlosti, uvolňovací signál a datový signál na horní napěťové úrovni, jsou výstupy invertorů 125, 120. tj. uzly a, b na dolní napěťové úrovni a v důsledku toho jsou výstupy hradel 130, 135 typu NAND, tj. uzly c, d na horní napěťové úrovni. Oba tranzistory 145, 155 jsou tudíž v nevodivém stavu. Výstupy hradel 110, 115 typu AND, tj. uzly e, f jsou ale na horní napěťové úrovni, takže tranzistory 165, 175 jsou ve vodivém stavu.
V této situaci připojují tranzistory 165, 175 svorku 208 na zem. Kapacitní zátěž se tak vybíjí vyšší rychlostí, než když je cesta mezí svorkou 208 a zemí tvořena pouze tranzistorem 165, jak je tomu v situaci, kdy je signál řízení rychlosti na dolní napěťové úrovni.
Na obr. 7 je signálový diagram zobrazující datový signál (znázorněný čárkovaně) a výsledný výstupní signál (znázorněný plnou čarou), je-li signál řízení rychlosti na homí úrovni napětí a uvolňovací signál také na homí úrovni napětí. Jak je z obrázku vidět, doby náběhu a doběhu výstupního signálu jsou relativně krátké ve srovnání se signálem na obr. 6. Je to proto, že když je signál řízení rychlosti na homí úrovni napětí, pracují dva tranzistory paralelně, v důsledku čehož pracuje budič 94 sběrnice (obr. 4) s vyšším proudem. Naopak, je-li signál řízení rychlosti na dolní úrovni napětí a uvolňovací signál na homí úrovni napětí, tranzistory 145, 175 nepracují a budič 94 sběrnice pracuje s menším proudem.
Jestliže jsou přijímací obvody 42 uvolněny, např. při příjmu zprávy rádiovým přijímačem 40 (obr. 2) je signál řízení rychlosti přiváděný na budič 94 sběrnice na dolní úrovni napětí.
V důsledku toho pracuje budič 94 sběrnice tak jak bylo popsáno výše v režimu s nízkou rychlostí a nízkým proudem, takže doby náběhu a doběhu výstupního signálu jsou relativně dlouhé a data
-8CZ 284354 Bó jsou po komunikační sběrnici 78 přenášena relativně nízkou rychlostí přenosu dat, např. 10-30 kbit/sec. V této situaci jsou výhodně doby náběhu a doběhu natolik dlouhé, že komunikace po komunikační sběrnici 78 (obr. 2) neruší činnost přijímacích obvodů 42. Jestliže jsou naopak přijímací obvody 42 zablokovány, základní jednotka 58 (obr. 2) dává signál řízení rychlosti s horní úrovní napětí, důsledkem čehož je režim práce budiče 94 sběrnice s vysokou rychlostí a vysokým proudem. V tomto režimu jsou doby náběhu a doběhu výstupního signálu relativně krátké a přenos dat po komunikační sběrnici 78 se děje vysokou rychlostí přenosu dat, např. ΙΙΟ Mbit/sec. Komunikace takto vysokou rychlostí přenosu dat generuje poměrně značný vysokofrekvenční šum, ale protože přijímací obvody 42 jsou zablokovány, je velikost generovaného šumu bezpředmětná.
Z obrázků 4 a 5 je vidět, že budič 94 sběrnice může v případě potřeby pracovat ve čtvrtém režimu, ve kterém je uvolňovací signál na dolní napěťové úrovni a signál řízení ry chlosti na horní napěťové úrovní, jak je vidět z pravdivostní tabulky obr. 5. Protože je ale požadováno, aby budič 94 sběrnice pracoval pouze je-li uvolňovací signál na horní napěťové úrovni, drží mikropočítač 44 signál řízení rychlosti na dolní napěťové úrovni, pokud je uvolňovací signál na dolní napěťové úrovni a tím blokuje budič 94 sběrnice, jak je vidět z pravdivostní tabulky.
Na obr. 8 je znázorněn dvojrychlostní budič 94 sběrnice podle jiné alternativy předkládaného vynálezu. Tento jednosměrný budič 94 sběrnice může být využit např. v situacích, kdy první zařízení, jako třeba mikropočítač 44 nepřetržité přenáší informace do jiných zařízení dvěma různými rychlostmi. Budič 94 sběrnice obsahuje první svorku 400 pro přivedení datového signálu, který má dolní a horní napěťové úrovně a druhé svorky 405 pro přivedení signálu řízeni rychlosti, který je generován vy sílacím zařízením. První svorka 400 je spojena s prvním vstupem hradla 410 typu AND a se vstupem invertoru 415, jehož výstup je spojen s prvním vstupem hradla 420 typu NAND. Druhá svorka 405 je spojena s druhým vstupem hradla 410 typu AND a druhým vstupem hradla 420 typu NAND.
První svorka 400 je dále spojena s řídicí elektrodou 425 prvního tranzistoru 430. který je s výhodou tranzistor řízený polem s kanálem typu n a s řídicí elektrodou 435 druhého tranzistoru 440, který je s výhodou tranzistor řízený polem s kanálem typu p. Výstup hradla 420 typu NAND je spojen s řídicí elektrodou 445 třetího tranzistoru 450. který je s výhodou tranzistor řízený polem s kanálem typu n. Řídicí elektroda 455 čtvrtého tranzistoru 460, který je s výhodou tranzistor řízený polem s kanálem typu p je spojená s výstupem hradla typu AND 410. Podle této alternativy předkládaného vynálezu je třetí svorka 461, na kterou je přivedeno kladné napětí (V+) spojena s emitory 475. 480 tranzistorů 440, 460 jsou připojeny ke čtvrté svorce 462. Na čtvrtou svorku 462 je připojeno napájecí napětí přibližně 0V, tj. zem. Pátá svorka 482 přivádí výstupní signál OS na komunikační sběrnici a je spojena s kolektory 484, 486. 488. 490 každého z tranzistorů 430. 440. 450. 460.
Signálový tok ve sběmicovém budiči 94 může být snadno sledován podle obr. 8 a obr. 9, což je pravdivostní tabulka ukazující stavy uzlů a, b, c a pracovní stavy tranzistorů 430, 440. 450, 460 vzhledem k datovému signálu PS přiváděnému na svorku 400 a signálu řízení ry chlosti SC přiváděnému na svorku 405. Jestliže je signál řízení rychlosti na dolní úrovni napětí, což indikuje, že přijímací obvody jsou uvolněny (na obrázku není ukázáno), je výstup hradla typu NAND 420. tj. uzel b trvale na horní úrovni napětí a tranzistor 450 je tudíž nevodivý. Dále je výstup hradla 410 typu AND, tj. uzel c na dolní úrovni napětí, čímž se udržuje tranzistor 460 v nevodivém stavu bez ohledu na napětí datového signálu přivedeného na svorku 400.
Stavy tranzistorů 430, 440 se mění podle napětí na svorce 400, je-li signál řízení rychlosti na dolní úrovni napětí. Má-li datový signál přivedený na svorku 400 dolní úroveň napětí, tranzistor 430 se uvede do vodivého stavu a tranzistor 440 do nevodivého stavu. V tom případě je napětí V+ připojeno ke svorce 482 přes tranzistor 430. takže pro nabíjení kapacitní zátěže připojené ke svorce 482 je využíván první předem určený proud. Má-li datový signál horní napěťovou úroveň,
-9CZ 284354 B6 přejde tranzistor 430 do nevodivého stavu a tranzistor 440 do vodivého stavu. V důsledku toho je svorka 482 připojena k zemi přes tranzistor 440 a kapacitní zátěž se vybíjí.
Jestliže je signál řízení rychlosti na homí napěťové úrovni, což indikuje, že přijímací obvody (nejsou znázorněny) jsou zablokovány, a datový signál na dolní napěťové úrovni, je výstup invertoru 415, tj. uzel a na homí úrovni napětí. Výstup hradla 420 typu NAND, tj. uzel b je tudíž na dolní úrovni napětí, takže tranzistor 450 je ve vodivém stavu. Výstup hradla 410 typu AND, tj. uzel c je na dolní úrovni napětí, v důsledku čehož je tranzistor 460 v nevodivém stavu. Současně je tranzistor 430 uveden do vodivého stavu a tranzistor 440 do nevodivého stavu datovým signálem s dolní úrovní napětí. Pokud je tedy signál řízení rychlosti na homí úrovni napětí a datový signál má dolní úroveň napětí, připojují napětí V+ ke svorce 482 oba tranzistory 430 a 450. Nabíjení kapacitní zátěže je tudíž rychlejší než, když je vodivý pouze tranzistor 430.
Jsou-li signál řízení rychlosti a datový signál na homí napěťové úrovni, je výstup invertoru 415. tj. uzel a na dolní napěťové úrovni. Výstup hradla 120 typu NAND, tj. uzel b tudíž přejde do homí napěťové úrovně a tranzistor 450 se stane nevodivým. Současně přejde výstup 110 hradla typu AND, tj. uzel c do homí napěťové úrovně a tranzistor 460 se stane vodivým. Dále uvede datový signál s homí úrovní napětí tranzistor 430 do nevodivého stavu a tranzistor 440 do vodivého stavu. Oba tranzistory 430 a 450 jsou tedy v nevodivém stavu, takže napětí V+ je izolováno od svorky 482. Tranzistory 440, 460 jsou vodivé, takže svorka 482 je připojena k zemi a kapacitní zátěž se vybíjí. V tomto případě se kapacitní zátěž vybíjí vyšší rychlostí než když cestu mezi svorkou 482 a zemí tvoří pouze tranzistor 440. jak je tomu v případě, kdy je signál řízení ry chlosti na dolní napěťové úrovni.
Obr. 10 je časový diagram zobrazující, podle alternativního uspořádání předkládaného vynálezu, čas zapnutí přijímacích obvodů obsažených v rádiovém přijímači a časování sběmicové komunikace mezi mikropočítačem a rozšiřujícím integrovaným obvodem, který je s mikropočítačem komunikační sběrnicí spojen. Podle alternativního uspořádání předkládaného vynálezu je komunikace na komunikační sběrnici zablokována když jsou přijímací obvody uvolněny, v čase tb až do doby, kdy jsou přijímací obvody zablokovány, v čase t2. Z tohoto důvodu není komunikační sběrnicí generován žádný vysokofrekvenční šum po dobu uvolnění přijímacích obvodů a vysokofrekvenční vlastnosti rádiového přijímače nejsou zhoršovány. Poté, co jsou v čase t2 přijímací obvody zablokovány, obnoví se komunikace na komunikační sběrnici mezi časy t2 a Í3. Během této doby probíhá komunikace mezi mikropočítačem a rozšiřujícím integrovaným obvodem vysokou rychlostí přenosu dat. Podle tohoto alternativního uspořádání může být namísto budiče sběrnice 94 (obr. 4) použit běžný budič sběrnice, protože komunikace probíhá pouze jednou vysokou rychlostí. V tomto případě ale nemohou být prováděny operace, které vyžadují komunikaci mezi mikropočítačem a rozšiřujícím integrovaným obvodem, jako např. dekódování nebo zobrazování, dokud nejsou přijímací obvody zablokovány.
Souhrnně se dá říci, že rádiový přijímač popsaný výše, využívá běžné způsoby šetření baterií tím. že uvolňuje a blokuje přijímací obvody v předem určených časech. Když jsou přijímací obvody uvolněny, probíhá přenos dat mezi mikropočítačem a rozšiřujícím integrovaným obvodem relativně nízkou datovou rychlostí, při které má datový signál dlouhé doby náběhu a doběhu.
V důsledku toho je generován minimální vysokofrekvenční šum a přijímací obvody nejsou datovým signálem znecitlivěny. Naopak, když jsou přijímací obvody zablokovány, obnoví se komunikace mezi mikropočítačem a rozšiřujícím integrovaným obvodem vysokou rychlostí přenosu dat a je generován silný vysokofrekvenční šum. Vlastnosti rádiového přijímače tím ale nejsou dotčeny, protože přijímací obvody nepřijímají informace.
V běžných rádiových přijímačích probíhá komunikace na komunikační sběrnici vysokou datovou rychlostí i v případě, že rádiový přijímač je uvolněn. Tato vysokorychlostní komunikace generuje silné vysokofrekvenční rušení, které může podstatně zhoršit vlastnosti přijímacích
- 10CZ 284354 B6 obvodů. V důsledku toho může být informace, která má být přijmuta rádiovým přijímačem, přijmuta chybně nebo dokonce ztracena.
V tomto návrhu je předkládaná metoda a zařízení pro řízení vysokofrekvenčního rušení v rozšířeném mikropočítačovém systému, který má jeden nebo více integrovaných obvodů navzájem spojených s mikropočítačem komunikační sběrnicí.
Claims (8)
1. Rádiový přijímač (40) s obvody pro ovládání vysokofrekvenčního rušení, zahrnující přijímací obvody (42) mající vstup vysokofrekvenčního signálu a výstup demodulovaného signálu, mikropočítač (44) mající vstup demodulovaného signálu spojený s výstupem demodulovaného signálu přijímacích obvodů (42) a vstup/výstup datového signálu a rozšiřující integrovaný obvod (68) spojený se vstupem/výstupem datového signálu mikropočítače (44), vyznačující se tím, že přijímací obvody (42) mají vstup uvolňovacího signálu, rozšiřující integrovaný obvod (68) má vstup signálu řízení rychlosti a mikropočítač (44) má výstup uvolňovacího signálu spojený se vstupem uvolňovacího signálu přijímacích obvodů (42) a vystup signálu řízení rychlosti má spojen se vstupem signálu řízení rychlosti rozšiřujícího integrovaného obvodu (68).
2. Rádiový přijímač (40) podle nároku 1, vyznačující se tím, že mezi mikropočítač (44) a rozšiřující integrovaný obvod (68) je zapojena komunikační sběrnice (78).
3. Rádiový přijímač (40) podle nároku 2, vyznačující se t í m , že mikropočítač (44) obsahuje základní jednotku (58) spojenou s přijímacími obvody (42) a sběmicové rozhraní (76) spojené se základní jednotkou (58) a komunikační sběrnicí (78).
4. Rádiový přijímač (40) podle nároku 3, vyznačující se tím, že sběmicové rozhraní (76) obsahuje dvojrychlostni budič (94) sběrnice obsahující první svorku (100) spojenou se vstupem/vý stupem datového signálu, druhou svorku (108) spojenou s výstupem signálu řízení rychlosti mikropočítače (44) a třetí svorku (208) spojenou s komunikační sběrnicí (78) a budicí prostředek zapojený mezi první, druhou a třetí svorkou (100, 108, 208).
5. Rádiový přijímač (40) podle nároku 4, vyznačující se tím, že budicí prostředek obsahuje nízkorychlostní tranzistorový stupeň sestávající z prvního tranzistoru (155) pro selektivní připojení kladného napětí k třetí svorce (208) a druhého tranzistoru (165) pro selektivní připojení třetí svorky (208) na zem.
6. Rádiový přijímač (40) podle nároku 5, vyznačující se tím, že budicí prostředek dále obsahuje vysokorychlostní tranzistorový stupeň sestávající z třetího tranzistoru (145) pro selektivní připojení kladného napětí ke třetí svorce (208) a čtvrtého tranzistoru (175) pro selektivní připojení třetí svorky (208) na zem.
7. Rádiový přijímač (40) podle nároku 6, vyznačující se tím. že první a třetí tranzistor (155, 145) jsou tranzistory řízené polem s kanálem typu n a druhý a čtvrtý tranzistor (165, 175) jsou tranzistory řízené polem s kanálem typu p.
8. Rádiový přijímač (40) podle nároku 6 nebo 7, vyznačující se tím, že budicí prostředek dále obsahuje invertor (120) mající vstup spojený s první svorkou (100), hradlo (130)
- 11 CZ 284354 B6 typu NAND mající první a druhý vstup spojený s druhou svorkou (108) a výstupem invertoru (120) a mající výstup spojen s řídicí elektrodou (140) třetího tranzistoru (145) a hradlo (115) typu AND mající první a druhý vstup spojený s první a druhou svorkou (100, 108) a výstup s řídicí elektrodou (170) čtvrtého tranzistoru (175) a kde první svorka (100) je spojena s řídicími 5 elektrodami (150, 160) prvního a druhého tranzistoru (155, 165), emitory (185, 180) prvního a třetího tranzistoru (155, 145) jsou spojeny skladným napětím, emitory (195, 200) druhého a čtvrtého tranzistoru (165, 175) jsou spojeny se zemí a kolektory (215, 220, 210, 225) prvního, druhého, třetího a čtvrtého tranzistoru (155, 165, 145, 175) jsou spojeny se třetí svorkou (208).
ío 9. Rádiový přijímač (40) podle kteréhokoli z nároků 6 až 8, vyznačující se tím, že dvojrychlostní budič (94) sběrnice dále obsahuje čtvrtou svorku (105) spojenou s výstupem uvolňovacího signálu mikropočítače (44).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/083,584 US5471663A (en) | 1993-07-01 | 1993-07-01 | Expanded microcomputer system for controlling radio frequency interference |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CZ53195A3 CZ53195A3 (en) | 1995-10-18 |
| CZ284354B6 true CZ284354B6 (cs) | 1998-11-11 |
Family
ID=22179293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CZ95531A CZ284354B6 (cs) | 1993-07-01 | 1994-05-31 | Rozšířený mikropočítačový systém pro ovládání vysokofrekvenčního rušení |
Country Status (18)
| Country | Link |
|---|---|
| US (1) | US5471663A (cs) |
| EP (1) | EP0667062B1 (cs) |
| JP (1) | JPH08500951A (cs) |
| KR (2) | KR950703229A (cs) |
| AT (1) | ATE206570T1 (cs) |
| AU (1) | AU668835B2 (cs) |
| BR (1) | BR9405441A (cs) |
| CA (1) | CA2142880A1 (cs) |
| CZ (1) | CZ284354B6 (cs) |
| DE (1) | DE69428514T2 (cs) |
| ES (1) | ES2165394T3 (cs) |
| FI (1) | FI950933A0 (cs) |
| NZ (1) | NZ269000A (cs) |
| PL (1) | PL173961B1 (cs) |
| RU (1) | RU2123236C1 (cs) |
| TW (1) | TW242722B (cs) |
| UA (1) | UA35597C2 (cs) |
| WO (1) | WO1995001675A1 (cs) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5630224A (en) * | 1994-12-29 | 1997-05-13 | Motorola, Inc. | Method and apparatus for avoiding desensitization of a radio frequency receiver |
| US5765113A (en) * | 1994-12-29 | 1998-06-09 | Russo; David William | Method and apparatus for avoiding desensitization of a radio frequency receiver |
| US5842037A (en) * | 1995-03-20 | 1998-11-24 | Telefonaktiebolaget Lm Ericsson | Interference reduction in TDM-communication/computing devices |
| US5729158A (en) * | 1995-07-07 | 1998-03-17 | Sun Microsystems, Inc. | Parametric tuning of an integrated circuit after fabrication |
| JP3570846B2 (ja) * | 1997-03-27 | 2004-09-29 | Ｎｅｃアクセステクニカ株式会社 | 無線携帯情報端末 |
| US6549560B1 (en) | 1997-06-03 | 2003-04-15 | The United States Of America As Represented By The Secretary Of The Navy | Comb limiter combiner for frequency-hopped communications |
| US6169889B1 (en) | 1997-08-04 | 2001-01-02 | Motorola | Method and electronic device using random pulse characteristics in digital signals |
| US6043762A (en) * | 1998-05-05 | 2000-03-28 | Fairchild Semiconductor Corp. | Hardware bit coder |
| JP3149866B2 (ja) * | 1998-12-10 | 2001-03-26 | 日本電気株式会社 | 無線携帯端末 |
| JP4177525B2 (ja) * | 1999-07-23 | 2008-11-05 | 京セラ株式会社 | 携帯電話機 |
| TW519792B (en) * | 2000-08-30 | 2003-02-01 | Cirrus Logic Inc | Circuits and methods for reducing interference from switched mode circuits |
| US6907028B2 (en) * | 2002-02-14 | 2005-06-14 | Nokia Corporation | Clock-based time slicing |
| US7324496B1 (en) | 2002-05-01 | 2008-01-29 | Nxp B.V. | Highly integrated radio-frequency apparatus and associated methods |
| JP2004193951A (ja) * | 2002-12-11 | 2004-07-08 | Nec Saitama Ltd | 携帯電話装置および携帯電話装置における受信感度劣化防止方法並びにプログラム |
| US8478921B2 (en) * | 2004-03-31 | 2013-07-02 | Silicon Laboratories, Inc. | Communication apparatus implementing time domain isolation with restricted bus access |
| GB0407587D0 (en) * | 2004-04-02 | 2004-05-05 | Univ Nottingham Trent | Cancer associated antigens |
| US8884791B2 (en) * | 2004-06-29 | 2014-11-11 | St-Ericsson Sa | Keypad scanning with radio event isolation |
| US7248848B2 (en) * | 2004-06-30 | 2007-07-24 | Matthews Phillip M | Communication apparatus including dual timer units |
| US7433393B2 (en) | 2004-07-23 | 2008-10-07 | Nxp B.V. | Apparatus for controlling a digital signal processor for radio isolation and associated methods |
| US8472990B2 (en) * | 2004-07-23 | 2013-06-25 | St Ericsson Sa | Apparatus using interrupts for controlling a processor for radio isolation and associated method |
| US20050008095A1 (en) * | 2004-07-23 | 2005-01-13 | Rush Frederick A. | Apparatus using interrupts for controlling a processor for radio isolation and associated methods |
| US7761056B2 (en) * | 2004-07-23 | 2010-07-20 | St-Ericsson Sa | Method of controlling a processor for radio isolation using a timer |
| US7593482B2 (en) * | 2004-09-30 | 2009-09-22 | St-Ericsson Sa | Wireless communication system with hardware-based frequency burst detection |
| US7567637B2 (en) | 2004-09-30 | 2009-07-28 | St-Ericsson Sa | Wireless communication system and method with frequency burst acquisition feature using autocorrelation and narrowband interference detection |
| US7778674B2 (en) * | 2004-12-29 | 2010-08-17 | St-Ericsson Sa | Communication apparatus having a SIM interface compatible with radio isolation |
| US8019382B2 (en) * | 2004-12-29 | 2011-09-13 | St-Ericsson Sa | Communication apparatus having a standard serial communication interface compatible with radio isolation |
| JP4227961B2 (ja) * | 2005-01-11 | 2009-02-18 | 埼玉日本電気株式会社 | 携帯電話装置 |
| US7209061B2 (en) * | 2005-03-30 | 2007-04-24 | Silicon Laboratories, Inc. | Method and system for sampling a signal |
| US7805170B2 (en) * | 2005-03-30 | 2010-09-28 | St-Ericsson Sa | System and method for efficient power supply regulation compatible with radio frequency operation |
| JP2006294751A (ja) * | 2005-04-07 | 2006-10-26 | Toshiba Corp | 半導体集積回路及びその製造方法 |
| US7801207B2 (en) * | 2005-06-24 | 2010-09-21 | St-Ericsson Sa | Signal processing task scheduling in a communication apparatus |
| US7283503B1 (en) | 2005-06-24 | 2007-10-16 | Silicon Laboratories, Inc. | Communication apparatus including a buffer circuit having first and second portions for alternately storing results |
| US7414560B2 (en) * | 2005-06-29 | 2008-08-19 | Shaojie Chen | Wireless communication system including an audio underflow protection mechanism operative with time domain isolation |
| FR2895200B1 (fr) * | 2005-12-20 | 2008-02-22 | Silicon Lab Inc | Procede d'acquisition d'un burst de correction de frequence par un dispositif de radiocommunication, et dispositif de radiocommunication correspondant. |
| DE102007023927B3 (de) * | 2007-05-23 | 2009-01-08 | Vega Grieshaber Kg | Massekopplung an getakteten HF-Bauelementen |
| RU2465645C1 (ru) * | 2011-11-01 | 2012-10-27 | Открытое акционерное общество "АНГСТРЕМ" | Интегральная микросхема радиочастотного идентификатора |
| EP3954411A1 (en) | 2017-01-31 | 2022-02-16 | Medtronic MiniMed, Inc. | Ambulatory infusion devices and filter assemblies for use with same |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3801831A (en) * | 1972-10-13 | 1974-04-02 | Motorola Inc | Voltage level shifting circuit |
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
| US4606076A (en) * | 1985-01-07 | 1986-08-12 | Motorola, Inc. | Communication receiver system having a voltage converter with an operating frequency below the receiver IF |
| US4879758A (en) * | 1987-01-02 | 1989-11-07 | Motorola, Inc. | Communication receiver system having a decoder operating at variable frequencies |
| JPH0744477B2 (ja) * | 1988-07-15 | 1995-05-15 | 日本電気株式会社 | 小型デジタル無線受信機 |
| US5086501A (en) * | 1989-04-17 | 1992-02-04 | Motorola, Inc. | Computing system with selective operating voltage and bus speed |
| FR2659812B1 (fr) * | 1990-03-16 | 1994-03-25 | Matra Communication | Dispositif de radio communication a multiplexage dans le temps. |
| CH680343A5 (cs) * | 1990-06-28 | 1992-08-14 | Erika Koechler | |
| JP2712868B2 (ja) * | 1991-03-30 | 1998-02-16 | 日本電気株式会社 | 選択呼出受信機 |
| GB9109301D0 (en) * | 1991-04-30 | 1991-06-19 | Motorola Israel Ltd | Electronic equipment |
| US5128890A (en) * | 1991-05-06 | 1992-07-07 | Motorola, Inc. | Apparatus for performing multiplications with reduced power and a method therefor |
| MY118023A (en) * | 1991-10-25 | 2004-08-30 | Texas Instruments Inc | High speed, low power high common mode range voltage mode differential driver circuit |
| US5280587A (en) * | 1992-03-31 | 1994-01-18 | Vlsi Technology, Inc. | Computer system in which a bus controller varies data transfer rate over a bus based on a value of a subset of address bits and on a stored value |
| US5311514A (en) * | 1993-04-01 | 1994-05-10 | Ford Motor Company | Driver for bus circuit of motor vehicle multiplex communications system |
-
1993
- 1993-07-01 US US08/083,584 patent/US5471663A/en not_active Expired - Lifetime
-
1994
- 1994-05-31 KR KR1019950700810A patent/KR950703229A/ko active Granted
- 1994-05-31 JP JP7503480A patent/JPH08500951A/ja active Pending
- 1994-05-31 CZ CZ95531A patent/CZ284354B6/cs not_active IP Right Cessation
- 1994-05-31 RU RU95106459A patent/RU2123236C1/ru active
- 1994-05-31 ES ES94921914T patent/ES2165394T3/es not_active Expired - Lifetime
- 1994-05-31 UA UA95028200A patent/UA35597C2/uk unknown
- 1994-05-31 BR BR9405441-0A patent/BR9405441A/pt not_active Application Discontinuation
- 1994-05-31 NZ NZ269000A patent/NZ269000A/en unknown
- 1994-05-31 CA CA002142880A patent/CA2142880A1/en not_active Abandoned
- 1994-05-31 WO PCT/US1994/005945 patent/WO1995001675A1/en active IP Right Grant
- 1994-05-31 EP EP94921914A patent/EP0667062B1/en not_active Expired - Lifetime
- 1994-05-31 DE DE69428514T patent/DE69428514T2/de not_active Expired - Lifetime
- 1994-05-31 KR KR1019950700810A patent/KR0142113B1/ko not_active Expired - Fee Related
- 1994-05-31 AT AT94921914T patent/ATE206570T1/de not_active IP Right Cessation
- 1994-05-31 AU AU72433/94A patent/AU668835B2/en not_active Ceased
- 1994-05-31 PL PL94307563A patent/PL173961B1/pl not_active IP Right Cessation
- 1994-06-07 TW TW083105179A patent/TW242722B/zh active
-
1995
- 1995-03-01 FI FI950933A patent/FI950933A0/fi not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| CA2142880A1 (en) | 1995-01-12 |
| AU7243394A (en) | 1995-01-24 |
| US5471663A (en) | 1995-11-28 |
| PL173961B1 (pl) | 1998-05-29 |
| ATE206570T1 (de) | 2001-10-15 |
| EP0667062A4 (en) | 1999-06-23 |
| DE69428514D1 (de) | 2001-11-08 |
| DE69428514T2 (de) | 2002-05-08 |
| BR9405441A (pt) | 1999-09-08 |
| CZ53195A3 (en) | 1995-10-18 |
| KR950703229A (ko) | 1995-08-23 |
| KR0142113B1 (ko) | 1998-07-01 |
| RU2123236C1 (ru) | 1998-12-10 |
| EP0667062B1 (en) | 2001-10-04 |
| EP0667062A1 (en) | 1995-08-16 |
| TW242722B (cs) | 1995-03-11 |
| AU668835B2 (en) | 1996-05-16 |
| FI950933A7 (fi) | 1995-03-01 |
| ES2165394T3 (es) | 2002-03-16 |
| PL307563A1 (en) | 1995-05-29 |
| FI950933A0 (fi) | 1995-03-01 |
| NZ269000A (en) | 1997-12-19 |
| JPH08500951A (ja) | 1996-01-30 |
| WO1995001675A1 (en) | 1995-01-12 |
| UA35597C2 (uk) | 2001-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CZ284354B6 (cs) | Rozšířený mikropočítačový systém pro ovládání vysokofrekvenčního rušení | |
| KR100300626B1 (ko) | 로컬에리어네트워크회선시스템 | |
| JPS6333021A (ja) | 携帯無線電話機 | |
| EP0092219B1 (en) | Battery saving circuit for paging receiver or the like | |
| US5053943A (en) | Control circuit for autonomous counters of a plurality of cpu's or the like with intermittent operation and reset after a predetermined count | |
| KR0157129B1 (ko) | 확장장치와 휴대용 컴퓨터간의 신호 연결 제어장치 및 이를 포함한 확장장치 | |
| EP1304842B1 (en) | Serial differential data link with automatic power down | |
| US6674762B2 (en) | System for the transmission of data | |
| JPH0738188B2 (ja) | マイクロコンピュータ及びこれを用いた非接触ｉｃカード | |
| US6366768B1 (en) | Circuit and method of frequency synthesizer control with a serial peripheral interface | |
| CN212324116U (zh) | 一种通信设备、塔放设备及其自动切换电路 | |
| JPH06195476A (ja) | マイクロコントローラを組入れる集積回路およびそれによる電力消費を減じるための方法 | |
| JPH06195478A (ja) | 集積回路 | |
| CN111625484B (zh) | 一种通信装置 | |
| CN119135203A (zh) | 工业应用多协议收发器电路及工控设备 | |
| CN218003967U (zh) | 一种数字信号处理器的状态控制系统及车辆 | |
| US5298795A (en) | Current consumption control device | |
| JPH06177932A (ja) | 通信装置 | |
| KR950005628B1 (ko) | 클럭절환기능을 갖춘 휴대용 무선호출기 | |
| JPS61198829A (ja) | バツテリセ−ビング回路 | |
| JP3285221B2 (ja) | データ送信方式 | |
| KR100242691B1 (ko) | 업/다운 카운터의 카운트제어회로 | |
| JPH0498996A (ja) | 通信装置 | |
| JPH0516746A (ja) | 移動体用通信装置 | |
| CN117644832A (zh) | 一种can收发器、包括该收发器的电机驱控系统及车辆 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| IF00 | In force as of 2000-06-30 in czech republic | ||
| MM4A | Patent lapsed due to non-payment of fee |
Effective date: 20010531 |