JPH0738188B2 - マイクロコンピュータ及びこれを用いた非接触ｉｃカード - Google Patents
マイクロコンピュータ及びこれを用いた非接触ｉｃカードInfo
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- JPH0738188B2 JPH0738188B2 JP1268159A JP26815989A JPH0738188B2 JP H0738188 B2 JPH0738188 B2 JP H0738188B2 JP 1268159 A JP1268159 A JP 1268159A JP 26815989 A JP26815989 A JP 26815989A JP H0738188 B2 JPH0738188 B2 JP H0738188B2
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- G—PHYSICS
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- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロコンピュータ及びこれを用いた非
接触ICカードに係り、特にこれらの消費電力の低減化に
関する。
接触ICカードに係り、特にこれらの消費電力の低減化に
関する。
第４図に従来の非接触ICカードの構造を示す。CPU
（１）にROM（2a）、RAM（2b）、送信回路（３）及び受
信回路（４）がそれぞれ接続されており、これらにより
マイクロコンピュータ（５）が構成されている。このマ
イクロコンピュータ（５）の送信回路（３）及び受信回
路（４）にはそれぞれデータ送信アンテナ（６）及びデ
ータ受信アンテナ（７）が接続され、CPU（１）にはバ
ッテリ（８）及び発振子（９）が接続されている。そし
て、ICカードは、耐環境性の向上を図るため、その全体
が樹脂等により封止されている。
（１）にROM（2a）、RAM（2b）、送信回路（３）及び受
信回路（４）がそれぞれ接続されており、これらにより
マイクロコンピュータ（５）が構成されている。このマ
イクロコンピュータ（５）の送信回路（３）及び受信回
路（４）にはそれぞれデータ送信アンテナ（６）及びデ
ータ受信アンテナ（７）が接続され、CPU（１）にはバ
ッテリ（８）及び発振子（９）が接続されている。そし
て、ICカードは、耐環境性の向上を図るため、その全体
が樹脂等により封止されている。
CPU（１）にはバッテリ（８）から電源電圧が供給され
ると共に発振子（９）からはクロック信号が供給され、
これによりCPU（１）は予めROM（2a）に格納されていた
プログラムに基づいて作動する。このICカードは電磁波
を用いて外部とのデータの授受を行うものである。デー
タの受信時には、外部からの電磁波が受信アンテナ
（７）で受信され、受信回路（４）でデータに復調され
た後、CPU（１）に入力される。そして、CPU（１）でデ
ータ処理が行われ、必要に応じてデータがRAM（2b）に
記憶される。一方、データの送信時には、CPU（１）か
らデータが送信回路（３）に出力され、ここで搬送波が
このデータにより変調された後、送信アンテナ（６）か
ら送信される。
ると共に発振子（９）からはクロック信号が供給され、
これによりCPU（１）は予めROM（2a）に格納されていた
プログラムに基づいて作動する。このICカードは電磁波
を用いて外部とのデータの授受を行うものである。デー
タの受信時には、外部からの電磁波が受信アンテナ
（７）で受信され、受信回路（４）でデータに復調され
た後、CPU（１）に入力される。そして、CPU（１）でデ
ータ処理が行われ、必要に応じてデータがRAM（2b）に
記憶される。一方、データの送信時には、CPU（１）か
らデータが送信回路（３）に出力され、ここで搬送波が
このデータにより変調された後、送信アンテナ（６）か
ら送信される。
このICカードは通常時には外部からの電磁波を待つ待機
状態にあり、バッテリ（８）の消耗を防ぐため、マイク
ロコンピュータ（５）内のCPU（１）、ROM（2a）、RAM
（2b）及び送信回路（３）は動作が停止されている。し
かし、常に外部からの電磁波を監視する必要があるの
で、受信回路（４）だけは停止させることができない。
この待機状態において受信アンテナ（７）に電磁波が受
信されると、受信回路（４）によりCPU（１）の動作が
再開され、これに伴ってROM（2a）、RAM（2b）及び送信
回路（３）も作動し、データ処理、データの記憶、デー
タ送信等の一連の動作が行われた後、ICカードは再び待
機状態となる。
状態にあり、バッテリ（８）の消耗を防ぐため、マイク
ロコンピュータ（５）内のCPU（１）、ROM（2a）、RAM
（2b）及び送信回路（３）は動作が停止されている。し
かし、常に外部からの電磁波を監視する必要があるの
で、受信回路（４）だけは停止させることができない。
この待機状態において受信アンテナ（７）に電磁波が受
信されると、受信回路（４）によりCPU（１）の動作が
再開され、これに伴ってROM（2a）、RAM（2b）及び送信
回路（３）も作動し、データ処理、データの記憶、デー
タ送信等の一連の動作が行われた後、ICカードは再び待
機状態となる。
第５図に受信回路（４）の構成例を示す。受信アンテナ
（７）と並列にコンデンサ（11）が接続され、これによ
り所定の周波数の電磁波を受信するための共振回路（1
2）が形成されている。一方、基準電圧を決定するため
の抵抗（13）及び（14）が電源とグランドとの間に直列
に接続されている。また、Ｐチャネルトランジスタ（1
5）及び（16）により差動回路が形成されており、これ
らトランジスタ（15）及び（16）に共振回路（12）で生
じた入力電圧及び抵抗（13）、（14）により生じた基準
電圧をレベルシフトするためのＰチャネルトランジスタ
（17）及び（18）がそれぞれ接続されている。なお、差
動回路にはＮチャネルトランジスタ（19）及び（20）か
ら構成されるカレントミラー回路が負荷として接続され
ている。また、Ｐチャネルトランジスタ（21）、（22）
及び（23）はそれぞれトランジスタ（17）、（18）及び
差動回路のトランジスタ（15）、（16）にバイアス電流
を供給するためのものである。
（７）と並列にコンデンサ（11）が接続され、これによ
り所定の周波数の電磁波を受信するための共振回路（1
2）が形成されている。一方、基準電圧を決定するため
の抵抗（13）及び（14）が電源とグランドとの間に直列
に接続されている。また、Ｐチャネルトランジスタ（1
5）及び（16）により差動回路が形成されており、これ
らトランジスタ（15）及び（16）に共振回路（12）で生
じた入力電圧及び抵抗（13）、（14）により生じた基準
電圧をレベルシフトするためのＰチャネルトランジスタ
（17）及び（18）がそれぞれ接続されている。なお、差
動回路にはＮチャネルトランジスタ（19）及び（20）か
ら構成されるカレントミラー回路が負荷として接続され
ている。また、Ｐチャネルトランジスタ（21）、（22）
及び（23）はそれぞれトランジスタ（17）、（18）及び
差動回路のトランジスタ（15）、（16）にバイアス電流
を供給するためのものである。
共振回路（12）で受信電磁波に応じて発生した入力電圧
及び抵抗（13）、（14）による基準電圧はそれぞれトラ
ンジスタ（17）及び（18）でレベルシフトされて差動回
路に入力し、ここで比較される。これにより受信電磁波
に応じた出力信号がトランジスタ（15）及び（19）の接
続点ＡからCPU（１）に出力される。
及び抵抗（13）、（14）による基準電圧はそれぞれトラ
ンジスタ（17）及び（18）でレベルシフトされて差動回
路に入力し、ここで比較される。これにより受信電磁波
に応じた出力信号がトランジスタ（15）及び（19）の接
続点ＡからCPU（１）に出力される。
上述したように、このような構成の受信回路（４）はIC
カードの待機状態においても停止することはできない。
すなわち、トランジスタ（21）〜（23）を介して各トラ
ンジスタ（15）〜（18）に絶えずバイアス電流が流され
ると共に基準電圧を得るために抵抗（13）及び（14）に
常時電流が流される。このような受信回路ではトランジ
スタ（15）〜（18）に供給するバイアス電流を減少させ
ると周波数特性が低下するので、所定の周波数特性を得
るためにはトランジスタ（15）〜（18）にある程度以上
のバイアス電流を流す必要がある。
カードの待機状態においても停止することはできない。
すなわち、トランジスタ（21）〜（23）を介して各トラ
ンジスタ（15）〜（18）に絶えずバイアス電流が流され
ると共に基準電圧を得るために抵抗（13）及び（14）に
常時電流が流される。このような受信回路ではトランジ
スタ（15）〜（18）に供給するバイアス電流を減少させ
ると周波数特性が低下するので、所定の周波数特性を得
るためにはトランジスタ（15）〜（18）にある程度以上
のバイアス電流を流す必要がある。
このため、ICカードの消費電力が大きくなり、バッテリ
（８）の寿命が短くなるという問題点があった。特に、
バッテリの交換が不可能である場合にはICカード自体の
寿命が短くなってしまう。
（８）の寿命が短くなるという問題点があった。特に、
バッテリの交換が不可能である場合にはICカード自体の
寿命が短くなってしまう。
この発明はこのような問題点を解消するためになされた
もので、消費電力の少ないマイクロコンピュータを提供
することを目的とする。
もので、消費電力の少ないマイクロコンピュータを提供
することを目的とする。
また、この発明はこのようなマイクロコンピュータを用
いた低消費電力の非接触ICカードを提供することもまた
目的としている。
いた低消費電力の非接触ICカードを提供することもまた
目的としている。
この発明に係るマイクロコンピュータは、データを処理
するためのCPUと、CPUを作動させるためのプログラムを
格納する記憶回路と、電源電圧の範囲外に設定された検
出レベルを有し且つこの検出レベルを越える入力信号を
入力したときに所定レベルの入力データをCPUに出力す
る入力回路と、CPUからの出力信号を外部へ出力させる
ための出力回路とを備えたものである。
するためのCPUと、CPUを作動させるためのプログラムを
格納する記憶回路と、電源電圧の範囲外に設定された検
出レベルを有し且つこの検出レベルを越える入力信号を
入力したときに所定レベルの入力データをCPUに出力す
る入力回路と、CPUからの出力信号を外部へ出力させる
ための出力回路とを備えたものである。
尚、入力回路は、入力信号のレベルを判定するための差
動回路と、差動回路の負荷となると共に互いにサイズの
異なる一対のトランジスタからなるカレントミラー回路
とから構成することができる。
動回路と、差動回路の負荷となると共に互いにサイズの
異なる一対のトランジスタからなるカレントミラー回路
とから構成することができる。
また、入力信号のレベルが電源電圧の範囲から離れるに
従って差動回路に流されるバイアス電流が増加するよう
に構成することができる。
従って差動回路に流されるバイアス電流が増加するよう
に構成することができる。
さらに、この発明に係る非接触ICカードは、外部とのデ
ータの送受信を非接触で行うためのアンテナ手段と、デ
ータを処理するためのCPUと、CPUに電源電圧を供給する
ためのバッテリと、CPUを作動させるためのプログラム
を格納する記憶回路と、電源電圧の範囲外に設定された
検出レベルを有し且つアンテナ手段で受信された受信信
号のレベルがこの検出レベルを越えるときに所定レベル
の受信データをCPUに出力する受信回路と、CPUからの送
信信号をアンテナ手段を介して送信するための送信回路
とを備えたものである。
ータの送受信を非接触で行うためのアンテナ手段と、デ
ータを処理するためのCPUと、CPUに電源電圧を供給する
ためのバッテリと、CPUを作動させるためのプログラム
を格納する記憶回路と、電源電圧の範囲外に設定された
検出レベルを有し且つアンテナ手段で受信された受信信
号のレベルがこの検出レベルを越えるときに所定レベル
の受信データをCPUに出力する受信回路と、CPUからの送
信信号をアンテナ手段を介して送信するための送信回路
とを備えたものである。
請求項１に記載のマイクロコンピュータにおいては、入
力回路の検出レベルが電源電圧の範囲外に設定されてい
るので、入力信号がないときの入力回路の消費電流が抑
制される。
力回路の検出レベルが電源電圧の範囲外に設定されてい
るので、入力信号がないときの入力回路の消費電流が抑
制される。
入力回路の検出レベルを電源電圧の範囲外に設定する手
段として、請求項２に記載したように、カレントミラー
回路を構成する一対のトランジスタのサイズの違いを利
用すれば、抵抗によって差動回路の基準電圧を形成する
必要がなくなる。
段として、請求項２に記載したように、カレントミラー
回路を構成する一対のトランジスタのサイズの違いを利
用すれば、抵抗によって差動回路の基準電圧を形成する
必要がなくなる。
また、請求項３に記載したように、入力信号のレベルが
電源電圧の範囲から離れるに従って差動回路に流される
バイアス電流が増加するように構成すれば、入力回路の
周波数特性が向上する。
電源電圧の範囲から離れるに従って差動回路に流される
バイアス電流が増加するように構成すれば、入力回路の
周波数特性が向上する。
請求項４に記載の非接触ICカードにおいては、受信回路
の検出レベルが電源電圧の範囲外に設定されているの
で、受信信号がないときの受信回路の消費電流が抑制さ
れる。
の検出レベルが電源電圧の範囲外に設定されているの
で、受信信号がないときの受信回路の消費電流が抑制さ
れる。
以下、この発明の実施例を添付図面に基づいて説明す
る。
る。
第１図は本発明の一実施例に係る非接触ICカードの構造
を示すブロック図である。この非接触ICカードは、マイ
クロコンピュータ（50）、データ送信アンテナ（６）、
データ受信アンテナ（７）、バッテリ（８）及び発振子
（９）を有している。マイクロコンピュータ（50）は一
つのICチップに形成されており、データの処理を行うた
めのCPU（１）とこのCPU（１）にそれぞれ接続されたRO
M（2a）、RAM（2b）、送信回路（出力回路）（３）及び
受信回路（入力回路）（40）を備えている。このマイク
ロコンピュータ（50）の送信回路（３）及び受信回路
（40）にそれぞれデータ送信アンテナ（６）及びデータ
受信アンテナ（７）が接続され、CPU（１）にバッテリ
（８）及び発振子（９）が接続されている。
を示すブロック図である。この非接触ICカードは、マイ
クロコンピュータ（50）、データ送信アンテナ（６）、
データ受信アンテナ（７）、バッテリ（８）及び発振子
（９）を有している。マイクロコンピュータ（50）は一
つのICチップに形成されており、データの処理を行うた
めのCPU（１）とこのCPU（１）にそれぞれ接続されたRO
M（2a）、RAM（2b）、送信回路（出力回路）（３）及び
受信回路（入力回路）（40）を備えている。このマイク
ロコンピュータ（50）の送信回路（３）及び受信回路
（40）にそれぞれデータ送信アンテナ（６）及びデータ
受信アンテナ（７）が接続され、CPU（１）にバッテリ
（８）及び発振子（９）が接続されている。
データ送信アンテナ（６）及びデータ受信アンテナ
（７）によりアンテナ手段が形成されている。また、RO
M（2a）には予めCPU（１）を作動させるためのプログラ
ムが格納されており、このROM（2a）により記憶回路が
形成されている。さらに、この非接触ICカードは、耐環
境性の向上を図るため、その全体が樹脂等により封止さ
れている。
（７）によりアンテナ手段が形成されている。また、RO
M（2a）には予めCPU（１）を作動させるためのプログラ
ムが格納されており、このROM（2a）により記憶回路が
形成されている。さらに、この非接触ICカードは、耐環
境性の向上を図るため、その全体が樹脂等により封止さ
れている。
次に、この実施例の動作を説明する。CPU（１）にはバ
ッテリ（８）から電源電圧VCCが供給されると共に発振
子（９）からはクロック信号が供給されている。このIC
カードは通常時には外部からの電磁波を待つ待機状態に
あり、バッテリ（８）の消耗を防ぐため、マイクロコン
ピュータ（50）内のCPU（１）、ROM（2a）、RAM（2b）
及び送信回路（３）は動作が停止されており、受信回路
（40）のみが作動可能な状態にある。この受信回路（4
0）には予めバッテリ（８）による電源電圧VCCの範囲外
に位置するスレッショルドレベル（検出レベル）VTHが
設定されている。
ッテリ（８）から電源電圧VCCが供給されると共に発振
子（９）からはクロック信号が供給されている。このIC
カードは通常時には外部からの電磁波を待つ待機状態に
あり、バッテリ（８）の消耗を防ぐため、マイクロコン
ピュータ（50）内のCPU（１）、ROM（2a）、RAM（2b）
及び送信回路（３）は動作が停止されており、受信回路
（40）のみが作動可能な状態にある。この受信回路（4
0）には予めバッテリ（８）による電源電圧VCCの範囲外
に位置するスレッショルドレベル（検出レベル）VTHが
設定されている。
この待機状態においては、受信アンテナ（７）及び受信
回路（40）により外部からの電磁波の監視が常時行わ
れ、受信回路（40）は受信アンテナ（７）で受信された
受信信号のレベルと予め設定されているスレッショルド
レベルVTHとを比較することにより受信データの検出を
行う。そして、受信回路（40）により受信データが検出
されると、この受信データはCPU（１）に送られ、これ
によりCPU（１）は作動状態となり、さらにこれに伴っ
てROM（2a）、RAM（2b）及び送信回路（３）も作動可能
な状態となる。CPU（１）は予めROM（2a）に格納されて
いるプログラムに基づいてデータ処理を行い、必要に応
じてデータをRAM（2b）に記憶したり、データの送信を
行う。データ送信時には、CPU（１）からデータが送信
回路（３）に出力され、ここで変調された後、データ送
信アンテナ（６）から外部へ送信される。これらの一連
の動作が行われた後、ICカードは再び待機状態となる。
回路（40）により外部からの電磁波の監視が常時行わ
れ、受信回路（40）は受信アンテナ（７）で受信された
受信信号のレベルと予め設定されているスレッショルド
レベルVTHとを比較することにより受信データの検出を
行う。そして、受信回路（40）により受信データが検出
されると、この受信データはCPU（１）に送られ、これ
によりCPU（１）は作動状態となり、さらにこれに伴っ
てROM（2a）、RAM（2b）及び送信回路（３）も作動可能
な状態となる。CPU（１）は予めROM（2a）に格納されて
いるプログラムに基づいてデータ処理を行い、必要に応
じてデータをRAM（2b）に記憶したり、データの送信を
行う。データ送信時には、CPU（１）からデータが送信
回路（３）に出力され、ここで変調された後、データ送
信アンテナ（６）から外部へ送信される。これらの一連
の動作が行われた後、ICカードは再び待機状態となる。
ここで、マイクロコンピュータ（50）内の受信回路（4
0）の回路図を第２図に示す。受信アンテナ（７）と並
列にコンデンサ（11）が接続され、これにより所定の周
波数の電磁波を受信するための共振回路（12）が形成さ
れている。一方、第１のトランジスタ対（31）及び（3
2）と第２のトランジスタ対（33）及び（34）により差
動回路（300）が形成されている。すなわち、Ｐチャネ
ルトランジスタ（31）及び（32）の各ソースがそれぞれ
Ｎチャネルトランジスタ（33）及び（34）のソースに接
続され、各ゲートはそれぞれ共振回路（12）及びグラン
ドに接続されている。この差動回路（300）に第３のト
ランジスタ対（35）及び（36）からなるカレントミラー
回路（301）が負荷として接続されている。すなわち、
Ｎチャネルトランジスタ（33）及び（34）の各ドレイン
にそれぞれＰチャネルトランジスタ（35）及び（36）の
ドレインが接続されている。これらトランジスタ（35）
及び（36）の各ゲートは互いに接続されると共にトラン
ジスタ（36）のドレインに接続されている。
0）の回路図を第２図に示す。受信アンテナ（７）と並
列にコンデンサ（11）が接続され、これにより所定の周
波数の電磁波を受信するための共振回路（12）が形成さ
れている。一方、第１のトランジスタ対（31）及び（3
2）と第２のトランジスタ対（33）及び（34）により差
動回路（300）が形成されている。すなわち、Ｐチャネ
ルトランジスタ（31）及び（32）の各ソースがそれぞれ
Ｎチャネルトランジスタ（33）及び（34）のソースに接
続され、各ゲートはそれぞれ共振回路（12）及びグラン
ドに接続されている。この差動回路（300）に第３のト
ランジスタ対（35）及び（36）からなるカレントミラー
回路（301）が負荷として接続されている。すなわち、
Ｎチャネルトランジスタ（33）及び（34）の各ドレイン
にそれぞれＰチャネルトランジスタ（35）及び（36）の
ドレインが接続されている。これらトランジスタ（35）
及び（36）の各ゲートは互いに接続されると共にトラン
ジスタ（36）のドレインに接続されている。
差動回路（300）内の第２のトランジスタ対（33）及び
（34）の各ゲートにはＮチャネルトランジスタ（37）の
ゲートが接続されており、このトランジスタ（37）のソ
ースはＰチャネルトランジスタ（38）を介して接地さ
れ、ドレインは定電流源（39）に接続されている。ま
た、カレントミラー回路（301）を構成する第３のトラ
ンジスタ対（35）及び（36）は、トランジスタ（35）の
方がトランジスタ（36）よりドライブ能力が大きくなる
ようなサイズに形成されている。一方、第１のトランジ
スタ対（31）及び（32）と第２のトランジスタ対（33）
及び（34）はそれぞれ対になるトランジスタが同じサイ
ズに形成されている。さらに、差動回路（300）内のト
ランジスタ（33）とカレントミラー回路（301）内のト
ランジスタ（35）との接続点Ｂがの受信回路（40）の出
力としてCPU（１）に接続されている。
（34）の各ゲートにはＮチャネルトランジスタ（37）の
ゲートが接続されており、このトランジスタ（37）のソ
ースはＰチャネルトランジスタ（38）を介して接地さ
れ、ドレインは定電流源（39）に接続されている。ま
た、カレントミラー回路（301）を構成する第３のトラ
ンジスタ対（35）及び（36）は、トランジスタ（35）の
方がトランジスタ（36）よりドライブ能力が大きくなる
ようなサイズに形成されている。一方、第１のトランジ
スタ対（31）及び（32）と第２のトランジスタ対（33）
及び（34）はそれぞれ対になるトランジスタが同じサイ
ズに形成されている。さらに、差動回路（300）内のト
ランジスタ（33）とカレントミラー回路（301）内のト
ランジスタ（35）との接続点Ｂがの受信回路（40）の出
力としてCPU（１）に接続されている。
このような受信回路（40）においては、まずトランジス
タ（37）及び（38）と定電流源（39）とにより差動回路
（300）の第２のトランジスタ対（33）及び（34）に所
定のゲート電圧が印加される。ここで、カレントミラー
回路（301）を構成する第３のトランジスタ対（35）及
び（36）が互いに同じサイズを有しているものと仮定す
ると、差動回路（300）内のトランジスタ（32）のゲー
トが接地されているので、このトランジスタ（32）と対
になっているトランジスタ（31）のゲートに入力する共
振回路（12）からの入力信号のスレッショルドレベルは
0Vとなる。ところが、この実施例ではトランジスタ（3
5）の方がトランジスタ（36）よりドライブ能力が大き
くなるようなサイズに形成されているため、トランジス
タ（31）のゲート電圧が0Vのときにはトランジスタ（3
5）に流れる電流がトランジスタ（31）に流れるバイア
ス電流より大きくなる。そして、トランジスタ（31）の
ゲート電圧を0Vから負側に変化させると、このトランジ
スタ（31）のバイアス電流は次第に大きくなり、所定の
負のゲート電圧においてトランジスタ（35）及び（31）
をそれぞれ流れる電流は等しくなる。すなわち、このと
きのトランジスタ（31）の負のゲート電圧がこの受信回
路（40）のスレッショルドレベルVTHとなる。さらにト
ランジスタ（31）のゲート電圧を負側に変化させると、
今度はトランジスタ（31）を流れる電流がトランジスタ
（35）を流れる電流より大きくなる。従って、接続点Ｂ
を流れるこの受信回路（40）の出力電流は、共振回路
（12）からの入力電圧に対して第３図に示すような関係
を有することとなる。
タ（37）及び（38）と定電流源（39）とにより差動回路
（300）の第２のトランジスタ対（33）及び（34）に所
定のゲート電圧が印加される。ここで、カレントミラー
回路（301）を構成する第３のトランジスタ対（35）及
び（36）が互いに同じサイズを有しているものと仮定す
ると、差動回路（300）内のトランジスタ（32）のゲー
トが接地されているので、このトランジスタ（32）と対
になっているトランジスタ（31）のゲートに入力する共
振回路（12）からの入力信号のスレッショルドレベルは
0Vとなる。ところが、この実施例ではトランジスタ（3
5）の方がトランジスタ（36）よりドライブ能力が大き
くなるようなサイズに形成されているため、トランジス
タ（31）のゲート電圧が0Vのときにはトランジスタ（3
5）に流れる電流がトランジスタ（31）に流れるバイア
ス電流より大きくなる。そして、トランジスタ（31）の
ゲート電圧を0Vから負側に変化させると、このトランジ
スタ（31）のバイアス電流は次第に大きくなり、所定の
負のゲート電圧においてトランジスタ（35）及び（31）
をそれぞれ流れる電流は等しくなる。すなわち、このと
きのトランジスタ（31）の負のゲート電圧がこの受信回
路（40）のスレッショルドレベルVTHとなる。さらにト
ランジスタ（31）のゲート電圧を負側に変化させると、
今度はトランジスタ（31）を流れる電流がトランジスタ
（35）を流れる電流より大きくなる。従って、接続点Ｂ
を流れるこの受信回路（40）の出力電流は、共振回路
（12）からの入力電圧に対して第３図に示すような関係
を有することとなる。
第２図において、データ受信アンテナ（７）での受信電
磁波に応じて共振回路（12）で発生した入力電圧は受信
回路（40）においてスレッショルドレベルVTHと比較さ
れ、入力電圧がスレッショルドレベルVTHより負側に大
きい場合に電磁波を受信したものと判断して接続点Ｂか
らCPU（１）に出力信号が発せられる。
磁波に応じて共振回路（12）で発生した入力電圧は受信
回路（40）においてスレッショルドレベルVTHと比較さ
れ、入力電圧がスレッショルドレベルVTHより負側に大
きい場合に電磁波を受信したものと判断して接続点Ｂか
らCPU（１）に出力信号が発せられる。
第３図に示したように、受信回路（40）のスレッショル
ドレベルVTHを0Vより負側、すなわち電源電圧VCCの範囲
（０〜VCC）の外に設定することにより、共振回路（1
2）からの入力信号が0Vのときのトランジスタ（31）の
バイアス電流が小さくなって消費電流が削減されると共
に、共振回路（12）からスレッショルドレベルVTHより
負側に大きい電圧が入力する場合には消費電流が増加し
て所定の周波数特性が得られる。
ドレベルVTHを0Vより負側、すなわち電源電圧VCCの範囲
（０〜VCC）の外に設定することにより、共振回路（1
2）からの入力信号が0Vのときのトランジスタ（31）の
バイアス電流が小さくなって消費電流が削減されると共
に、共振回路（12）からスレッショルドレベルVTHより
負側に大きい電圧が入力する場合には消費電流が増加し
て所定の周波数特性が得られる。
また、第３のトランジスタ（35）及び（36）のサイズの
違いを利用して受信回路（40）のスレッショルドレベル
VTHを電源電圧VCCの範囲外に設定したので、抵抗により
差動回路（300）の基準電圧を形成する必要がなく、さ
らに消費電流の削減がなされる。
違いを利用して受信回路（40）のスレッショルドレベル
VTHを電源電圧VCCの範囲外に設定したので、抵抗により
差動回路（300）の基準電圧を形成する必要がなく、さ
らに消費電流の削減がなされる。
尚、第２図において、Ｐチャネルトランジスタ（31）、
（32）、（35）、（36）及び（38）をそれぞれＮチャネ
ルトランジスタに、Ｎチャネルトランジスタ（33）、
（34）及び（37）をそれぞれＰチャネルトランジスタに
変換すると共に電源ラインとグランドラインとを交換
し、さらに定電流源（39）の極性の逆にしても、上記の
受信回路（40）と同様に電源電圧VCCの範囲外にスレッ
ショルドレベルVTHが設定された受信回路を構成するこ
とができる。ただし、この場合にはスレッショルドレベ
ルVTHが電源電圧VCCより正側に大きく設定されることと
なる。
（32）、（35）、（36）及び（38）をそれぞれＮチャネ
ルトランジスタに、Ｎチャネルトランジスタ（33）、
（34）及び（37）をそれぞれＰチャネルトランジスタに
変換すると共に電源ラインとグランドラインとを交換
し、さらに定電流源（39）の極性の逆にしても、上記の
受信回路（40）と同様に電源電圧VCCの範囲外にスレッ
ショルドレベルVTHが設定された受信回路を構成するこ
とができる。ただし、この場合にはスレッショルドレベ
ルVTHが電源電圧VCCより正側に大きく設定されることと
なる。
以上説明したように、この発明に係るマイクロコンピュ
ータは、データを処理するためのCPUと、CPUを作動させ
るためのプログラムを格納する記憶回路と、電源電圧の
範囲外に設定された検出レベルを有し且つこの検出レベ
ルを越える入力信号を入力したときに所定レベルの入力
データをCPUを出力する入力回路と、CPUからの出力信号
を外部へ出力させるための出力回路とを備えているの
で、消費電力を削減することができる。
ータは、データを処理するためのCPUと、CPUを作動させ
るためのプログラムを格納する記憶回路と、電源電圧の
範囲外に設定された検出レベルを有し且つこの検出レベ
ルを越える入力信号を入力したときに所定レベルの入力
データをCPUを出力する入力回路と、CPUからの出力信号
を外部へ出力させるための出力回路とを備えているの
で、消費電力を削減することができる。
尚、入力回路を、入力信号のレベルを判定するための差
動回路と、差動回路の負荷となると共に互いにサイズの
異なる一対のトランジスタからなるカレントミラー回路
とから構成すれば、抵抗によって基準電圧を形成する必
要がなく、さらに消費電力が削減される。
動回路と、差動回路の負荷となると共に互いにサイズの
異なる一対のトランジスタからなるカレントミラー回路
とから構成すれば、抵抗によって基準電圧を形成する必
要がなく、さらに消費電力が削減される。
また、入力回路を、入力信号のレベルが電源電圧の範囲
から離れるに従って差動回路に流されるバイアス電流が
増加するように構成すれば、消費電力の削減と共に入力
回路の周波数特性が向上する。
から離れるに従って差動回路に流されるバイアス電流が
増加するように構成すれば、消費電力の削減と共に入力
回路の周波数特性が向上する。
さらに、この発明に係る非接触ICカードは、外部とのデ
ータの送受信を非接触で行うためのアンテナ手段と、デ
ータを処理するためのCPUと、CPUに電源電圧を供給する
ためのバッテリと、CPUを作動させるためのプログラム
を格納する記憶回路と、電源電圧の範囲外に設定された
検出レベルを有し且つアンテナ手段で受信された受信信
号のレベルがこの検出レベルを越えるときに所定レベル
の受信データをCPUに出力する受信回路と、CPUからの送
信信号をアンテナ手段を介して送信するための送信回路
とを備えているので、受信信号がないときの受信回路の
消費電力が削減され、バッテリの長寿命化を図ることが
できる。
ータの送受信を非接触で行うためのアンテナ手段と、デ
ータを処理するためのCPUと、CPUに電源電圧を供給する
ためのバッテリと、CPUを作動させるためのプログラム
を格納する記憶回路と、電源電圧の範囲外に設定された
検出レベルを有し且つアンテナ手段で受信された受信信
号のレベルがこの検出レベルを越えるときに所定レベル
の受信データをCPUに出力する受信回路と、CPUからの送
信信号をアンテナ手段を介して送信するための送信回路
とを備えているので、受信信号がないときの受信回路の
消費電力が削減され、バッテリの長寿命化を図ることが
できる。
第１図はこの発明の一実施例に係る非接触ICカードの構
造を示すブロック図、第２図は実施例に用いられたマイ
クロコンピュータ内の受信回路を示す回路図、第３図は
第２図の回路の入出力特性を示す特性図、第４図は従来
の非接触ICカードを示すブロック図、第５図は第４図の
ICカードに用いられたマイクロコンピュータ内の受信回
路を示す回路図である。 図において、（１）はCPU、（2a）はROM、（2b）はRA
M、（３）は送信回路、（６）はデータ受信アンテナ、
（７）はデータ受信アンテナ、（８）はバッテリ、（4
0）は受信回路、（50）はマイクロコンピュータ、（30
0）は差動回路、（301）はカレントミラー回路である。 なお、各図中同一符号は同一または相当部分を示す。
造を示すブロック図、第２図は実施例に用いられたマイ
クロコンピュータ内の受信回路を示す回路図、第３図は
第２図の回路の入出力特性を示す特性図、第４図は従来
の非接触ICカードを示すブロック図、第５図は第４図の
ICカードに用いられたマイクロコンピュータ内の受信回
路を示す回路図である。 図において、（１）はCPU、（2a）はROM、（2b）はRA
M、（３）は送信回路、（６）はデータ受信アンテナ、
（７）はデータ受信アンテナ、（８）はバッテリ、（4
0）は受信回路、（50）はマイクロコンピュータ、（30
0）は差動回路、（301）はカレントミラー回路である。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 5/00 Ｚ
Claims (4)
- 【請求項１】データを処理するためのCPUと、 前記CPUを作動させるためのプログラムを格納する記憶
回路と、 電源電圧の範囲外に設定された検出レベルを有し且つこ
の検出レベルを越える入力信号を入力したときに所定レ
ベルの入力データを前記CPUに出力する入力回路と、 前記CPUからの出力信号を外部へ出力させるための出力
回路と を備えたことを特徴とするマイクロコンピュータ。 - 【請求項２】前記入力回路は、入力信号のレベルを判定
するための差動回路と、前記差動回路の負荷となると共
に互いにサイズの異なる一対のトランジスタからなるカ
レントミラー回路とを有する請求項１記載のマイクロコ
ンピュータ。 - 【請求項３】前記入力信号のレベルが前記電源電圧の範
囲から離れるに従って前記差動回路に流されるバイアス
電流が増加することを特徴とする請求項２記載のマイク
ロコンピュータ。 - 【請求項４】外部とのデータの送受信を非接触で行うた
めのアンテナ手段と、 データを処理するためのCPUと、 前記CPUに電源電圧を供給するためのバッテリと、 前記CPUを作動させるためのプログラムを格納する記憶
回路と、 電源電圧の範囲外に設定された検出レベルを有し且つ前
記アンテナ手段で受信された受信信号のレベルがこの検
出レベルを越えるときに所定レベルの受信データを前記
CPUに出力する受信回路と、 前記CPUからの送信信号を前記アンテナ手段を介して送
信するための送信回路と を備えたことを特徴とする非接触ICカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268159A JPH0738188B2 (ja) | 1989-10-17 | 1989-10-17 | マイクロコンピュータ及びこれを用いた非接触ｉｃカード |
| GB8927397A GB2237129B (en) | 1989-10-17 | 1989-12-04 | Microcomputer and non-contact ic card using the same |
| FR8917495A FR2653250B1 (fr) | 1989-10-17 | 1989-12-29 | Micro-ordinateur et carte a circuits integres sans contacts l'utilisant. |
| US07/471,494 US5432328A (en) | 1989-10-17 | 1990-01-09 | Non-contact IC card detecting power-on signal by receiving external input signal having voltage magnitude outside power supply voltage range |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268159A JPH0738188B2 (ja) | 1989-10-17 | 1989-10-17 | マイクロコンピュータ及びこれを用いた非接触ｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03130887A JPH03130887A (ja) | 1991-06-04 |
| JPH0738188B2 true JPH0738188B2 (ja) | 1995-04-26 |
Family
ID=17454726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268159A Expired - Fee Related JPH0738188B2 (ja) | 1989-10-17 | 1989-10-17 | マイクロコンピュータ及びこれを用いた非接触ｉｃカード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5432328A (ja) |
| JP (1) | JPH0738188B2 (ja) |
| FR (1) | FR2653250B1 (ja) |
| GB (1) | GB2237129B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9301169A (nl) * | 1993-07-05 | 1995-02-01 | Nedap Nv | Snelle communicatie naar een programmeerbaar identificatielabel. |
| US5572441A (en) * | 1994-04-04 | 1996-11-05 | Lucent Technologies Inc. | Data connector for portable devices |
| JP3600266B2 (ja) * | 1994-04-08 | 2004-12-15 | 株式会社ルネサステクノロジ | 非接触ｉｃカードインタフェース装置及びそれを用いた通信システム |
| JPH07296125A (ja) * | 1994-04-28 | 1995-11-10 | Mitsubishi Denki Semiconductor Software Kk | リーダライタ及び非接触ｉｃカードシステム |
| US5515302A (en) * | 1994-11-07 | 1996-05-07 | Motorola, Inc. | Method for identifying excessive power consumption sites within a circuit |
| US5812942A (en) * | 1996-09-24 | 1998-09-22 | Motorola, Inc. | Balanced differential radio receiver and method of operation |
| US5815020A (en) * | 1996-09-24 | 1998-09-29 | Motorola, Inc. | Balance differential receiver |
| US6181628B1 (en) | 1998-06-29 | 2001-01-30 | Cypress Semiconductor Corp. | Power-on-reset circuit with analog delay and high noise immunity |
| WO2000019353A1 (de) * | 1998-09-30 | 2000-04-06 | Koninklijke Philips Electronics N.V. | Datenträger |
| HUP0203404A2 (en) * | 1999-03-02 | 2003-02-28 | Konisa Ltd | Identification system |
| JP2001007745A (ja) * | 1999-06-24 | 2001-01-12 | Techno Collage:Kk | 非接触データ転送システム |
| FR2796738B1 (fr) * | 1999-07-22 | 2001-09-14 | Schlumberger Systems & Service | Micro-controleur securise contre les attaques en courant |
| JP2004132890A (ja) * | 2002-10-11 | 2004-04-30 | Fujitsu Component Ltd | 非接触ｉｃカードリーダ／ライタ装置、非接触ｉｃカード、入力装置、及び非接触ｉｃカードの位置算出方法 |
| US7869974B2 (en) * | 2003-01-15 | 2011-01-11 | Plishner Paul J | Connector or other circuit element having an indirectly coupled integrated circuit |
| US20050024187A1 (en) * | 2003-07-28 | 2005-02-03 | Kranz Mark J. | System and method for optimizing power usage in a radio frequency communication device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661691A (en) * | 1976-03-02 | 1987-04-28 | Paperless Accounting, Inc. | Proximity data transfer system |
| US4279020A (en) * | 1978-08-18 | 1981-07-14 | Bell Telephone Laboratories, Incorporated | Power supply circuit for a data processor |
| DE3483476D1 (de) * | 1984-08-08 | 1990-11-29 | Toshiba Kawasaki Kk | Informationsmedium. |
| JPS6274189A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | 情報媒体 |
| US4798322A (en) * | 1986-04-28 | 1989-01-17 | American Telephone And Telegraph Company | Card reader/writer station for use with a personal memory card using differential data transfer |
| GB2197107B (en) * | 1986-11-03 | 1990-12-12 | Mars Inc | Data-storing devices |
| JPH07121630B2 (ja) * | 1987-05-30 | 1995-12-25 | 株式会社東芝 | Ｉｃカ−ド |
| GB2206010A (en) * | 1987-06-08 | 1988-12-21 | Philips Electronic Associated | Differential amplifier and current sensing circuit including such an amplifier |
| JPS63198567U (ja) * | 1987-06-12 | 1988-12-21 | ||
| EP0299414B1 (en) * | 1987-07-13 | 1992-12-02 | Oki Electric Industry Company, Limited | An ic card with a solar battery |
| JPH0693253B2 (ja) * | 1988-06-17 | 1994-11-16 | 三菱電機株式会社 | Ｉｃメモリカード用バッテリ回路 |
| JPH0755593B2 (ja) * | 1989-05-18 | 1995-06-14 | 三菱電機株式会社 | 非接触ｉｃカード |
-
1989
- 1989-10-17 JP JP1268159A patent/JPH0738188B2/ja not_active Expired - Fee Related
- 1989-12-04 GB GB8927397A patent/GB2237129B/en not_active Expired - Fee Related
- 1989-12-29 FR FR8917495A patent/FR2653250B1/fr not_active Expired - Fee Related
-
1990
- 1990-01-09 US US07/471,494 patent/US5432328A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03130887A (ja) | 1991-06-04 |
| GB2237129B (en) | 1993-05-26 |
| FR2653250A1 (fr) | 1991-04-19 |
| GB8927397D0 (en) | 1990-01-31 |
| FR2653250B1 (fr) | 1994-10-07 |
| GB2237129A (en) | 1991-04-24 |
| US5432328A (en) | 1995-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |