JP3540003B2

JP3540003B2 - Ｆｓｋ復調回路および周波数保存回路

Info

Publication number: JP3540003B2
Application number: JP05166994A
Authority: JP
Inventors: 雄彦田近
Original assignee: Idec Corp
Current assignee: Idec Corp
Priority date: 1994-03-23
Filing date: 1994-03-23
Publication date: 2004-07-07
Anticipated expiration: 2019-07-07
Also published as: JPH07264252A

Description

【０００１】
【産業上の利用分野】
この発明は、データキャリアシステムなどのデータ通信装置に用いられるＦＳＫ復調回路および周波数保存回路に関する。
【０００２】
【従来の技術】
ＦＳＫ（周波数遷移変調）方式でデータの送受信を行うデータ通信装置では、送信信号を高低２種類の周波数信号で構成し、例えば、高周波数信号を“０”に、低周波数信号を“１”に割り当ててディジタルデータを送信する。受信側装置は送信信号を構成する高周波数信号と低周波数信号とを弁別し、“１”および“０”で構成されるディジタルデータに復調する。従って、ＦＳＫ方式によりデータの送受信を行う装置には周波数信号を弁別してディジタルデータに復調するための復調回路が必要となる。
【０００３】
このため従来では、図８に示すように送信信号を構成する２種類の周波数信号のそれぞれに対応した周波数フィルタ８１，８２を備え、送信信号の周波数成分をマーク符号とスペース符号にそれぞれ弁別する。この周波数フィルタ８１，８２のそれぞれにおいて弁別された信号を検波回路８３，８４において検波し、さらにローパスフィルタ８５，８６で波形整形した後、合成回路８７において合成してディジタルデータとするようにしている。
【０００４】
このような復調回路において送信信号の周波数成分を弁別するためには、これと比較される基準周波数信号を作成する必要があり、送信信号の弁別を高い精度で行うためには、この基準周波数信号を常に正確に発生させる必要がある。そこで、従来の通信装置では水晶発振子などの高精度の発振源を備え、この発振源から出力される発振パルスに基づいて基準周波数信号を作成するようにしている。この水晶発振回路は図９に示すように、インバータ回路９１の入出力間に水晶振動子９２を接続して構成されており、水晶振動子９２の振動により発振周波数、精度および安定度が決定される。この水晶発振回路はデータ通信装置のみならずマイクロコンピュータシステムなど各種電子機器の基準クロックとして広く採用されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、データ通信機器を含む電子機器の基準クロックとして水晶発振回路等の高精度および高安定度の発振源を用いると、部品コストの上昇を招くとともに比較的大きなスペースが必要となり、電子機器のコストの上昇および装置の大型化を招く問題がある。特に、主装置のアンテナによって構成される通信可能範囲内でデータの送受信を行うデータキャリアにあっては、低コスト化および小型化の要請が強く、水晶発振回路に代わる高精度および高安定度の発振源が必要とされている。
【０００６】
この発明の目的は、外部から供給される基準信号に基づいて、回路構成が比較的簡単な発振源からの発振パルスを用いて送信信号の周波数成分の弁別を高い精度で行うことができ、基準パルスの発振源を含む全ての回路をワンチップＩＣ内に構成することができ、コストの低減および装置の小型化を実現できるＦＳＫ復調回路を提供することにある。
【０００７】
また、外部から供給される基準信号に基づいて回路構成が比較的簡単な発振回路の出力パルスを用いて正確な基準クロックパルスを出力できるようにし、全ての回路をワンチップＩＣ内に構成することができ、コストの削減および装置の小型化を実現できる周波数保存回路を提供することにある。
【０００８】
【課題を解決するための手段】
この発明のＦＳＫ復調回路は、内部発振器の発振パルス数を計数する計数手段と、ＦＳＫ信号を構成する高周波数信号と低周波数信号との中間の周波数の基準信号が入力された時にその基準信号の１周期における計数手段の計数値を記憶する基準パルス数記憶手段と、外部から入力されたＦＳＫ信号の１周期毎に計数手段の計数値をクリアするリセット手段と、計数手段の計数値が基準パルス数記憶手段の記憶している基準パルス数と一致した時に一致信号を出力する比較手段と、比較手段の一致信号の有無により高周波数信号および低周波数信号を弁別する信号弁別手段と、を設けたことを特徴とする。
【０００９】
また、この発明の周波数保存回路は、内部発振器の発振パルス数を計数する計数手段と、基準信号が入力された時にその基準信号によって与えられる所定期間における計数手段の計数値を記憶する基準パルス数記憶手段と、計数手段の計数値が基準パルス数記憶手段の記憶している基準パルス数と一致したときに一致信号を出力する比較手段と、を設けたことを特徴とする。
【００１０】
【作用】
この発明のＦＳＫ復調回路においては、ＦＳＫ信号を構成する高周波数信号と低周波数信号との中間の周波数の基準信号が入力されると、その基準信号の１周期において内部発振器の発振パルス数が計数手段により計数され、その計数値が基準パルス数記憶手段により記憶される。その後において計数手段は内部発振器の発振パルス数を計数し続ける。外部からＦＳＫ信号が入力されると、このＦＳＫ信号の１周期毎に計数手段の計数値がクリアされ、そのタイミングから計数が再スタートする。その後、計数手段の計数値は比較手段において基準パルス数記憶手段の記憶している基準パルス数と比較される。この比較において計数手段の計数値が基準パルス数と一致した時に比較手段から一致信号が出力される。
【００１１】
従って、外部から入力されるＦＳＫ信号中の高周波数信号が入力された際には、ＦＳＫ信号の１周期間の計数値が基準パルス数よりも小さいことになるから、計数手段の計数値は基準パルス数に一致する前にリセット手段によりクリアされる。一方、ＦＳＫ信号中の低周波数信号が入力された場合には、計数手段の計数値が基準パルス数を超えた後に次のＦＳＫ信号の立ち上がりのタイミングを迎えるため（ＦＳＫ信号の１周期間の計数値が基準パルス数より大きいため）、比較手段において計数手段の計数値は基準パルス数と一致し、このとき比較手段から一致信号が出力される。即ち、ＦＳＫ信号中の高周波数信号が入力された際には比較手段からは一致信号が出力されず、ＦＳＫ信号中の低周波数信号が入力された際に比較手段から一致信号が出力され、この一致信号の有無により高周波数信号および低周波数信号を弁別してＦＳＫ信号をディジタルデータに復調することができる。
【００１２】
この発明の周波数保存回路においては、基準信号が入力されたときにその基準信号によって与えられる所定期間に内部発振器から出力された発振パルス数が計数手段により計数され、この計数値が基準パルス数記憶手段によって記憶される。これ以後、計数手段は外部発振器の１周期に相当する期間中の内部発振器の発振パルス数を計数し続け、この計数値が比較手段において基準パルス数記憶手段が記憶する基準パルス数と比較される。比較手段は計数手段の計数値が基準パルス数に一致したときに一致信号を出力するとともに、計数手段の計数値がクリアされ、基準パルス数の計数が繰り返される。従って、比較手段から出力される一致信号の周期は基準信号によって与えられる所定期間に一致し、基準信号の周波数が保存される。
【００１３】
【実施例】
図１は、この発明の実施例であるＦＳＫ復調回路が適用されるデータキャリアシステムの構成を示す図である。なお、本実施例においては、近接移動体は物品等の移動体に取り付けられたタグであり、以下の説明では、送信側をアンテナ、近接移動体（タグ）をデータキャリアと称する。
【００１４】
同図に示すように、工場内のコンベア１０上において図の矢印方向に進む移動体（物品）１１の側部に、後述のようなデータ通信機能およびデータ処理機能を有するデータキャリア１２が取り付けられている。そして、このデータキャリア１２がコンベア１０の所定の範囲に移動した時にそのデータキャリアとの間でデータ通信を行える位置に、アンテナ１３が配置されている。このアンテナ１３とデータキャリア１２との間で通信が可能な範囲はアンテナ１３の通信エリア１５内の範囲である。ここでは、アンテナ１３とデータキャリア１２との間で通信を行うための伝送媒体として誘導電磁波を使用しており、その通信方式には、公知のＦＳＫ方式や、その他の任意の通信方式を使用することが可能である。もちろん、誘導電磁波に代えて、赤外光、近赤外光等を使用することもできる。
【００１５】
なお、データキャリア１２に記憶されるデータは、移動体１１に関する情報である。たとえば、移動体１１が自動車の部品である場合には、その部品のＩＤ番号や、日付、組み立て情報、車種名など各種の情報を含んでいる。アンテナ１３は図外のホストコンピュータ（プログラマブルコントローラ等）に伝送ライン１４によって接続されており、ホストコンピュータからの制御データに従って、アンテナ１３が駆動される。
【００１６】
図２は、上記データキャリア１２とアンテナ１３の電気的な構成図を示している。データキャリア１２は、データを記憶するメモリ１２ａ、メモリ１２ａに対してデータの書き込みまたは読出し制御を行う制御回路１２ｂ、制御回路１２ｂから読み出したデータを変調信号にして送信したり、受信した信号を復調して制御回路１２ｂに渡す送受信回路１２ｃ、およびこれらの要素に対して電源電圧を供給する電源１２ｄとで構成される。
【００１７】
アンテナ１３は、伝送ライン１４に接続されるインターフェイス１３ａを介してホストコンピュータから送られてくるデータに基づいて、書き込み用データが付属した書き込みコマンドを生成したり読出しデータを読みだすための読出しコマンドを生成したり、また、データキャリア１２から送信されてきたレスポンスやリプライデータをインターフェイス１３ａを介して伝送ライン１４に出力する制御回路１３ｂと、送信データを変調信号にして外部に送信したり、データキャリア１２からの送信信号を受信して復調したりする送受信回路１３ｃと、これらの要素に電源電圧を供給する電源１３ｄとで構成されている。
【００１８】
図３は、この発明の実施例であるＦＳＫ復調回路の構成を示す図である。ＦＳＫ復調回路３０は、上記図２に示したデータキャリア１２の制御回路１２ｂおよびアンテナ１３の制御部１３ｂ内に設けられており、この発明の内部発振器である自己発振回路３１、同じく計数手段であるカウンタ３２、同じく基準パルス数記憶手段であるラッチ回路３３、および、同じく比較手段である比較回路３４を備えている。自己発振回路３１は受信部から入力される基準信号およびＦＳＫ信号の周波数に対して充分に高い任意の周波数で発信している。自己発振回路３１の発振パルスＳ１は、スイッチ３５を介してカウンタ３２に計数信号として与えられる。スイッチ３５は、初期状態でＢ接点を閉成しており、フリップフロップＦＦ１，ＦＦ２、アンドゲートＡＮＤ１，ＡＮＤ２および遅延回路３６により基準信号の１周期の期間において、自己発振回路３１の発振パルスＳ１がスイッチ３５のＢ接点を経由してカウンタ３２に供給される。
【００１９】
スイッチ３５は、遅延回路３６から供給される切換信号Ｓ３によりＢ接点を開成してＡ接点を閉成し、これ以後、自己発振回路３１の発振パルスＳ１が常時カウンタ３２に供給される。ラッチ回路３３は、遅延回路３６から供給されるラッチ信号Ｓ４に基づいてカウンタ３２の計数値を記憶する。比較回路３４はカウンタ３２の計数値をラッチ回路３３が記憶している基準パルス数と比較する。カウンタ３２および比較回路３４には、遅延回路３８からリセット信号が供給される。カウンタ３２はこのリセット信号により計数値をクリアする。比較回路３４は、カウンタ３２の計数値がラッチ回路３３に記憶されている基準パルス数に一致した時点からリセット信号が入力されるまでの間において一致信号Ｓ５を出力する。この一致信号Ｓ５は、フリップフロップＦＦ３を介してデータＤ１として出力される。
【００２０】
図４は、上記ＦＳＫ復調回路の各部における信号のタイミングチャートである。ＦＳＫ復調回路３０に対する入力信号は基準信号Ｓ２とＦＳＫ信号とによって構成されている。基準信号Ｓ２の周波数が、ＦＳＫ信号において“０”を表す周波数ｆ１の高周波数信号と、“１”を表す周波数ｆ２の低周波数信号の中間の周波数ｆ０の信号である。スイッチ３５は初期状態においてＢ接点を閉成しており、カウンタ３２は基準信号Ｓ２の１周期の期間において自己発振回路３１の発振パルスＳ１を計数する。この基準信号Ｓ２に続いて入力されるＦＳＫ信号の最初の立ち上がりタイミングから時間ｔ３だけ遅延したタイミングで遅延回路３６から切換信号Ｓ３およびラッチ信号Ｓ４が出力される。
【００２１】
このラッチ信号Ｓ４の入力によりラッチ回路３３はカウンタ３２の計数値を記憶する。これとともにカウンタ３２には自己発振回路３１の発振パルスＳ１がスイッチ３５のＡ接点を介して供給される。カウンタ３２は、ＦＳＫ信号の最初の立ち上がりタイミングから時間（ｔ１＋ｔ２）だけ遅延したタイミングでリセットされる。この時間ｔ１及び時間ｔ２は、それぞれ遅延回路３７及び３８で与えられる。以後、カウンタ３２は遅延回路３７に入力されるＦＳＫ信号の立ち上がりタイミングから時間（ｔ１＋ｔ２）だけ遅延したタイミングでリセットされる。これによってカウンタ３２はＦＳＫ信号の立ち上がりタイミングから次の立ち上がりタイミングまでの間において、自己発振回路３１から供給される発振パルスＳ１を計数する。
【００２２】
カウンタ３２の計数値は順次比較回路３４にも供給される。比較回路３４はカウンタ３２の計数値をラッチ回路３３にラッチされている基準パルス数と比較し、一致したときに一致信号Ｓ５を出力する。この一致信号Ｓ５はフリップフロップ３に供給される。フリップフロップ３は遅延回路３７から供給されるＦＳＫ信号の立ち上がりタイミングから次の立ち上がりタイミングまでの間において一致信号Ｓ５の内容を維持する。従って、フリップフロップＦＦ３からは遅延回路３７から出力されるＦＳＫ信号に対し１周期だけ遅延したタイミングでデータＤ１が出力される。
【００２３】
図５は、上記ＦＳＫ復調回路に用いられる自己発振回路の構成を示す図である。自己発振回路３１は同図（Ａ）に示す公知のＣＲ発振回路または同図（Ｂ）に示す同じく公知のリングオシレータによって構成される。このようなＣＲ発振回路またはリングオシレータ回路等は、回路構成が簡単であるため、前述のカウンタ３２、ラッチ回路３３、比較回路３４およびスイッチ３５などとともにワンチップＩＣ内に構成することができる。また、このようなＣＲ発振回路やリングオシレータ回路などの構成の比較的簡単な発振回路では、回路部品のばらつきや温度等の外部環境の変化によって発振周波数に誤差を生じるが、外部環境が一定であれば略安定した発振周波数を維持することが知られている。
【００２４】
従って、本実施例のようにアンテナとデータキャリアとの間でデータ通信を行う比較的短期間においては自己発振回路３１の発振周波数は略一定であると見なすことができる。そこで、ＦＳＫ信号の周波数成分の弁別に用いる基準周波数の信号をＦＳＫ信号の送信に先立って供給することにより、データキャリア側において基準周波数の１周期に相当する自己発振回路の発振パルス数をカウンタ３２により計数し、これを基準パルス数としてラッチ回路３３において保持することにより、自己発振回路３１の発振周波数が略一定であると見做せる比較的短期間において、自己発振回路３１から基準パルス数に一致する数の発振パルスが出力される期間を基準周波数の１周期としてＦＳＫ信号の弁別に用いることができる。
【００２５】
なお、本実施例では、データキャリアシステムを例にあげて説明したが、ＦＳＫ方式のデータ通信が行われる他のデータ交信装置においてもこの発明を同様に実施することができる。
【００２６】
図６は、この発明の実施例である周波数保存回路の構成を示す図である。周波数保存回路６０はワンチップＩＣ内に自己発振回路６１、カウンタ６２、ラッチ回路６３、比較回路６４およびスイッチ６５を備えたものである。この周波数保存回路６０の構成は、図３に示したＦＳＫ復調回路３０の構成から遅延回路３７およびアンドゲートＡＮＤ３を省き、ＦＳＫ信号が入力されないようにしたものである。
【００２７】
従って、自己発振回路６１、カウンタ６２、ラッチ回路６３、比較回路６４およびスイッチ６５のそれぞれは、自己発振回路３１、カウンタ３２、ラッチ回路３３、比較回路３４およびスイッチ３５と同様の構成を備え、同様の動作を行う。また、フリップフロップＦＦ４〜ＦＦ６についても同様である。
【００２８】
この周波数保存回路６０と前述のＦＳＫ復調回路３０との相違点は、ＦＳＫ復調回路では外部からＦＳＫ信号が入力されるのに対し、周波数保存回路６０では外部から基準信号のみが入力される点にある。
【００２９】
図７は、上記周波数保存回路６０の各部における信号のタイミングチャートである。スイッチ６５は初期状態においてＢ接点を閉成しており、アンドゲートＡＮＤ４，ＡＮＤ５およびフリップフロップＦＦ４，ＦＦ５により基準信号Ｓ１２の１周期の期間における自己発振回路６１の発振パルスＳ１１がカウンタ６２に計数信号として与えられる。基準信号Ｓ１２の次の立ち上がりのタイミングから時間ｔ４だけ遅延したタイミングで遅延回路６６から切換信号Ｓ１３およびラッチ信号Ｓ１４が出力され、スイッチ６５がＡ接点を閉成するとともに、ラッチ回路６３はカウンタ６２の計数値を記憶する。
【００３０】
これとともに、自己発振回路６１の発振パルスＳ１１は、スイッチ６５のＡ接点を経由してカウンタ６２に供給し続けられ、カウンタ６２の計数値はそのまま比較回路６４に入力される。比較回路６４は、カウンタ６２の計数値をラッチ回路６３において記憶されている基準パルス数と比較しており、カウンタの計数値が基準パルス数に一致したときに一致信号Ｓ１５を出力する。比較回路６４から出力される一致信号Ｓ１５はフリップフロップＦＦ６に入力される。フリップフロップＦＦ６は、一致信号Ｓ１５が入力されるごとにＱ出力を反転する。一方、一致信号Ｓ１５の立ち上がりのタイミングから時間ｔ５だけ遅延したタイミングで遅延回路６８からリセット信号がカウンタ６２および比較回路６４に入力される。このリセット信号の入力によりカウンタ６２の計数値がクリアされるとともに比較回路６４から一致信号Ｓ１５は出力されなくなる。カウンタ６２は発振パルスＳ１１の次の立ち上がりのタイミングから基準パルス数と同数の発振パルスＳ１１の計数を開始し、これらを繰り返し行うことによりフリップフロップＦＦ６からは基準信号Ｓ１２の１／２の周波数の信号が出力される。
【００３１】
このようにして、外部環境等が安定な比較的短期間における発振周波数の誤差が小さいＣＲ回路やリングオシレータ回路などの簡易且つ安価な自己発振回路６１を用いて、基準信号Ｓ１２の１／２の周波数の信号を安定して出力することができる。また、外部環境等の変化により自己発振回路６１からの発振周波数が大きく変化した場合であっても、発振周波数に誤差を生じる前と同一の基準信号Ｓ１２を入力することにより、自己発振回路６１の発振周波数に関係なく基準信号Ｓ１２に基づく一定周波数の信号を出力することができる。さらに、基準信号Ｓ１２の周波数を変えることによって所望の周波数信号を出力でき、基準クロック信号を必要とする電子機器の発振源として用いることができる。しかも、前述のＦＳＫ復調回路と同様に自己発振回路６１として図５に示すＣＲ発振回路またはリングオシレータ回路を用いることができ、周波数保存回路６０をワンチップＩＣ内に構成することができ、外付け部品を不要にして装置の小型化を図ることができる利点がある。
【００３２】
【発明の効果】
この発明のＦＳＫ復調回路によれば、ＦＳＫ信号に先立って入力される基準信号の１周期に対応する内部発振器の発振パルス数を基準パルス数として記憶し、ＦＳＫ信号の１周期の間に対応する内部発振器の発振パルス数を基準パルス数と比較することによってＦＳＫ信号の周波数成分を弁別することができ、高精度の発振源を用いることなくＦＳＫ信号の弁別を高精度に行うことができるとともに、内部発振器として比較的低精度の簡単な構成の発振器を用いることができ、内部発振器を含む電子部品をワンチップＩＣ内に構成することができ、装置の小型化を実現できる利点がある。
【００３３】
この発明の周波数保存回路によれば、基準信号の１周期の間における比較的低精度の内部発振器の発振パルス数を基準パルス数として記憶し、内部発振器がこの基準パルス数に一致するパルス数を発振したときに出力信号の状態を切り替えることにより比較的低精度の発振器を用いて他の電子機器に対する基準信号を発生することができる。これによって水晶発振回路等の高価且つ大型の部品を排除でき、コストの削減および省スペース化を実現できる利点がある。また、比較的低精度の発振器を用いることができることから回路構成が極めて簡単で、ワンチップＩＣ内に構成することができ、さらに省スペース化を図ることができる利点がある。
【図面の簡単な説明】
【図１】この発明の実施例であるＦＳＫ復調回路が適用されるデータキャリアシステムの構成を示す図である。
【図２】同データキャリアシステムを構成するアンテナとデータキャリアとの構成を示すブロック図である。
【図３】この発明のＦＳＫ復調回路の回路図である。
【図４】同ＦＳＫ復調回路の各部における信号のタイミングチャートである。
【図５】同ＦＳＫ復調回路を構成する内部発振器の例を示す回路図である。
【図６】この発明の周波数保存回路の回路図である。
【図７】同周波数保存回路の各部における信号のタイミングチャートである。
【図８】従来のＦＳＫ復調回路の構成を示す図である。
【図９】同従来のＦＳＫ復調回路に適用される水晶発振回路の構成を示す図である。
【符号の説明】
３０−ＦＳＫ復調回路
３１−自己発振回路
３２−カウンタ
３３−ラッチ回路
３４−比較回路
６０−周波数保存回路

Claims

内部発振器の発振パルス数を計数する計数手段と、ＦＳＫ信号を構成する高周波数信号と低周波数信号との中間の周波数の基準信号が入力された時にその基準信号の１周期における計数手段の計数値を記憶する基準パルス数記憶手段と、外部から入力されたＦＳＫ信号の１周期毎に計数手段の計数値をクリアするリセット手段と、計数手段の計数値が基準パルス数記憶手段の記憶している基準パルス数と一致した時に一致信号を出力する比較手段と、比較手段の一致信号の有無により高周波数信号および低周波数信号を弁別する信号弁別手段と、を設けたことを特徴とするＦＳＫ復調回路。
内部発振器の発振パルス数を計数する計数手段と、基準信号が入力された時にその基準信号によって与えられる所定期間における計数手段の計数値を記憶する基準パルス数記憶手段と、計数手段の計数値が基準パルス数記憶手段の記憶している基準パルス数と一致したときに一致信号を出力する比較手段と、を設けたことを特徴とする周波数保存回路。