JPH05120499A - 表裏判別装置 - Google Patents

Abstract

(57)【要約】 【目的】 物品の表裏を画像処理を行うことなく容易に
判別できるようにすること。 【構成】 物品に識別カード２を取付け、所定方向から
のみ通信を行えるようにする。そして書込／読出制御ユ
ニット３側から識別カード２に信号を伝送し、正常な伝
送が行えないときにはパルス反転手段１１ａによってパ
ルスの方向を反転させる。そして識別カード２からの応
答によって物体の表裏を判別できるようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は物品の製造ライン等にお
いて用いられる表裏判別装置に関するものである。

【０００２】

【従来の技術】従来物品の表裏を判別するためには例え
ば図１２に示すように、画像信号を得るためのカメラ１
０１やその信号を処理する画像処理装置１０２が用いら
れる。そして検出した物品の表面パターンの異同によっ
て物品の表裏を判別するような装置が用いられていた。

【０００３】

【発明が解決しようとする課題】しかしながらこのよう
な判別システムでは、画像処理装置を用いる必要がある
ため、高価で構造が複雑になるという欠点があった。又
光量等の外部の影響を受け易く、更に物品を正確に位置
決めする必要があるという欠点もあった。

【０００４】本発明はこのような従来の表裏判別方法の
問題点に鑑みてなされたものであって、比較的簡単な方
法で物品の表裏を判別できるようにすることを技術的課
題とする。

【０００５】

【課題を解決するための手段】本発明は物品に取付けら
れる識別カードと、該識別カードにデータを伝送し又は
データを読出す書込／読出制御ユニットと、を具備する
表裏判別装置であって、識別カードは、コイルを含みス
イッチング素子によって共振周波数を変化させる共振回
路と、コイルより得られる正及び負のクロックを分離す
るクロック分離回路と、クロック分離回路の出力によっ
て送出されたデータ信号を復調する復調回路と、復調さ
れた信号が所定のコード信号であるときに応答信号を出
力するロジック制御回路と、ロジック制御回路より得ら
れるデータに基づいて共振回路の共振周波数を変化させ
る伝送信号発生回路と、を有するものであり、書込／読
出制御ユニットは、特定の正負のパルスの組み合わせに
よって決定される二値信号を送出するパルス送信回路
と、データ送出時に正常なデータ伝送ができないときパ
ルス送信回路の正負のパルスを逆転させるパルス反転手
段と、パルス送信回路により駆動される送信コイルと、
送信コイルにより駆動される識別カードの共振周波数の
変化を受信する受信コイルと、受信コイルに得られる減
衰信号の周期を計数するカウンタ回路と、カウンタ回路
の出力によってパルス送信回路にクロック信号として与
えると共にその信号をパルス幅変調された信号として復
調する復調回路と、復調回路の出力に基づいて物体の表
裏を判別する表裏判別手段と、を具備することを特徴と
するものである。

【０００６】

【作用】このような特徴を有する本発明によれば、ヘッ
ド部より所定の正負のパルスの組み合わせによって決定
される二値信号を送信コイルより送出している。そして
データが正常に伝送されなければ、送信コイルと識別カ
ードのコイルの方向性が一致していないものとして、パ
ルス反転手段によってパルス送信回路の正負のパルスを
逆転させて送信している。識別カードではクロック分離
回路によってこのパルス信号からクロックを分離すると
共に復調回路により二値信号を復調する。そして復調さ
れた信号が所定のコードかどうかを判別し、所定のコー
ドであればそれに対応した応答信号に基づいて共振回路
の共振周波数を変化させるようにしている。共振回路の
共振周波数を変化させれば、書込／読出制御ユニットで
受信される減衰信号の周波数が共振周波数に応じて変化
する。そして減衰振動の周期をカウンタによって所定の
計数値まで計数することによって、パルス幅変調された
信号を得ることができる。こうしてこの信号によって正
常な応答信号が返送されたかどうかを判別する。そして
表裏判別手段により応答信号が得られるパルス方向によ
って物品の表裏を判別している。

【０００７】

【実施例】図１は本発明の一実施例による表裏判別装置
の構造を示すブロック図である。本図において表裏判別
装置は識別の対象となる物品１等に直接取付けられる識
別カード２と識別カード２にデータを書込み及び読出す
書込／読出制御ユニット３を有している。書込／読出制
御ユニット３はＩＤコントローラ４及び識別カード２と
近接する位置に設けられ、識別カード２にデータを書込
み及び読出すヘッド部５から成り立っている。そして識
別カード２と書込／読出制御ユニット３によって表裏判
別装置が構成される。書込／読出制御ユニット３は、例
えば図示しない上位の制御機器に接続される。

【０００８】さて書込／読出制御ユニット３のＩＤコン
トローラ４は図１に示すように、識別カード２へのデー
タの書込み及び読取りを制御するマイクロプロセッサ
（ＣＰＵ）１１とそのシステムプログラム等を記憶する
リードオンリメモリ（ＲＯＭ）１２，データを一時保持
するランダムアクセスメモリ（ＲＡＭ）１３が設けられ
る。又ヘッド部５への電源を供給する電源供給回路１４
を有している。ＣＰＵ１１にはヘッド部５との間でデー
タを伝送するための入出力インターフェイス（Ｉ／Ｆ）
回路１５が設けられる。入出力インターフェイス回路１
５はＣＰＵ１１から得られるパラレル信号をシリアル信
号に変換すると共に、その信号の「１」のデータが得ら
れるときにレベルシフト回路１６に「１」信号を与え、
ＣＰＵ１１から出力される信号をデコードしその信号が
リセット信号である場合にレベルシフト回路１６にリセ
ット信号を与えるものである。又入出力インターフェイ
ス回路１５にはＰＷＭ信号復調回路１７が接続されてい
る。ＰＷＭ信号復調回路１７はレベルシフト回路１６よ
り得られるＰＷＭ信号を復調するものである。復調信号
は入出力インターフェイス回路１５に与えられ、パラレ
ル信号に変換されてＣＰＵ１１に受信データとして与え
られる。ＣＰＵ１１には又インターフェイス回路１８を
介して上位の制御機器が接続されている。ＣＰＵ１１は
所定の処理プログラムに従って入出力インターフェイス
回路１５を介して識別カード２にデータやコマンドを送
出するものである。レベルシフト回路１６は入出力イン
ターフェイス回路１５の出力をレベルシフトして、夫々
異なったリード線を介してヘッド部５に信号を与えるも
のである。

【０００９】図２はヘッド部５の詳細な構成を示す回路
図である。本図に示すようにヘッド部５はインターフェ
イス回路２１とパルス送信回路２２，受信回路２３が設
けられている。インターフェイス回路２１はＩＤコント
ローラ４から得られる送信信号，リセット信号をパルス
送信回路２２に伝えると共に、受信回路２３から与えら
れる受信信号をＩＤコントローラ４に伝えるものであ
る。パルス送信回路２２は受信回路２３の出力端が接続
されたバッファ２４を有しており、その出力がコンデン
サＣ１，Ｃ２を介して一対のＰチャンネル及びＮチャン
ネルのＭＯＳＦＥＴ２５，２６のゲートに与えられる。
ＦＥＴ２５，２６は電源Ｖccとアース間に直列に接続さ
れている。ＦＥＴ２5 ，２６の各ドレインの中間接続点
にはコンデンサＣ３を介して送信コイルＬ１が接地端間
に直列に接続されている。ＦＥＴ２５，２６のゲート・
ソース間には夫々抵抗Ｒ１，Ｒ２が接続される。抵抗Ｒ
１，Ｒ２は夫々コンデンサＣ１，Ｃ２とによって短時間
の時定数回路を構成しており、バッファ２４より与えら
れる信号の立上り及び立下り時にＦＥＴ２５又は２６に
微小時間の信号を与えるものである。インターフェイス
回路２１を介して得られる送信の「１」の信号はインバ
ータを構成するＦＥＴ２７のゲートに与えられる。ＦＥ
Ｔ２７のドレインはＰチャンネルＭＯＳＦＥＴ２８，２
９の夫々のゲートに接続されており、そのソース端は接
地されている。ＦＥＴ２８はソースが電源端に接続さ
れ、ドレインがＦＥＴ２５のゲートに接続されている。
又ＦＥＴ２９はソースが電源端に接続されドレインが抵
抗Ｒ３を介してＦＥＴ２５，２６の共通接続端に接続さ
れる。又レベルシフト回路１６からのリセット信号はイ
ンターフェイス回路２１を介してＮチャンネルＭＯＳＦ
ＥＴ３０，３１のゲートに与えられる。ＦＥＴ３０はＦ
ＥＴ２６のゲート・アース間に接続されており、ＦＥＴ
３１は抵抗Ｒ４を介してＦＥＴ２５，２６の共通接続端
とアース間に接続されている。

【００１０】一方受信回路２３は受信用コイルＬ２と共
振用のコンデンサＣ４とを有しており、その出力が増幅
器３２に与えられる。増幅器３２は受信した高周波信号
を増幅するものであって、その出力は排他的論理和回路
（以下ＥＯＲ回路という）３３の一方の入力端に与えら
れる。ＥＯＲ回路３３の出力は所定数、例えば５進のカ
ウンタ回路３４に与えられており、そのオーバーフロー
出力がフリップフロップ３５に与えられる。フリップフ
ロップ３５は入力信号の立上りによってセット及びリセ
ットされるフリップフロップであって、そのＱ出力はバ
ッファ２４に与えられ更に受信データとしてインターフ
ェイス回路２１を介してＩＤコントローラ４に与えられ
る。又フリップフロップ３５のＱ出力はＥＯＲ回路３３
の他方の入力端に与えられている。

【００１１】次に図３を参照しつつ識別カード２の回路
構成について説明する。識別カード２はコイルＬ３とそ
の両端に接続された共振用のコンデンサＣ５を有してお
り、更にスイッチング用のＦＥＴ４１とコンデンサＣ６
が共振回路に並列に接続されている。ここでコンデンサ
Ｃ５，Ｃ６とコイルＬ３との共振周波数をf₁, コイルＣ
６を除いたときの共振周波数をf₂（＞f₁）とする。これ
らの共振周波数f₁，f₂は例えば 240ＫHz及び 280ＫHzと
し、ヘッド部５の受信回路２３のコイルＬ２，コンデン
サＣ４から成る共振回路はこれらの周波数の中間の周波
数を有するものとする。又共振回路の両端には接地端子
間にスイッチング用のＦＥＴ４２，４３が接続される。
ＦＥＴ４２，４３のゲートは夫々他方の共通接続点に接
続される。更に共振回路の両端にはその両端の電圧を一
定に保つ電圧制限回路４４とクロック分離回路４５とが
接続される。クロック分離回路４５は正方向又は負方向
のクロックを抽出して正方向のクロック（Ｐ）及び負方
向のクロック（Ｎ）を夫々ロジック制御回路４６に与え
ると共に、リセット信号発生回路４７，「０」信号発生
回路４８及び「１」信号発生回路４９に与えている。リ
セット信号発生回路４７, 「０」信号発生回路４８及び
「１」信号発生回路４９は送出されたデータ信号を復調
する復調回路であって、夫々後述するようにリセット信
号及び「０」信号，「１」信号に対応するパルス波形の
ときにのみリセット信号及び「０」信号，「１」信号を
発生させてロジック制御回路４６に夫々の信号を出力す
るものである。

【００１２】ロジック制御回路４６は内部にデータの一
時保持用のＲＡＭを有しており、所定のコードが送出さ
れたときに一定のデータ信号を伝送信号発生回路５０に
与える。伝送信号発生回路５０はロジック制御回路４６
から読出されたデータ信号に基づいてクロック分離回路
４５より得られるクロック（Ｐ，Ｎ）のタイミングでス
イッチング用ＦＥＴ４１を断続することによって共振回
路の共振周波数をf₁,f₂に変化させるものである。ここ
で識別カード２は図示しないが内部に電池等の電源を有
するようにしているが、又共振回路の両端に整流回路及
び平滑回路を設けヘッド部５から得られるパルス振動を
電源として用いるようにしてもよい。又BOYD G. WATKIN
S “ A Low-Power Multiphase Circuit Technique ” I
EEE JOURNAL OF SOLID-STATE CIRCUITS, P213 〜P220,
DECEMBER 1967に記載されているようにクロックパルス
自体を電源として用いて各部の論理回路を構成すること
も可能である。

【００１３】図４（ａ）は識別カード２の正面図、
（ｂ）はこの識別カードを用いた表裏判別装置の構成を
示す概略図である。図４（ａ）に示すように識別カード
２はカード状に構成されており、その周囲に沿ってルー
プ型のコイルＬ３が実装される。そしてその他の電子回
路部はワンチップＩＣ化してカード内に封入することに
よって小型，軽量化するようにしている。この場合ヘッ
ド部５のコイルＬ１，Ｌ２に対し識別カード２が所定の
方向で通過すればデータ伝送が行える。従って図４
（ｂ）に示すように、物品１ａ，１ｂ，１ｄの表面に識
別カードが取付けられた場合にはデータ伝送が行える。
しかし物品１ｃは識別カード２がヘッド部５と対向しな
い面に取付けられているので、そのままでは通信ができ
ないこととなる。

【００１４】次に本実施例の動作について説明する。ま
ずＩＤコントローラ４及びヘッド部５から識別カード２
に送出されるデジタル信号は、順方向の場合には図５
（ａ）に示すように正及び負のパルス群の組み合わせか
ら構成される。本実施例では論理信号「０」は正負正負
の４つのパルスから構成されるものとし、論理信号
「１」は「０」の信号から最初の正のパルスを除いた負
正負の３つのパルス列から構成されるものとする。又識
別カード２をリセット状態とするリセット信号は、
「０」の論理信号から最初の負のパルスを除いたパルス
列から構成されるものとする。又逆方向の送信では図５
（ｂ）に示すように論理信号「０」，「１」及びリセッ
ト信号は夫々正及び負を逆転をさせたパルス列から構成
されるものとする。このようなデジタル信号によって識
別カード２への所定のコードがＩＤコントローラ４より
送出される。

【００１５】さてフリップフロップ３５よりバッファ２
４とコンデンサＣ１，Ｃ２を介してＦＥＴ２５，２６に
信号が伝えられた場合、例えば図６に示す時刻t₁，t₃・
・の立下り時には、コンデンサＣ１，抵抗Ｒ１で定まる
時間だけＦＥＴ２５がオン状態となる。従ってコンデン
サＣ３が急速に充電され、送信コイルＬ１より図６
（ｄ）に示すような正のクロックパルス（Ｐ）を出力す
ることができる。識別カード２が近接しておりＦＥＴ４
１がオフ状態にあればクロックパルスが識別カード２に
伝わって周波数f₂の減衰振動を起こす。そうすれば受信
コイルＬ２にそれと同一の信号が受信されることとな
る。従ってこの減衰振動の信号が増幅器３２によって方
形波信号に変換される。その出力はＥＯＲ回路３３を介
してカウンタ回路３４に伝えられるため、５個目のパル
スが加わった時点でフリップフロップ３５が反転する。
更にフリップフロップ３５のＱ出力がクロック信号とし
てパルス送信回路２２に伝えられるため、時刻t₂, t₄・
・の時点ではコンデンサＣ２，抵抗Ｒ２で定まる時定数
回路による微小時間だけＦＥＴ２６がオン状態となって
コンデンサＣ３が放電する。そのとき送信コイルＬ１に
図６（ｄ）に示すように負のクロックパルス（Ｎ）が出
力されることとなる。従ってインターフェイス回路２１
を介して「１」信号又はリセット信号が加わらなけれ
ば、図６（ｄ）に示すように所定周期毎に正方向のパル
ス（Ｐ）及び負方向のパルス（Ｎ）が、交互に識別カー
ド２側に与えられることとなる。

【００１６】ここでインターフェイス回路２１を介して
クロック信号が立上る、例えば時刻t₂の前後にリセット
信号が図６（ｂ）に示すように加わった場合には、その
間にＦＥＴ３０及び３１が導通する。従ってＦＥＴ２６
はクロック信号の立下りによっても導通することはな
く、そのときコンデンサＣ３の電荷は抵抗Ｒ４及びＦＥ
Ｔ３１を介して放電される。従って抵抗Ｒ４の値を十分
大きな値としておくことによって送信コイルＬ１に流れ
る放電電流を小さく保ったままで電荷を放電することが
できる。

【００１７】又時刻t₅，t₆の前後に図６（ｃ）に示すよ
うに「１」の信号がインターフェイス回路２１を介して
加えられた場合には、インバータ２７によってその信号
が反転され、クロック信号の立下り時にもＦＥＴ２５は
導通しない。しかしそのときＦＥＴ２９が同時に導通す
ることとなるため、電源より抵抗Ｒ３を介してコンデン
サＣ３が充電される。従って抵抗Ｒ３の値を十分大きな
値としておくことによって送信コイルＬ１に流れる電流
を小さく保ってコンデンサＣ３を充電することができ
る。そのため以後のクロック信号が立上る時刻t₇にはコ
ンデンサＣ３の電荷をＦＥＴ２６によって放電させるこ
とができ、図６（ｄ）に示すように負のパルス（Ｎ）を
送出することができる。そして図６（ｄ）に示すように
クロック信号の変化時の正及び負のクロックパルスによ
ってリセット信号又は「０」，「１」のデジタル信号を
送出するようにしている。

【００１８】一方識別カード２はパルス信号が与えられ
たときにコイルＬ３とコンデンサＣ５の両端に得られる
電圧に基づいていずれか一方のＦＥＴ４２，４３が導通
する。そしてその一方の端子を接地し、他方をそれより
高いパルス電圧が得られる信号線としてクロック分離回
路４５に与える。電圧制限回路４４は入力信号の電圧を
一定レベルに制限してクロック分離回路４５の破損を防
止するようにしている。クロック分離回路４５より分離
されたクロックはロジック制御回路４６に与えられると
共に、リセット信号発生回路４７，「０」及び「１」信
号発生回路４８，４９に与えられる。リセット信号発生
回路４７，「０」及び「１」信号発生回路４８，４９は
図５（ａ）に示す順方向の夫々の信号を検出し、その信
号が与えられたときにのみロジック制御回路４６に信号
を伝える。

【００１９】ロジック制御回路４６は動作を開始する
と、所定のコードを受信を待受ける。そして所定のコー
ド信号が受信されれば、レスポンスのコード信号を伝送
信号発生回路５０に送出する。伝送信号発生回路５０は
例えば論理信号「０」の信号を出力するときにはクロッ
ク分離回路４５で分離された正のクロック（Ｐ）のとき
にＦＥＴ４１をオンとし、負のクロック（Ｎ）が与えら
れたときにはＦＥＴ４１をオフとする伝送信号を発生す
るものであり、又論理信号「１」を出力するときには正
のクロック（Ｐ）のタイミングでＦＥＴ４１をオフ、負
のクロック（Ｎ）のタイミングでＦＥＴ４１をオンとす
るものである。又ロジック制御回路４６は一定のコード
信号が受信されないときにはエラーコード信号を出力す
るものとする。

【００２０】次にスイッチング用ＦＥＴ４１が断続され
たときの受信回路２３の動作について図７を参照しつつ
説明する。識別カード２からヘッド部５及びＩＤコント
ローラ４への信号伝送は、送信コイルＬ１より正又は負
のクロックパルスが加わる毎に伝送信号発生回路５０よ
りＦＥＴ４１を断続することによって行われる。例えば
図７は識別カードからヘッド部５に「０」レベルの信号
を送出する動作を示すタイムチャートであって、時刻t
₁₀ 〜t₁₁ のＦＥＴ４１がオン状態ではコイルＬ３とコ
ンデンサＣ５，Ｃ６から成る共振回路は低い周波数f₁に
同調している。

【００２１】従って図７（ａ）に示すように時刻t₁₀ に
正のクロックパルスを送出すると、図７（ｂ）に示すよ
うにヘッド部５への受信コイルＬ２に得られる信号は低
い周波数f₁となる。従って増幅器３２から図７（ｃ）に
示すような方形波信号が得られ、それに対応してＥＯＲ
回路３３より図７（ｄ）に示す信号が得られる。従って
５進のカウンタ回路３４は図７（ｅ）に示すように送信
パルスに同期した信号を出力することとなって、フリッ
プフロップ３５が５個目の計数時に切換わる。そうすれ
ば時刻t₁₁ にはフリップフロップ３５が反転し、バッフ
ァ２４を介してパルス送信回路２２にクロック信号が伝
えられる。従って時刻t₁₁ で負方向のパルスが送出され
ることとなる。負方向のクロックパルスの送出により伝
送信号発生回路５０よりＦＥＴ４１がオフ状態に切換え
られる。従って識別カード２のコイルＬ３とコンデンサ
Ｃ５により定まる共振周波数は高い周波数f₂となって、
図７（ｂ）に示すように受信信号がより高い周波数で減
衰振動をする。この信号が同様にして増幅器３２によっ
て増幅されて方形波信号に変換され、ＥＯＲ回路３３，
カウンタ回路３４を介して５個目のパルスでフリップフ
ロップ３５を反転させる。従って識別カード２から
「０」の送出時にはフリップフロップ３５は図７（ｆ）
に示す信号を出力する。

【００２２】又同様にして識別カード２の共振周波数は
伝送信号発生回路５０の出力によって低い周波数f₁及び
高い周波数f₂に切換えられる。従って図８（ａ）〜
（ｃ）に示すようにヘッド部５から送出されたクロック
パルスのタイミングで識別カード２からヘッド部５に伝
送すべきデータ、この場合は「０１１０」に応じてＦＥ
Ｔ４１がオンオフを繰り返すため、図８（ｂ）に示すよ
うにヘッド部５の受信回路２３よりパルス幅変調された
信号が得られることとなる。このパルス幅信号がインタ
ーフェイス回路２１，レベルシフト回路１６を介してＩ
Ｄコントローラ４のＰＷＭ信号復調回路１７に与えられ
る。この信号が図８（ｄ）に示すように復調されて
「０」，「１」の二値データに変換されてＣＰＵ１１に
加えられる。こうして識別カード２に保持されているデ
ータをＩＤコントローラ４側で読出すことができる。

【００２３】さて識別カード２を図１，図４に示すよう
にカード型に構成しているため、偏平な物品にも識別カ
ードが取付けられる。そしてヘッド部５と識別カード２
との相対的な位置関係によっては図５（ａ）に示す
「０」「１」リセット信号が識別カード２側に正常に伝
送されないことがある。従って図９のフローチャートに
おいて、ＩＤコントローラ４のＣＰＵ１１は動作を開始
すると、まず上位制御装置からのコマンドを受信する
（ステップ71) 。コマンドが得られればステップ72にお
いて順方向手順にコード信号を送信する。そしてステッ
プ73に進んでレスポンスが得られるかどうかをチェック
する。正常に終了する場合にはステップ74に進んで表判
定のレスポンスを上位制御装置に送出する。

【００２４】又ステップ73において正常レスポンスが得
られなければ、ステップ75に進んで逆方向に設定して送
出を行う。これは図５（ｂ）に示すように論理信号
「０」，「１」及びリセット信号を順方向の送信モード
から逆方向の送信モードに切換えることを意味する。こ
のとき同時にリセット信号と「１」信号との出力を逆転
させる。そうすれば論理「０」は図５（ｂ）に示すよう
にＮＰＮＰの繰り返し信号となり、論理「１」及びリセ
ット信号も夫々図５（ｂ）に示すようなパルス列とな
る。この信号を用いてデータ伝送を行う場合には、受信
回路２３よりパルス送信回路２２に与えられるクロック
信号は図１０（ａ）に示すものとなる。又図１０（ｄ）
に示すように、リセット信号及び「０」，「１」，
「１」，「０」を送信する際のパルス送信回路２２に与
える信号も図１０（ｂ），（ｃ）に示すものとする。こ
うすれば受信回路２３では図１１に示すように反転した
送信パルスによって図７と逆転した処理が行われ、フリ
ップフロップ３５のＱ出力も反転することとなって反転
したクロック信号によって通信処理が行える。このよう
にステップ75において逆方向の方式で所定のコードを送
出し、ステップ76に進んで正常なレスポンスが得られる
かどうかをチェックする。このレスポンスが得られれ
ば、ステップ77に進んで物品が裏向きであるという判定
を行って上位制御装置側にレスポンスを返送する。又正
常な信号が得られなければステップ78に進んで物品無し
というレスポンスを返送して処理を終える。ここでＣＰ
Ｕ１１はステップ71，72及び75において、正常なデータ
伝送が行えないときに送信パルスのモードを反転させる
パルス反転手段１１ａの機能を達成しており、ステップ
73, 74, 76, 77において、いずれかの方向で正常な通信
ができたときに表裏を判別する表裏判別手段１１ｂの機
能を達成している。

【００２５】

【発明の効果】以上詳細に説明したように本発明によれ
ば、特定のパルスの組み合わせによって二値信号を送出
しており、識別カードから書込／読出制御ユニットに信
号を伝送する場合にはその共振周波数を切換えている。
そしてパルスの方向によって識別カードが取付けられる
物品の表裏を容易に判別することができる。従って画像
処理装置を用いた従来の判別装置に比べて、低価格で耐
環境性に優れた装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例による表裏判別装置の全体構
成を示すブロック図である。

【図２】ヘッド部５の詳細な構成を示す回路図である。

【図３】識別カード２の詳細な構成を示すブロック図で
ある。

【図４】（ａ）は識別カード２の構成を示す正面図、
（ｂ）は本実施例の表裏判別装置の使用状態を示す斜視
図である。

【図５】ＩＤコントローラから識別カードに送出する信
号のパルスの組み合わせ例を示す図である。

【図６】ヘッド部５の各部の波形を示すタイムチャート
である。

【図７】リードライトヘッドの受信波形を示すタイムチ
ャートである。

【図８】識別カードの送出信号と受信波形の例を示すタ
イムチャートである。

【図９】本実施例によるＩＤコントローラの動作を示す
フローチャートである。

【図１０】パルスモードを逆転させたときのヘッド部５
の各部の波形を示すタイムチャートである。

【図１１】パルスモードを逆転させたときのリードライ
トヘッドの受信波形を示すタイムチャートである。

【図１２】従来の表裏判別するための装置の一例を示す
概略図である。

【符号の説明】

１，１ａ〜１ｄ 物品 ２ 識別カード ３ 書込／読出制御ユニット ４ ＩＤコントローラ ５ ヘッド部 １１ ＣＰＵ １１ａ パルス反転手段 １１ｂ 表裏判別手段 １４ 電源供給回路 １６ 復調回路 ２２ パルス送信回路 ２３ 受信回路 ２５〜３１，４１〜４３ ＦＥＴ ３３ ＥＯＲ回路 ３４ カウンタ回路 ３５ フリップフロップ ４５ クロック分離回路 ４６ ロジック制御回路 ４７ リセット信号発生回路 ４８ 「０」信号発生回路 ４９ 「１」信号発生回路 ５０ 伝送信号発生回路 Ｌ１ 送信用コイル Ｌ２ 受信用コイル Ｌ３ コイル

Claims (1)

【特許請求の範囲】
1. 【請求項１】 物品に取付けられる識別カードと、該識
   別カードにデータを伝送し又はデータを読出す書込／読
   出制御ユニットと、を具備する表裏判別装置であって、 前記識別カードは、 コイルを含みスイッチング素子によって共振周波数を変
   化させる共振回路と、 前記コイルより得られる正及び負のクロックを分離する
   クロック分離回路と、 前記クロック分離回路の出力によって送出されたデータ
   信号を復調する復調回路と、 前記復調された信号が所定のコード信号であるときに応
   答信号を出力するロジック制御回路と、 前記ロジック制御回路より得られるデータに基づいて前
   記共振回路の共振周波数を変化させる伝送信号発生回路
   と、を有するものであり、 前記書込／読出制御ユニットは、 特定の正負のパルスの組み合わせによって決定される二
   値信号を送出するパルス送信回路と、 データ送出時に正常なデータ伝送ができないとき前記パ
   ルス送信回路の正負のパルスを逆転させるパルス反転手
   段と、 前記パルス送信回路により駆動される送信コイルと、 前記送信コイルにより駆動される識別カードの共振周波
   数の変化を受信する受信コイルと、 前記受信コイルに得られる減衰信号の周期を計数するカ
   ウンタ回路と、 前記カウンタ回路の出力によって前記パルス送信回路に
   クロック信号として与えると共にその信号をパルス幅変
   調された信号として復調する復調回路と、 前記復調回路の出力に基づいて物体の表裏を判別する表
   裏判別手段と、を具備することを特徴とする表裏判別装
   置。