JP2555051Y2 - 識別システム - Google Patents
識別システムInfo
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- JP2555051Y2 JP2555051Y2 JP5158891U JP5158891U JP2555051Y2 JP 2555051 Y2 JP2555051 Y2 JP 2555051Y2 JP 5158891 U JP5158891 U JP 5158891U JP 5158891 U JP5158891 U JP 5158891U JP 2555051 Y2 JP2555051 Y2 JP 2555051Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- data
- pulse
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Machine Tool Sensing Apparatuses (AREA)
- Discharge Of Articles From Conveyors (AREA)
- Near-Field Transmission Systems (AREA)
- Selective Calling Equipment (AREA)
Description
【０００１】
【産業上の利用分野】本考案は物流システムや個人識別
システム等に用いられる識別システムに関し、特にその
データ伝送時の信号形態に特徴を有する識別システムに
関するものである。
システム等に用いられる識別システムに関し、特にその
データ伝送時の信号形態に特徴を有する識別システムに
関するものである。
【０００２】
【従来の技術】従来工場における組立搬送ラインでの部
品，製品の識別等を機械化するためには、種々の物品を
識別して管理するシステムが必要となる。このような識
別システムとして例えば特開昭64-71396号に示すよう
に、ＩＤコントローラ側から正及び負のパルスの組合せ
によって異なったデータを伝送し、データキャリア側に
送出するようにした物品識別システムが提案されてい
る。
品，製品の識別等を機械化するためには、種々の物品を
識別して管理するシステムが必要となる。このような識
別システムとして例えば特開昭64-71396号に示すよう
に、ＩＤコントローラ側から正及び負のパルスの組合せ
によって異なったデータを伝送し、データキャリア側に
送出するようにした物品識別システムが提案されてい
る。
【０００３】
【考案が解決しようとする課題】しかしながらこのよう
な従来の識別システムでは、パルスの方向性によってデ
ータを判別するため、通信時にはリードライトヘッドと
ＩＤコントローラのコイルの面が一致していなければデ
ータ伝送を行うことができないという欠点があった。
な従来の識別システムでは、パルスの方向性によってデ
ータを判別するため、通信時にはリードライトヘッドと
ＩＤコントローラのコイルの面が一致していなければデ
ータ伝送を行うことができないという欠点があった。
【０００４】本考案はこのような従来の識別システムの
問題点に鑑みてなされたものであって、データキャリア
に送信するパルスの極性を切換えていずれの方向からも
送信できるようにすることを技術的課題とする。
問題点に鑑みてなされたものであって、データキャリア
に送信するパルスの極性を切換えていずれの方向からも
送信できるようにすることを技術的課題とする。
【０００５】
【課題を解決するための手段】本考案はデータを保持す
るデータキャリアと、該データキャリアにデータを書込
み及びデータを読出す書込／読出制御ユニットと、を具
備する識別システムであって、データキャリアは、コイ
ルを含みスイッチング素子によって共振周波数を変化さ
せる共振回路と、コイルより得られる正及び負のクロッ
クを分離するクロック分離回路と、クロック分離回路の
出力によって送出されたデータ信号を復調する復調回路
と、伝送されたデータを記憶する不揮発性メモリと、復
調された信号に基づいてメモリへのデータの書込み、デ
ータの読出しを制御するロジック制御回路と、ロジック
制御回路より読出されたデータに基づいて共振回路の共
振周波数を変化させる伝送信号発生回路と、を有するも
のであり、書込／読出制御ユニットは、特定の正負のパ
ルスの組み合わせによって決定される二値信号を送出す
るパルス送信回路と、データ送出時に正常なデータ伝送
ができないときパルス送信回路の正負のパルスを逆転さ
せるパルス反転手段と、パルス送信回路により駆動され
る送信コイルと、送信コイルにより駆動されるデータキ
ャリアの共振周波数の変化を受信する受信コイルと、受
信コイルに得られる減衰信号の周期を計数するカウンタ
回路と、カウンタ回路の出力によってパルス送信回路に
クロック信号として与えると共にその信号をパルス幅変
調された信号として復調する復調回路と、を具備するこ
とを特徴とするものである。
るデータキャリアと、該データキャリアにデータを書込
み及びデータを読出す書込／読出制御ユニットと、を具
備する識別システムであって、データキャリアは、コイ
ルを含みスイッチング素子によって共振周波数を変化さ
せる共振回路と、コイルより得られる正及び負のクロッ
クを分離するクロック分離回路と、クロック分離回路の
出力によって送出されたデータ信号を復調する復調回路
と、伝送されたデータを記憶する不揮発性メモリと、復
調された信号に基づいてメモリへのデータの書込み、デ
ータの読出しを制御するロジック制御回路と、ロジック
制御回路より読出されたデータに基づいて共振回路の共
振周波数を変化させる伝送信号発生回路と、を有するも
のであり、書込／読出制御ユニットは、特定の正負のパ
ルスの組み合わせによって決定される二値信号を送出す
るパルス送信回路と、データ送出時に正常なデータ伝送
ができないときパルス送信回路の正負のパルスを逆転さ
せるパルス反転手段と、パルス送信回路により駆動され
る送信コイルと、送信コイルにより駆動されるデータキ
ャリアの共振周波数の変化を受信する受信コイルと、受
信コイルに得られる減衰信号の周期を計数するカウンタ
回路と、カウンタ回路の出力によってパルス送信回路に
クロック信号として与えると共にその信号をパルス幅変
調された信号として復調する復調回路と、を具備するこ
とを特徴とするものである。
【０００６】
【作用】このような特徴を有する本考案によれば、ヘッ
ド部より所定の正負のパルスの組み合わせによって決定
される二値信号を送信コイルより送出している。そして
データが正常に伝送されなければ、送信コイルとデータ
キャリアのコイルの方向性が一致していないものとし
て、パルス反転手段によってパルス送信回路の正負のパ
ルスを逆転させて送信している。データキャリアではク
ロック分離回路によってこのパルス信号からクロックを
分離すると共に復調回路により二値信号を復調する。そ
して不揮発性メモリに必要なデータを込むと共に、デー
タを読出して共振回路の共振周波数を変化させるように
している。共振回路の共振周波数を変化させれば書込／
読出制御ユニットで受信される減衰信号の周波数が共振
周波数に応じて変化する。そして減衰振動の周期をカウ
ンタによって所定の計数値まで計数することによってパ
ルス幅変調された信号を得ることができる。従ってこの
ようにして相互に半二重のデータ伝送を行うようにして
いる。
ド部より所定の正負のパルスの組み合わせによって決定
される二値信号を送信コイルより送出している。そして
データが正常に伝送されなければ、送信コイルとデータ
キャリアのコイルの方向性が一致していないものとし
て、パルス反転手段によってパルス送信回路の正負のパ
ルスを逆転させて送信している。データキャリアではク
ロック分離回路によってこのパルス信号からクロックを
分離すると共に復調回路により二値信号を復調する。そ
して不揮発性メモリに必要なデータを込むと共に、デー
タを読出して共振回路の共振周波数を変化させるように
している。共振回路の共振周波数を変化させれば書込／
読出制御ユニットで受信される減衰信号の周波数が共振
周波数に応じて変化する。そして減衰振動の周期をカウ
ンタによって所定の計数値まで計数することによってパ
ルス幅変調された信号を得ることができる。従ってこの
ようにして相互に半二重のデータ伝送を行うようにして
いる。
【０００７】
【実施例】図１は本考案の一実施例による識別システム
の構造を示すブロック図である。本図において識別シス
テムは識別の対象となる物品１等に直接取付けられるデ
ータキャリア２とデータキャリア２にデータを書込み及
び読出す書込／読出制御ユニット３を有している。書込
／読出制御ユニット３はＩＤコントローラ４及びデータ
キャリア２と近接する位置に設けられ、データキャリア
２にデータを書込み及び読出すヘッド部５から成り立っ
ている。そしてデータキャリア２と書込／読出制御ユニ
ット３によって識別システムが構成される。書込／読出
制御ユニット３は例えば図示しない上位の制御機器に接
続され、上位の制御機器より書込／読出制御ユニット３
を介してデータキャリア２にデータを書込み及び読出す
ように構成している。
の構造を示すブロック図である。本図において識別シス
テムは識別の対象となる物品１等に直接取付けられるデ
ータキャリア２とデータキャリア２にデータを書込み及
び読出す書込／読出制御ユニット３を有している。書込
／読出制御ユニット３はＩＤコントローラ４及びデータ
キャリア２と近接する位置に設けられ、データキャリア
２にデータを書込み及び読出すヘッド部５から成り立っ
ている。そしてデータキャリア２と書込／読出制御ユニ
ット３によって識別システムが構成される。書込／読出
制御ユニット３は例えば図示しない上位の制御機器に接
続され、上位の制御機器より書込／読出制御ユニット３
を介してデータキャリア２にデータを書込み及び読出す
ように構成している。
【０００８】さて書込／読出制御ユニット３のＩＤコン
トローラ４は図１に示すように、データキャリア２への
データの書込み及び読取りを制御するマイクロプロセッ
サ（ＣＰＵ）１１とそのシステムプログラム等を記憶す
るリードオンリメモリ（ＲＯＭ）１２，データを一時保
持するランダムアクセスメモリ（ＲＡＭ）１３が設けら
れる。又ヘッド部５への電源を供給する電源供給回路１
４を有している。ＣＰＵ１１にはヘッド部５との間でデ
ータを伝送するための入出力インターフェイス（Ｉ／
Ｆ）回路１５が設けられる。入出力インターフェイス回
路１５はＣＰＵから得られるパラレル信号をシリアル信
号に変換すると共に、その信号の「１」のデータが得ら
れるときにレベルシフト回路１６に「１」信号を与え、
ＣＰＵ１１から出力される信号をデコードしその信号が
リセット信号である場合にレベルシフト回路１６にリセ
ット信号を与えるものである。又入出力インターフェイ
ス回路１５にはＰＷＭ信号復調回路１７が接続されてい
る。ＰＷＭ信号復調回路１７はレベルシフト回路１６よ
り得られるＰＷＭ信号を復調するものである。復調信号
は入出力インターフェイス回路１５に与えられ、パラレ
ル信号に変換されてＣＰＵ１１に受信データとして与え
られる。ＣＰＵ１１には又インターフェイス回路１８を
介して上位の制御機器が接続されている。ＣＰＵ１１は
所定の処理プログラムに従って入出力インターフェイス
回路１５を介してデータキャリア２にデータやコマンド
を送出するものである。レベルシフト回路１６は入出力
インターフェイス回路１５の出力をレベルシフトして、
夫々異なったリード線を介してヘッド部５に信号を与え
るものである。
トローラ４は図１に示すように、データキャリア２への
データの書込み及び読取りを制御するマイクロプロセッ
サ（ＣＰＵ）１１とそのシステムプログラム等を記憶す
るリードオンリメモリ（ＲＯＭ）１２，データを一時保
持するランダムアクセスメモリ（ＲＡＭ）１３が設けら
れる。又ヘッド部５への電源を供給する電源供給回路１
４を有している。ＣＰＵ１１にはヘッド部５との間でデ
ータを伝送するための入出力インターフェイス（Ｉ／
Ｆ）回路１５が設けられる。入出力インターフェイス回
路１５はＣＰＵから得られるパラレル信号をシリアル信
号に変換すると共に、その信号の「１」のデータが得ら
れるときにレベルシフト回路１６に「１」信号を与え、
ＣＰＵ１１から出力される信号をデコードしその信号が
リセット信号である場合にレベルシフト回路１６にリセ
ット信号を与えるものである。又入出力インターフェイ
ス回路１５にはＰＷＭ信号復調回路１７が接続されてい
る。ＰＷＭ信号復調回路１７はレベルシフト回路１６よ
り得られるＰＷＭ信号を復調するものである。復調信号
は入出力インターフェイス回路１５に与えられ、パラレ
ル信号に変換されてＣＰＵ１１に受信データとして与え
られる。ＣＰＵ１１には又インターフェイス回路１８を
介して上位の制御機器が接続されている。ＣＰＵ１１は
所定の処理プログラムに従って入出力インターフェイス
回路１５を介してデータキャリア２にデータやコマンド
を送出するものである。レベルシフト回路１６は入出力
インターフェイス回路１５の出力をレベルシフトして、
夫々異なったリード線を介してヘッド部５に信号を与え
るものである。
【０００９】図２はヘッド部５の詳細な構成を示す回路
図である。本図に示すようにヘッド部５はインターフェ
イス回路２１とパルス送信回路２２，受信回路２３が設
けられている。インターフェイス回路２１はＩＤコント
ローラ４から得られる送信信号，リセット信号をパルス
送信回路２２に伝えると共に、受信回路２３から与えら
れる受信信号をＩＤコントローラ４に伝えるものであ
る。パルス送信回路２２は受信回路２３の出力端が接続
されたバッファ２４を有しており、その出力がコンデン
サＣ１，Ｃ２を介して一対のＰチャンネル及びＮチャン
ネルのＭＯＳＦＥＴ２５，２６のゲートに与えられる。
ＦＥＴ２５，２６は電源Ｖccとアース間に直列に接続さ
れている。ＦＥＴ２5 ，２６の各ドレインの中間接続点
にはコンデンサＣ３を介して送信コイルＬ１が接地端間
に直列に接続されている。ＦＥＴ２５，２６のゲート・
ソース間には夫々抵抗Ｒ１，Ｒ２が接続される。抵抗Ｒ
１，Ｒ２は夫々コンデンサＣ１，Ｃ２とによって短時間
の時定数回路を構成しており、バッファ２４より与えら
れる信号の立上り及び立下り時にＦＥＴ２５又は２６に
微小時間の信号を与えるものである。インターフェイス
回路２１を介して得られる送信の「１」の信号はインバ
ータを構成するＦＥＴ２７のゲートに与えられる。ＦＥ
Ｔ２７のドレインはＰチャンネルＭＯＳＦＥＴ２８，２
９の夫々のゲートに接続されており、そのソース端は接
地されている。ＦＥＴ２８はソースが電源端に接続さ
れ、ドレインがＦＥＴ２５のゲートに接続されている。
又ＦＥＴ２９はソースが電源端に接続されドレインが抵
抗Ｒ３を介してＦＥＴ２５，２６の共通接続端に接続さ
れる。又レベルシフト回路１６からのリセット信号はイ
ンターフェイス回路２１を介してＮチャンネルＭＯＳＦ
ＥＴ３０，３１のゲートに与えられる。ＦＥＴ３０はＦ
ＥＴ２６のゲート・アース間に接続されており、ＦＥＴ
３１は抵抗Ｒ４を介してＦＥＴ２５，２６の共通接続端
とアース間に接続されている。
図である。本図に示すようにヘッド部５はインターフェ
イス回路２１とパルス送信回路２２，受信回路２３が設
けられている。インターフェイス回路２１はＩＤコント
ローラ４から得られる送信信号，リセット信号をパルス
送信回路２２に伝えると共に、受信回路２３から与えら
れる受信信号をＩＤコントローラ４に伝えるものであ
る。パルス送信回路２２は受信回路２３の出力端が接続
されたバッファ２４を有しており、その出力がコンデン
サＣ１，Ｃ２を介して一対のＰチャンネル及びＮチャン
ネルのＭＯＳＦＥＴ２５，２６のゲートに与えられる。
ＦＥＴ２５，２６は電源Ｖccとアース間に直列に接続さ
れている。ＦＥＴ２5 ，２６の各ドレインの中間接続点
にはコンデンサＣ３を介して送信コイルＬ１が接地端間
に直列に接続されている。ＦＥＴ２５，２６のゲート・
ソース間には夫々抵抗Ｒ１，Ｒ２が接続される。抵抗Ｒ
１，Ｒ２は夫々コンデンサＣ１，Ｃ２とによって短時間
の時定数回路を構成しており、バッファ２４より与えら
れる信号の立上り及び立下り時にＦＥＴ２５又は２６に
微小時間の信号を与えるものである。インターフェイス
回路２１を介して得られる送信の「１」の信号はインバ
ータを構成するＦＥＴ２７のゲートに与えられる。ＦＥ
Ｔ２７のドレインはＰチャンネルＭＯＳＦＥＴ２８，２
９の夫々のゲートに接続されており、そのソース端は接
地されている。ＦＥＴ２８はソースが電源端に接続さ
れ、ドレインがＦＥＴ２５のゲートに接続されている。
又ＦＥＴ２９はソースが電源端に接続されドレインが抵
抗Ｒ３を介してＦＥＴ２５，２６の共通接続端に接続さ
れる。又レベルシフト回路１６からのリセット信号はイ
ンターフェイス回路２１を介してＮチャンネルＭＯＳＦ
ＥＴ３０，３１のゲートに与えられる。ＦＥＴ３０はＦ
ＥＴ２６のゲート・アース間に接続されており、ＦＥＴ
３１は抵抗Ｒ４を介してＦＥＴ２５，２６の共通接続端
とアース間に接続されている。
【００１０】一方受信回路２３は受信用コイルＬ２と共
振用のコンデンサＣ４とを有しており、その出力が増幅
器３２に与えられる。増幅器３２は受信した高周波信号
を増幅するものであって、その出力は排他的論理和回路
（以下ＥＯＲ回路という）３３の一方の入力端に与えら
れる。ＥＯＲ回路３３の出力は所定数、例えば５進のカ
ウンタ回路３４に与えられており、そのオーバーフロー
出力がフリップフロップ３５に与えられる。フリップフ
ロップ３５は入力信号の立上りによってセット及びリセ
ットされるフリップフロップであって、そのＱ出力はバ
ッファ２４に与えられ更に受信データとしてインターフ
ェイス回路２１を介してＩＤコントローラ４に与えられ
る。又フリップフロップ３５のＱ出力はＥＯＲ回路３３
の他方の入力端に与えられている。
振用のコンデンサＣ４とを有しており、その出力が増幅
器３２に与えられる。増幅器３２は受信した高周波信号
を増幅するものであって、その出力は排他的論理和回路
（以下ＥＯＲ回路という）３３の一方の入力端に与えら
れる。ＥＯＲ回路３３の出力は所定数、例えば５進のカ
ウンタ回路３４に与えられており、そのオーバーフロー
出力がフリップフロップ３５に与えられる。フリップフ
ロップ３５は入力信号の立上りによってセット及びリセ
ットされるフリップフロップであって、そのＱ出力はバ
ッファ２４に与えられ更に受信データとしてインターフ
ェイス回路２１を介してＩＤコントローラ４に与えられ
る。又フリップフロップ３５のＱ出力はＥＯＲ回路３３
の他方の入力端に与えられている。
【００１１】次に図３を参照しつつデータキャリアの回
路構成について説明する。データキャリア２はコイルＬ
３とその両端に接続された共振用のコンデンサＣ５を有
しており、更にスイッチング用のＦＥＴ４１とコンデン
サＣ６が共振回路に並列に接続されている。ここでコン
デンサＣ５，Ｃ６とコイルＬ３との共振周波数をf1,コ
イルＣ６を除いたときの共振周波数をf2（＞f1）とす
る。これらの共振周波数f1，f2は例えば 240ＫHz及び 2
80ＫHzとし、ヘッド部５の受信回路２３のコイルＬ２，
コンデンサＣ４から成る共振回路はこれらの周波数の中
間の周波数を有するものとする。又共振回路の両端には
接地端子間にスイッチング用のＦＥＴ４２，４３が接続
される。ＦＥＴ４２，４３のゲートは夫々他方の共通接
続点に接続される。更に共振回路の両端にはその両端の
電圧を一定に保つ電圧制限回路４４とクロック分離回路
４５とが接続される。クロック分離回路４５は正方向又
は負方向のクロックを抽出して正方向のクロック（Ｐ）
及び負方向のクロック（Ｎ）を夫々ロジック制御回路４
６に与えると共に、リセット信号発生回路４７，「０」
信号発生回路４８及び「１」信号発生回路４９に与えて
いる。リセット信号発生回路４７, 「０」信号発生回路
４８及び「１」信号発生回路４９は送出されたデータ信
号を復調する復調回路であって、夫々後述するようにリ
セット信号及び「０」信号，「１」信号に対応するパル
ス波形のときにのみリセット信号及び「０」信号，
「１」信号を発生させてロジック制御回路４６に夫々の
信号を出力するものである。
路構成について説明する。データキャリア２はコイルＬ
３とその両端に接続された共振用のコンデンサＣ５を有
しており、更にスイッチング用のＦＥＴ４１とコンデン
サＣ６が共振回路に並列に接続されている。ここでコン
デンサＣ５，Ｃ６とコイルＬ３との共振周波数をf1,コ
イルＣ６を除いたときの共振周波数をf2（＞f1）とす
る。これらの共振周波数f1，f2は例えば 240ＫHz及び 2
80ＫHzとし、ヘッド部５の受信回路２３のコイルＬ２，
コンデンサＣ４から成る共振回路はこれらの周波数の中
間の周波数を有するものとする。又共振回路の両端には
接地端子間にスイッチング用のＦＥＴ４２，４３が接続
される。ＦＥＴ４２，４３のゲートは夫々他方の共通接
続点に接続される。更に共振回路の両端にはその両端の
電圧を一定に保つ電圧制限回路４４とクロック分離回路
４５とが接続される。クロック分離回路４５は正方向又
は負方向のクロックを抽出して正方向のクロック（Ｐ）
及び負方向のクロック（Ｎ）を夫々ロジック制御回路４
６に与えると共に、リセット信号発生回路４７，「０」
信号発生回路４８及び「１」信号発生回路４９に与えて
いる。リセット信号発生回路４７, 「０」信号発生回路
４８及び「１」信号発生回路４９は送出されたデータ信
号を復調する復調回路であって、夫々後述するようにリ
セット信号及び「０」信号，「１」信号に対応するパル
ス波形のときにのみリセット信号及び「０」信号，
「１」信号を発生させてロジック制御回路４６に夫々の
信号を出力するものである。
【００１２】ロジック制御回路４６は内部にデータの一
時保持用のＲＡＭを有しており、又データキャリア２に
特定のデータを保持する不揮発性メモリ、例えば電気的
消去可能なプログラマブルリードオンリメモリ（Ｅ2Ｐ
ＲＯＭ）５０が接続されている。ロジック制御回路４６
はＥ2ＰＲＯＭ５０に与えられたデータを書込むと共
に、Ｅ2ＰＲＯＭ５０から読出されたデータを１ビット
づつ伝送信号発生回路５１に与えるものである。伝送信
号発生回路５１はロジック制御回路４６から読出された
データ信号に基づいてクロック分離回路４５より得られ
るクロック（Ｐ，Ｎ）のタイミングでスイッチング用Ｆ
ＥＴ４１を断続することによって共振回路の共振周波数
をf1, f2に変化させるものである。ここでデータキャリ
ア２は図示しないが内部に電池等の電源を有するように
しているが、又共振回路の両端に整流回路及び平滑回路
を設けヘッド部５から得られるパルス振動を電源として
用いるようにしてもよい。又BOYD G. WATKINS “ A Low
-Power Multiphase CircuitTechnique ” IEEE JOURNAL
OF SOLID-STATE CIRCUITS, P213 〜P220, DECEMBER196
7 に記載されているようにクロックパルス自体を電源と
して用いて各部の論理回路を構成することも可能であ
る。
時保持用のＲＡＭを有しており、又データキャリア２に
特定のデータを保持する不揮発性メモリ、例えば電気的
消去可能なプログラマブルリードオンリメモリ（Ｅ2Ｐ
ＲＯＭ）５０が接続されている。ロジック制御回路４６
はＥ2ＰＲＯＭ５０に与えられたデータを書込むと共
に、Ｅ2ＰＲＯＭ５０から読出されたデータを１ビット
づつ伝送信号発生回路５１に与えるものである。伝送信
号発生回路５１はロジック制御回路４６から読出された
データ信号に基づいてクロック分離回路４５より得られ
るクロック（Ｐ，Ｎ）のタイミングでスイッチング用Ｆ
ＥＴ４１を断続することによって共振回路の共振周波数
をf1, f2に変化させるものである。ここでデータキャリ
ア２は図示しないが内部に電池等の電源を有するように
しているが、又共振回路の両端に整流回路及び平滑回路
を設けヘッド部５から得られるパルス振動を電源として
用いるようにしてもよい。又BOYD G. WATKINS “ A Low
-Power Multiphase CircuitTechnique ” IEEE JOURNAL
OF SOLID-STATE CIRCUITS, P213 〜P220, DECEMBER196
7 に記載されているようにクロックパルス自体を電源と
して用いて各部の論理回路を構成することも可能であ
る。
【００１３】図４（ａ）はデータキャリアの構成を示す
正面図、図４（ｂ）はＩＤコントローラ４とヘッド部５
とを一体化した場合の書込／読出制御ユニット３の構成
例を示す斜視図である。本図に示すようにデータキャリ
ア２はカード状に構成されており、その周囲に沿ってル
ープ型のコイルＬ３が実装される。そしてその他の電子
回路部はワンチップＩＣ化してカード内に封入すること
によって小型，軽量化するようにしている。この場合ヘ
ッド部５のコイルＬ１，Ｌ２に対しデータキャリア２が
所定の方向で通過すればデータ伝送が行えるが、図示の
ように逆向きの場合にはそのままでは通信ができないこ
ととなる。
正面図、図４（ｂ）はＩＤコントローラ４とヘッド部５
とを一体化した場合の書込／読出制御ユニット３の構成
例を示す斜視図である。本図に示すようにデータキャリ
ア２はカード状に構成されており、その周囲に沿ってル
ープ型のコイルＬ３が実装される。そしてその他の電子
回路部はワンチップＩＣ化してカード内に封入すること
によって小型，軽量化するようにしている。この場合ヘ
ッド部５のコイルＬ１，Ｌ２に対しデータキャリア２が
所定の方向で通過すればデータ伝送が行えるが、図示の
ように逆向きの場合にはそのままでは通信ができないこ
ととなる。
【００１４】次に本実施例の動作について説明する。ま
ずＩＤコントローラ４及びヘッド部５からデータキャリ
ア２に送出されるデジタル信号は、順方向の場合には図
５（ａ）に示すように正及び負のパルス群の組み合わせ
から構成される。本実施例では論理信号「０」は正負正
負の４つのパルスから構成されるものとし、論理信号
「１」は「０」の信号から最初の正のパルスを除いた負
正負の３つのパルス列から構成されるものとする。又デ
ータキャリア２をリセット状態とするリセット信号は、
第５図に示すように「０」の論理信号から最初の負のパ
ルスを除いたパルス列から構成されるものとする。又逆
方向の送信では図５（ｂ）に示すように論理信号
「０」，「１」及びリセット信号は夫々正及び負を逆転
をさせたパルス列から構成されるものとする。このよう
なデジタル信号によってデータキャリア２へのコマンド
及びＥ2ＰＲＯＭ５０の読出／書込アドレスとデータが
ＩＤコントローラ４より送出される。
ずＩＤコントローラ４及びヘッド部５からデータキャリ
ア２に送出されるデジタル信号は、順方向の場合には図
５（ａ）に示すように正及び負のパルス群の組み合わせ
から構成される。本実施例では論理信号「０」は正負正
負の４つのパルスから構成されるものとし、論理信号
「１」は「０」の信号から最初の正のパルスを除いた負
正負の３つのパルス列から構成されるものとする。又デ
ータキャリア２をリセット状態とするリセット信号は、
第５図に示すように「０」の論理信号から最初の負のパ
ルスを除いたパルス列から構成されるものとする。又逆
方向の送信では図５（ｂ）に示すように論理信号
「０」，「１」及びリセット信号は夫々正及び負を逆転
をさせたパルス列から構成されるものとする。このよう
なデジタル信号によってデータキャリア２へのコマンド
及びＥ2ＰＲＯＭ５０の読出／書込アドレスとデータが
ＩＤコントローラ４より送出される。
【００１５】さてフリップフロップ３５よりバッファ２
４とコンデンサＣ１，Ｃ２を介してＦＥＴ２５，２６に
信号が伝えられた場合、例えば図６に示す時刻t1，t3・
・の立下り時には、コンデンサＣ１，抵抗Ｒ１で定まる
時間だけＦＥＴ２５がオン状態となる。従ってコンデン
サＣ３が急速に充電され、送信コイルＬ１より図６
（ｄ）に示すような正のクロックパルス（Ｐ）を出力す
ることができる。データキャリア２が近接しておりＦＥ
Ｔ４１がオフ状態にあればクロックパルスがデータキャ
リア２に伝わって周波数f2の減衰振動を起こす。そうす
れば受信コイルＬ２にそれと同一の信号が受信されるこ
ととなる。従ってこの減衰振動の信号が増幅器３２によ
って方形波信号に変換される。その出力はＥＯＲ回路３
３を介してカウンタ回路３４に伝えられるため、５個目
のパルスが加わった時点でフリップフロップ３５が反転
する。更にフリップフロップ３５のＱ出力がクロック信
号としてパルス送信回路２２に伝えられるため、時刻
t2, t4・・の時点ではコンデンサＣ２，抵抗Ｒ２で定ま
る時定数回路による微小時間だけＦＥＴ２６がオン状態
となってコンデンサＣ３が放電し、そのとき送信コイル
Ｌ１に図６（ｄ）に示すように負のクロックパルス
（Ｎ）が出力されることとなる。従ってインターフェイ
ス回路２１を介して「１」信号又はリセット信号が加わ
らなければ、図６（ｄ）に示すように所定周期毎に正方
向のパルス（Ｐ）及び負方向のパルス（Ｎ）が、交互に
データキャリア２側に与えられることとなる。
４とコンデンサＣ１，Ｃ２を介してＦＥＴ２５，２６に
信号が伝えられた場合、例えば図６に示す時刻t1，t3・
・の立下り時には、コンデンサＣ１，抵抗Ｒ１で定まる
時間だけＦＥＴ２５がオン状態となる。従ってコンデン
サＣ３が急速に充電され、送信コイルＬ１より図６
（ｄ）に示すような正のクロックパルス（Ｐ）を出力す
ることができる。データキャリア２が近接しておりＦＥ
Ｔ４１がオフ状態にあればクロックパルスがデータキャ
リア２に伝わって周波数f2の減衰振動を起こす。そうす
れば受信コイルＬ２にそれと同一の信号が受信されるこ
ととなる。従ってこの減衰振動の信号が増幅器３２によ
って方形波信号に変換される。その出力はＥＯＲ回路３
３を介してカウンタ回路３４に伝えられるため、５個目
のパルスが加わった時点でフリップフロップ３５が反転
する。更にフリップフロップ３５のＱ出力がクロック信
号としてパルス送信回路２２に伝えられるため、時刻
t2, t4・・の時点ではコンデンサＣ２，抵抗Ｒ２で定ま
る時定数回路による微小時間だけＦＥＴ２６がオン状態
となってコンデンサＣ３が放電し、そのとき送信コイル
Ｌ１に図６（ｄ）に示すように負のクロックパルス
（Ｎ）が出力されることとなる。従ってインターフェイ
ス回路２１を介して「１」信号又はリセット信号が加わ
らなければ、図６（ｄ）に示すように所定周期毎に正方
向のパルス（Ｐ）及び負方向のパルス（Ｎ）が、交互に
データキャリア２側に与えられることとなる。
【００１６】ここでインターフェイス回路２１を介して
クロック信号が立上る、例えば時刻t2の前後にリセット
信号が図６（ｂ）に示すように加わった場合には、その
間にＦＥＴ３０及び３１が導通する。従ってＦＥＴ２６
はクロック信号の立下りによっても導通することはな
く、そのときコンデンサＣ３の電荷は抵抗Ｒ４及びＦＥ
Ｔ３１を介して放電される。従って抵抗Ｒ４の値を十分
大きな値としておくことによって送信コイルＬ１に流れ
る放電電流を小さく保ったままで電荷を放電することが
できる。
クロック信号が立上る、例えば時刻t2の前後にリセット
信号が図６（ｂ）に示すように加わった場合には、その
間にＦＥＴ３０及び３１が導通する。従ってＦＥＴ２６
はクロック信号の立下りによっても導通することはな
く、そのときコンデンサＣ３の電荷は抵抗Ｒ４及びＦＥ
Ｔ３１を介して放電される。従って抵抗Ｒ４の値を十分
大きな値としておくことによって送信コイルＬ１に流れ
る放電電流を小さく保ったままで電荷を放電することが
できる。
【００１７】又時刻t5，t6の前後に図６（ｃ）に示すよ
うに「１」の信号がインターフェイス回路２１を介して
加えられた場合には、インバータ２７によってその信号
が反転され、クロック信号の立下り時にもＦＥＴ２５は
導通しない。しかしそのときＦＥＴ２９が同時に導通す
ることとなるため、電源より抵抗Ｒ３を介してコンデン
サＣ３が充電される。従って抵抗Ｒ３の値を十分大きな
値としておくことによって送信コイルＬ１に流れる電流
を小さく保ってコンデンサＣ３を充電することができ
る。そのため以後のクロック信号が立上る時刻t7にはコ
ンデンサＣ３の電荷をＦＥＴ２６によって放電させるこ
とができ、図６（ｄ）に示すように負のパルス（Ｎ）を
送出することができる。そして図６（ｄ）に示すように
クロック信号の変化時の正及び負のクロックパルスによ
ってリセット信号又は「０」，「１」のデジタル信号を
送出するようにしている。
うに「１」の信号がインターフェイス回路２１を介して
加えられた場合には、インバータ２７によってその信号
が反転され、クロック信号の立下り時にもＦＥＴ２５は
導通しない。しかしそのときＦＥＴ２９が同時に導通す
ることとなるため、電源より抵抗Ｒ３を介してコンデン
サＣ３が充電される。従って抵抗Ｒ３の値を十分大きな
値としておくことによって送信コイルＬ１に流れる電流
を小さく保ってコンデンサＣ３を充電することができ
る。そのため以後のクロック信号が立上る時刻t7にはコ
ンデンサＣ３の電荷をＦＥＴ２６によって放電させるこ
とができ、図６（ｄ）に示すように負のパルス（Ｎ）を
送出することができる。そして図６（ｄ）に示すように
クロック信号の変化時の正及び負のクロックパルスによ
ってリセット信号又は「０」，「１」のデジタル信号を
送出するようにしている。
【００１８】一方データキャリア２はパルス信号が与え
られたときにコイルＬ３とコンデンサＣ５の両端に得ら
れる電圧に基づいていずれか一方のＦＥＴ４２，４３が
導通する。そしてその一方の端子を接地し、他方をそれ
より高いパルス電圧が得られる信号線としてクロック分
離回路４５に与える。電圧制限回路４４は入力信号の電
圧を一定レベルに制限してクロック分離回路４５の破損
を防止するようにしている。クロック分離回路４５より
分離されたクロックはロジック制御回路４６に与えられ
ると共に、リセット信号発生回路４７，「０」及び
「１」信号発生回路４８，４９に与えられる。リセット
信号発生回路４７，「０」及び「１」信号発生回路４
８，４９は図５（ａ）に示す順方向の夫々の信号を検出
し、その信号が与えられたときにのみロジック制御回路
４６に信号を伝える。
られたときにコイルＬ３とコンデンサＣ５の両端に得ら
れる電圧に基づいていずれか一方のＦＥＴ４２，４３が
導通する。そしてその一方の端子を接地し、他方をそれ
より高いパルス電圧が得られる信号線としてクロック分
離回路４５に与える。電圧制限回路４４は入力信号の電
圧を一定レベルに制限してクロック分離回路４５の破損
を防止するようにしている。クロック分離回路４５より
分離されたクロックはロジック制御回路４６に与えられ
ると共に、リセット信号発生回路４７，「０」及び
「１」信号発生回路４８，４９に与えられる。リセット
信号発生回路４７，「０」及び「１」信号発生回路４
８，４９は図５（ａ）に示す順方向の夫々の信号を検出
し、その信号が与えられたときにのみロジック制御回路
４６に信号を伝える。
【００１９】ロジック制御回路４６は図７にその動作フ
ローチャートを示すように、動作を開始するとコマンド
を受信しそのコマンドをロジック制御回路４６内のＲＡ
Ｍにストアする（ステップ61, 62) 。そしてそのコマン
ドがリードコマンド又はライトコマンドかどうかをチェ
ックし (ステップ63) 、リードコマンドであればステッ
プ64に進んで続いて送られてくるアドレスデータからア
ドレス信号を出力する。そしてステップ65に進んでＥ2
ＰＲＯＭ５０の所定のアドレスより１バイトを読出し、
読出したデータをロジック制御回路４６内のＲＡＭにス
トアする。そしてステップ67に進んで最初の１ビットを
伝送信号発生回路５１に送出し、１バイトの送出が終了
したかどうかをチェックする（ステップ68) 。そして１
バイトの伝送が終了するまでステップ67, 68を繰り返し
て伝送信号発生回路５１にデータを送出する。伝送信号
発生回路５１は例えば論理信号「０」の信号を出力する
ときにはクロック分離回路４５で分離された正のクロッ
ク（Ｐ）のときにＦＥＴ４１をオンとし、負のクロック
（Ｎ）が与えられたときにはＦＥＴ４１をオフとする伝
送信号を発生するものであり、又論理信号「１」を出力
するときには正のクロック（Ｐ）のタイミングでＦＥＴ
４１をオフ、負のクロック（Ｎ）のタイミングでＦＥＴ
４１をオンとするものである。
ローチャートを示すように、動作を開始するとコマンド
を受信しそのコマンドをロジック制御回路４６内のＲＡ
Ｍにストアする（ステップ61, 62) 。そしてそのコマン
ドがリードコマンド又はライトコマンドかどうかをチェ
ックし (ステップ63) 、リードコマンドであればステッ
プ64に進んで続いて送られてくるアドレスデータからア
ドレス信号を出力する。そしてステップ65に進んでＥ2
ＰＲＯＭ５０の所定のアドレスより１バイトを読出し、
読出したデータをロジック制御回路４６内のＲＡＭにス
トアする。そしてステップ67に進んで最初の１ビットを
伝送信号発生回路５１に送出し、１バイトの送出が終了
したかどうかをチェックする（ステップ68) 。そして１
バイトの伝送が終了するまでステップ67, 68を繰り返し
て伝送信号発生回路５１にデータを送出する。伝送信号
発生回路５１は例えば論理信号「０」の信号を出力する
ときにはクロック分離回路４５で分離された正のクロッ
ク（Ｐ）のときにＦＥＴ４１をオンとし、負のクロック
（Ｎ）が与えられたときにはＦＥＴ４１をオフとする伝
送信号を発生するものであり、又論理信号「１」を出力
するときには正のクロック（Ｐ）のタイミングでＦＥＴ
４１をオフ、負のクロック（Ｎ）のタイミングでＦＥＴ
４１をオンとするものである。
【００２０】次にスイッチング用ＦＥＴ４１が断続され
たときの受信回路２３の動作について図８を参照しつつ
説明する。データキャリア２からヘッド部５及びＩＤコ
ントローラ４への信号伝送は、送信コイルＬ１より正又
は負のクロックパルスが加わる毎に伝送信号発生回路５
１よりＦＥＴ４１を断続することによって行われる。例
えば図８はデータキャリアからヘッド部５に「０」レベ
ルの信号を送出する動作を示すタイムチャートであっ
て、時刻t10 〜t11 のＦＥＴ４１がオン状態ではコイル
Ｌ３とコンデンサＣ５，Ｃ６から成る共振回路は低い周
波数f1に同調している。
たときの受信回路２３の動作について図８を参照しつつ
説明する。データキャリア２からヘッド部５及びＩＤコ
ントローラ４への信号伝送は、送信コイルＬ１より正又
は負のクロックパルスが加わる毎に伝送信号発生回路５
１よりＦＥＴ４１を断続することによって行われる。例
えば図８はデータキャリアからヘッド部５に「０」レベ
ルの信号を送出する動作を示すタイムチャートであっ
て、時刻t10 〜t11 のＦＥＴ４１がオン状態ではコイル
Ｌ３とコンデンサＣ５，Ｃ６から成る共振回路は低い周
波数f1に同調している。
【００２１】従って図８（ａ）に示すように時刻t10 に
正のクロックパルスを送出すると、図８（ｂ）に示すよ
うにヘッド部５への受信コイルＬ２に得られる信号は低
い周波数f1となる。従って増幅器３２から図８（ｃ）に
示すような方形波信号が得られ、それに対応してＥＯＲ
回路３３より図８（ｄ）に示す信号が得られる。従って
５進のカウンタ回路３４は図８（ｅ）に示すように送信
パルスに同期した信号を出力することとなって、フリッ
プフロップ３５が５個目の計数時に切換わる。そうすれ
ば時刻t11 にはフリップフロップ３５が反転し、バッフ
ァ２４を介してパルス送信回路２２にクロック信号が伝
えられる。従って時刻t11 で負方向のパルスが送出され
ることとなる。負方向のクロックパルスの送出により伝
送信号発生回路５１よりＦＥＴ４１がオフ状態に切換え
られる。従ってデータキャリア２のコイルＬ３とコンデ
ンサＣ５により定まる共振周波数は高い周波数f2となっ
て、図８（ｂ）に示すように受信信号がより高い周波数
で減衰振動をする。この信号が同様にして増幅器３２に
よって増幅されて方形波信号に変換され、ＥＯＲ回路３
３，カウンタ回路３４を介して５個目のパルスでフリッ
プフロップ３５を反転させる。従ってデータキャリア２
から「０」の送出時にはフリップフロップ３５は図８
（ｆ）に示す信号を出力する。
正のクロックパルスを送出すると、図８（ｂ）に示すよ
うにヘッド部５への受信コイルＬ２に得られる信号は低
い周波数f1となる。従って増幅器３２から図８（ｃ）に
示すような方形波信号が得られ、それに対応してＥＯＲ
回路３３より図８（ｄ）に示す信号が得られる。従って
５進のカウンタ回路３４は図８（ｅ）に示すように送信
パルスに同期した信号を出力することとなって、フリッ
プフロップ３５が５個目の計数時に切換わる。そうすれ
ば時刻t11 にはフリップフロップ３５が反転し、バッフ
ァ２４を介してパルス送信回路２２にクロック信号が伝
えられる。従って時刻t11 で負方向のパルスが送出され
ることとなる。負方向のクロックパルスの送出により伝
送信号発生回路５１よりＦＥＴ４１がオフ状態に切換え
られる。従ってデータキャリア２のコイルＬ３とコンデ
ンサＣ５により定まる共振周波数は高い周波数f2となっ
て、図８（ｂ）に示すように受信信号がより高い周波数
で減衰振動をする。この信号が同様にして増幅器３２に
よって増幅されて方形波信号に変換され、ＥＯＲ回路３
３，カウンタ回路３４を介して５個目のパルスでフリッ
プフロップ３５を反転させる。従ってデータキャリア２
から「０」の送出時にはフリップフロップ３５は図８
（ｆ）に示す信号を出力する。
【００２２】又同様にしてデータキャリア２の共振周波
数は伝送信号発生回路５１の出力によって低い周波数f1
及び高い周波数f2に切換えられる。従って図９（ａ）〜
（ｃ）に示すようにヘッド部５から送出されたクロック
パルスのタイミングでデータキャリア２からヘッド部５
に伝送すべきデータ、この場合は「０１１０」に応じて
ＦＥＴ４１がオンオフを繰り返すため、図９（ｂ）に示
すようにヘッド部５の受信回路２３よりパルス幅変調さ
れた信号が得られることとなる。このパルス幅信号がイ
ンターフェイス回路２１，レベルシフト回路１６を介し
てＩＤコントローラ４のＰＷＭ信号復調回路１７に与え
られる。この信号が図９（ｄ）に示すように復調されて
「０」，「１」の二値データに変換されてＣＰＵ１１に
加えられる。こうしてデータキャリア２に保持されてい
るデータをＩＤコントローラ４側で読出すことができ
る。
数は伝送信号発生回路５１の出力によって低い周波数f1
及び高い周波数f2に切換えられる。従って図９（ａ）〜
（ｃ）に示すようにヘッド部５から送出されたクロック
パルスのタイミングでデータキャリア２からヘッド部５
に伝送すべきデータ、この場合は「０１１０」に応じて
ＦＥＴ４１がオンオフを繰り返すため、図９（ｂ）に示
すようにヘッド部５の受信回路２３よりパルス幅変調さ
れた信号が得られることとなる。このパルス幅信号がイ
ンターフェイス回路２１，レベルシフト回路１６を介し
てＩＤコントローラ４のＰＷＭ信号復調回路１７に与え
られる。この信号が図９（ｄ）に示すように復調されて
「０」，「１」の二値データに変換されてＣＰＵ１１に
加えられる。こうしてデータキャリア２に保持されてい
るデータをＩＤコントローラ４側で読出すことができ
る。
【００２３】又ＩＤコントローラ４よりデータキャリア
２にデータを書込む場合には、リセット信号に加えてラ
イトコマンドとして図６に示すように例えば「０１」の
ライトコマンド、及びそれに引き続いてＥ2ＰＲＯＭ５
０のアドレスとデータを順次送出する。そうすれば図７
に示すフローチャートにおいてステップ53よりステップ
59に進んでロジック制御回路４６よりＥ2ＰＲＯＭ５０
のアドレスが指定される。そしてライトコマンドによっ
て送出されたデータがＥ2ＰＲＯＭの指定のアドレスに
１バイト分が書込まれて動作が終了する。このようにＩ
Ｄコントローラ４とデータキャリア２間で半二重のデー
タ伝送を行うことが可能となる。
２にデータを書込む場合には、リセット信号に加えてラ
イトコマンドとして図６に示すように例えば「０１」の
ライトコマンド、及びそれに引き続いてＥ2ＰＲＯＭ５
０のアドレスとデータを順次送出する。そうすれば図７
に示すフローチャートにおいてステップ53よりステップ
59に進んでロジック制御回路４６よりＥ2ＰＲＯＭ５０
のアドレスが指定される。そしてライトコマンドによっ
て送出されたデータがＥ2ＰＲＯＭの指定のアドレスに
１バイト分が書込まれて動作が終了する。このようにＩ
Ｄコントローラ４とデータキャリア２間で半二重のデー
タ伝送を行うことが可能となる。
【００２４】さてデータキャリア２を図１，図４に示す
ようにカード型に構成しているため、ヘッド部５とデー
タキャリア２との相対的な位置関係によっては図５
（ａ）に示す「０」，「１」，リセット信号がデータキ
ャリア２側に正常に伝送されないことがある。従って図
１０のフローチャートにおいて、ＩＤコントローラ４の
ＣＰＵ１１は動作を開始すると、まず上位制御装置から
のコマンドを受信し（ステップ71) 、順方向手順に設定
する。そしてステップ73に進んで１バイトのリードコマ
ンドを実行し、ステップ74において正常に終了するかど
チェックする。正常に終了する場合にはステップ75，76
に進んで前述したようにコマンドの処理を実行し、全て
の処理が終了するまでこの処理を繰り返す。
ようにカード型に構成しているため、ヘッド部５とデー
タキャリア２との相対的な位置関係によっては図５
（ａ）に示す「０」，「１」，リセット信号がデータキ
ャリア２側に正常に伝送されないことがある。従って図
１０のフローチャートにおいて、ＩＤコントローラ４の
ＣＰＵ１１は動作を開始すると、まず上位制御装置から
のコマンドを受信し（ステップ71) 、順方向手順に設定
する。そしてステップ73に進んで１バイトのリードコマ
ンドを実行し、ステップ74において正常に終了するかど
チェックする。正常に終了する場合にはステップ75，76
に進んで前述したようにコマンドの処理を実行し、全て
の処理が終了するまでこの処理を繰り返す。
【００２５】又ステップ74において正常に終了しなけれ
ば手順の変更処理を行う。これは図５（ａ），（ｂ）に
示すように論理信号「０」，「１」及びリセット信号を
順方向の送信モードから逆方向の送信モードに切換える
ことを意味する。このとき同時にリセット信号と「１」
信号との出力を逆転させる。そうすれば論理「０」は図
５（ｂ）に示すように負正負正の繰り返し信号となり、
論理「１」及びリセット信号も夫々図５（ｂ）に示すよ
うなパルス列となる。この信号を用いてデータ伝送を行
う場合には、受信回路２３よりパルス送信回路２２に与
えられるクロック信号は図１１（ａ）に示すものとな
る。又図１１（ｄ）に示すように、リセット信号及び
「０」，「１」，「１」，「０」を送信する際のパルス
送信回路２２に与える信号も図１１（ｂ），（ｃ）に示
すものとする。こうすれば受信回路２３では図１２に示
すように反転した送信パルスによって図８と逆転した処
理が行われ、フリップフロップ３５のＱ出力も反転する
こととなって反転したクロック信号によって通信処理が
行える。このようにステップ77において手順の変更処理
を行った後１バイトのリードコマンドを実行し、正常に
終了する場合にはその手順によってコマンド処理を実行
する。こうすればデータキャリアをカード式にした場合
にもその挿入方向にかかわらずデータ伝送を行うことが
できる。ここでＣＰＵ１１はステップ71〜74及び77にお
いて、正常なデータ伝送が行えないときに送信パルスの
モードを反転させるパルス反転手段１１ａの機能を達成
している。
ば手順の変更処理を行う。これは図５（ａ），（ｂ）に
示すように論理信号「０」，「１」及びリセット信号を
順方向の送信モードから逆方向の送信モードに切換える
ことを意味する。このとき同時にリセット信号と「１」
信号との出力を逆転させる。そうすれば論理「０」は図
５（ｂ）に示すように負正負正の繰り返し信号となり、
論理「１」及びリセット信号も夫々図５（ｂ）に示すよ
うなパルス列となる。この信号を用いてデータ伝送を行
う場合には、受信回路２３よりパルス送信回路２２に与
えられるクロック信号は図１１（ａ）に示すものとな
る。又図１１（ｄ）に示すように、リセット信号及び
「０」，「１」，「１」，「０」を送信する際のパルス
送信回路２２に与える信号も図１１（ｂ），（ｃ）に示
すものとする。こうすれば受信回路２３では図１２に示
すように反転した送信パルスによって図８と逆転した処
理が行われ、フリップフロップ３５のＱ出力も反転する
こととなって反転したクロック信号によって通信処理が
行える。このようにステップ77において手順の変更処理
を行った後１バイトのリードコマンドを実行し、正常に
終了する場合にはその手順によってコマンド処理を実行
する。こうすればデータキャリアをカード式にした場合
にもその挿入方向にかかわらずデータ伝送を行うことが
できる。ここでＣＰＵ１１はステップ71〜74及び77にお
いて、正常なデータ伝送が行えないときに送信パルスの
モードを反転させるパルス反転手段１１ａの機能を達成
している。
【００２６】
【考案の効果】以上詳細に説明したように本考案によれ
ば、書込／読出制御ユニットの送信コイルよりパルスを
送信するようにしている。従って信号の伝送距離が大き
く遠い位置にあるデータキャリアに対しても信号を確実
に伝送することができる。そして特定のパルスの組み合
わせによって二値信号を送出しており、データキャリア
から書込／読出制御ユニットに信号を伝送する場合には
その共振周波数を切換えている。従って書込／読出制御
ユニットの減衰振動の周波数が異なることとなるため、
周波数の変化に基づいて信号を読出すことができる。従
ってノイズが重畳された場合にも確実に信号を読出すこ
とができ耐ノイズ性を向上させることが可能となる。又
データキャリアにパルスが入ると同時にその回路を動作
させることができるため、応答性が速くなるという効果
も得られる。又データキャリアをカード型にした場合に
も挿入方向にかかわらずデータ伝送を行うことができ、
種々の用途にこの識別システムを適用することができ
る。
ば、書込／読出制御ユニットの送信コイルよりパルスを
送信するようにしている。従って信号の伝送距離が大き
く遠い位置にあるデータキャリアに対しても信号を確実
に伝送することができる。そして特定のパルスの組み合
わせによって二値信号を送出しており、データキャリア
から書込／読出制御ユニットに信号を伝送する場合には
その共振周波数を切換えている。従って書込／読出制御
ユニットの減衰振動の周波数が異なることとなるため、
周波数の変化に基づいて信号を読出すことができる。従
ってノイズが重畳された場合にも確実に信号を読出すこ
とができ耐ノイズ性を向上させることが可能となる。又
データキャリアにパルスが入ると同時にその回路を動作
させることができるため、応答性が速くなるという効果
も得られる。又データキャリアをカード型にした場合に
も挿入方向にかかわらずデータ伝送を行うことができ、
種々の用途にこの識別システムを適用することができ
る。
【図１】本考案の一実施例による識別システムの全体構
成を示すブロック図である
成を示すブロック図である
【図２】ヘッド部５の詳細な構成を示す回路図である。
【図３】データキャリア２の詳細な構成を示すブロック
図である。
図である。
【図４】（ａ）はデータキャリア２の構成を示す正面
図、（ｂ）はヘッド部５とＩＤコントローラ４の構成例
を示す斜視図である。
図、（ｂ）はヘッド部５とＩＤコントローラ４の構成例
を示す斜視図である。
【図５】ＩＤコントローラからデータキャリアに送出す
る信号のパルスの組み合わせ例を示す図である。
る信号のパルスの組み合わせ例を示す図である。
【図６】ヘッド部５の各部の波形を示すタイムチャート
である。
である。
【図７】データキャリア２のロジック制御回路の動作を
示すフローチャートである。
示すフローチャートである。
【図８】リードライトヘッドの受信波形を示すタイムチ
ャートである。
ャートである。
【図９】データキャリアの送出信号と受信波形の例を示
すタイムチャートである。
すタイムチャートである。
【図１０】本実施例によるＩＤコントローラの動作を示
すフローチャートである。
すフローチャートである。
【図１１】パルスモードを逆転させたときのヘッド部５
の各部の波形を示すタイムチャートである。
の各部の波形を示すタイムチャートである。
【図１２】パルスモードを逆転させたときのリードライ
トヘッドの受信波形を示すタイムチャートである。
トヘッドの受信波形を示すタイムチャートである。
１ 物品 ２ データキャリア ３ 書込／読出制御ユニット ４ ＩＤコントローラ ５ ヘッド部 １１ ＣＰＵ １１ａ パルス反転手段 １４ 電源供給回路 １６ 復調回路 ２２ パルス送信回路 ２３ 受信回路 ２５〜３１，４１〜４３ ＦＥＴ ３３ ＥＯＲ回路 ３４ カウンタ回路 ３５ フリップフロップ ４５ クロック分離回路 ４６ ロジック制御回路 ４７ リセット信号発生回路 ４８ 「０」信号発生回路 ４９ 「１」信号発生回路 ５０ Ｅ2ＰＲＯＭ ５１ 伝送信号発生回路 Ｌ１ 送信用コイル Ｌ２ 受信用コイル Ｌ３ コイル
Claims (1)
- 【請求項１】 データを保持するデータキャリアと、該
データキャリアにデータを書込み及びデータを読出す書
込／読出制御ユニットと、を具備する識別システムであ
って、前記データキャリアは、コイルを含みスイッチン
グ素子によって共振周波数を変化させる共振回路と、前
記コイルより得られる正及び負のクロックを分離するク
ロック分離回路と、前記クロック分離回路の出力によっ
て送出されたデータ信号を復調する復調回路と、伝送さ
れたデータを記憶する不揮発性メモリと、前記復調され
た信号に基づいて前記メモリへのデータの書込み、デー
タの読出しを制御するロジック制御回路と、前記ロジッ
ク制御回路より読出されたデータに基づいて前記共振回
路の共振周波数を変化させる伝送信号発生回路と、を有
するものであり、前記書込／読出制御ユニットは、特定
の正負のパルスの組み合わせによって決定される二値信
号を送出するパルス送信回路と、データ送出時に正常な
データ伝送ができないとき前記パルス送信回路の正負の
パルスを逆転させるパルス反転手段と、前記パルス送信
回路により駆動される送信コイルと、前記送信コイルに
より駆動されるデータキャリアの共振周波数の変化を受
信する受信コイルと、前記受信コイルに得られる減衰信
号の周期を計数するカウンタ回路と、前記カウンタ回路
の出力によって前記パルス送信回路にクロック信号とし
て与えると共にその信号をパルス幅変調された信号とし
て復調する復調回路と、を具備することを特徴とする識
別システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158891U JP2555051Y2 (ja) | 1991-06-06 | 1991-06-06 | 識別システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158891U JP2555051Y2 (ja) | 1991-06-06 | 1991-06-06 | 識別システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04136766U JPH04136766U (ja) | 1992-12-18 |
| JP2555051Y2 true JP2555051Y2 (ja) | 1997-11-19 |
Family
ID=31928456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158891U Expired - Lifetime JP2555051Y2 (ja) | 1991-06-06 | 1991-06-06 | 識別システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555051Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019082578A1 (ja) * | 2017-10-25 | 2019-05-02 | 日本精機株式会社 | 受信回路、及び通信装置 |
-
1991
- 1991-06-06 JP JP5158891U patent/JP2555051Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04136766U (ja) | 1992-12-18 |
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