JPH04136766U - 識別システム - Google Patents

Abstract

(57)【要約】 【目的】 パルス通信方式による識別システムにおい
て、データキャリアのコイルの方向にかかわらずデータ
伝送を行えるようにする。 【構成】 送信時に送信パルスの方向を反転させるモー
ドを設け、データキャリア２との間で正常な送信が行え
ないときにパルス反転手段１１ａによってパルスの方向
を反転させるようにしたものである。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は物流システムや個人識別システム等に用いられる識別システムに関し 、特にそのデータ伝送時の信号形態に特徴を有する識別システムに関するもので ある。

【０００２】

【従来の技術】

従来工場における組立搬送ラインでの部品，製品の識別等を機械化するために は、種々の物品を識別して管理するシステムが必要となる。このような識別シス テムとして例えば特開昭64-71396号に示すように、ＩＤコントローラ側から正及 び負のパルスの組合せによって異なったデータを伝送し、データキャリア側に送 出するようにした物品識別システムが提案されている。

【０００３】

【考案が解決しようとする課題】

しかしながらこのような従来の識別システムでは、パルスの方向性によってデ ータを判別するため、通信時にはリードライトヘッドとＩＤコントローラのコイ ルの面が一致していなければデータ伝送を行うことができないという欠点があっ た。

【０００４】 本考案はこのような従来の識別システムの問題点に鑑みてなされたものであっ て、データキャリアに送信するパルスの極性を切換えていずれの方向からも送信 できるようにすることを技術的課題とする。

【０００５】

【課題を解決するための手段】

本考案はデータを保持するデータキャリアと、該データキャリアにデータを書 込み及びデータを読出す書込／読出制御ユニットと、を具備する識別システムで あって、データキャリアは、コイルを含みスイッチング素子によって共振周波数 を変化させる共振回路と、コイルより得られる正及び負のクロックを分離するク ロック分離回路と、クロック分離回路の出力によって送出されたデータ信号を復 調する復調回路と、伝送されたデータを記憶する不揮発性メモリと、復調された 信号に基づいてメモリへのデータの書込み、データの読出しを制御するロジック 制御回路と、ロジック制御回路より読出されたデータに基づいて共振回路の共振 周波数を変化させる伝送信号発生回路と、を有するものであり、書込／読出制御 ユニットは、特定の正負のパルスの組み合わせによって決定される二値信号を送 出するパルス送信回路と、データ送出時に正常なデータ伝送ができないときパル ス送信回路の正負のパルスを逆転させるパルス反転手段と、パルス送信回路によ り駆動される送信コイルと、送信コイルにより駆動されるデータキャリアの共振 周波数の変化を受信する受信コイルと、受信コイルに得られる減衰信号の周期を 計数するカウンタ回路と、カウンタ回路の出力によってパルス送信回路にクロッ ク信号として与えると共にその信号をパルス幅変調された信号として復調する復 調回路と、を具備することを特徴とするものである。

【０００６】

【作用】

このような特徴を有する本考案によれば、ヘッド部より所定の正負のパルスの 組み合わせによって決定される二値信号を送信コイルより送出している。そして データが正常に伝送されなければ、送信コイルとデータキャリアのコイルの方向 性が一致していないものとして、パルス反転手段によってパルス送信回路の正負 のパルスを逆転させて送信している。データキャリアではクロック分離回路によ ってこのパルス信号からクロックを分離すると共に復調回路により二値信号を復 調する。そして不揮発性メモリに必要なデータを込むと共に、データを読出して 共振回路の共振周波数を変化させるようにしている。共振回路の共振周波数を変 化させれば書込／読出制御ユニットで受信される減衰信号の周波数が共振周波数 に応じて変化する。そして減衰振動の周期をカウンタによって所定の計数値まで 計数することによってパルス幅変調された信号を得ることができる。従ってこの ようにして相互に半二重のデータ伝送を行うようにしている。

【０００７】

【実施例】 図１は本考案の一実施例による識別システムの構造を示すブロック図である。 本図において識別システムは識別の対象となる物品１等に直接取付けられるデー タキャリア２とデータキャリア２にデータを書込み及び読出す書込／読出制御ユ ニット３を有している。書込／読出制御ユニット３はＩＤコントローラ４及びデ ータキャリア２と近接する位置に設けられ、データキャリア２にデータを書込み 及び読出すヘッド部５から成り立っている。そしてデータキャリア２と書込／読 出制御ユニット３によって識別システムが構成される。書込／読出制御ユニット ３は例えば図示しない上位の制御機器に接続され、上位の制御機器より書込／読 出制御ユニット３を介してデータキャリア２にデータを書込み及び読出すように 構成している。

【０００８】 さて書込／読出制御ユニット３のＩＤコントローラ４は図１に示すように、デ ータキャリア２へのデータの書込み及び読取りを制御するマイクロプロセッサ（ ＣＰＵ）１１とそのシステムプログラム等を記憶するリードオンリメモリ（ＲＯ Ｍ）１２，データを一時保持するランダムアクセスメモリ（ＲＡＭ）１３が設け られる。又ヘッド部５への電源を供給する電源供給回路１４を有している。ＣＰ Ｕ１１にはヘッド部５との間でデータを伝送するための入出力インターフェイス （Ｉ／Ｆ）回路１５が設けられる。入出力インターフェイス回路１５はＣＰＵか ら得られるパラレル信号をシリアル信号に変換すると共に、その信号の「１」の データが得られるときにレベルシフト回路１６に「１」信号を与え、ＣＰＵ１１ から出力される信号をデコードしその信号がリセット信号である場合にレベルシ フト回路１６にリセット信号を与えるものである。又入出力インターフェイス回 路１５にはＰＷＭ信号復調回路１７が接続されている。ＰＷＭ信号復調回路１７ はレベルシフト回路１６より得られるＰＷＭ信号を復調するものである。復調信 号は入出力インターフェイス回路１５に与えられ、パラレル信号に変換されてＣ ＰＵ１１に受信データとして与えられる。ＣＰＵ１１には又インターフェイス回 路１８を介して上位の制御機器が接続されている。ＣＰＵ１１は所定の処理プロ グラムに従って入出力インターフェイス回路１５を介してデータキャリア２にデ ータやコマンドを送出するものである。レベルシフト回路１６は入出力インター フェイス回路１５の出力をレベルシフトして、夫々異なったリード線を介してヘ ッド部５に信号を与えるものである。

【０００９】 図２はヘッド部５の詳細な構成を示す回路図である。本図に示すようにヘッド 部５はインターフェイス回路２１とパルス送信回路２２，受信回路２３が設けら れている。インターフェイス回路２１はＩＤコントローラ４から得られる送信信 号，リセット信号をパルス送信回路２２に伝えると共に、受信回路２３から与え られる受信信号をＩＤコントローラ４に伝えるものである。パルス送信回路２２ は受信回路２３の出力端が接続されたバッファ２４を有しており、その出力がコ ンデンサＣ１，Ｃ２を介して一対のＰチャンネル及びＮチャンネルのＭＯＳＦＥ Ｔ２５，２６のゲートに与えられる。ＦＥＴ２５，２６は電源Ｖccとアース間に 直列に接続されている。ＦＥＴ２5 ，２６の各ドレインの中間接続点にはコンデ ンサＣ３を介して送信コイルＬ１が接地端間に直列に接続されている。ＦＥＴ２ ５，２６のゲート・ソース間には夫々抵抗Ｒ１，Ｒ２が接続される。抵抗Ｒ１， Ｒ２は夫々コンデンサＣ１，Ｃ２とによって短時間の時定数回路を構成しており 、バッファ２４より与えられる信号の立上り及び立下り時にＦＥＴ２５又は２６ に微小時間の信号を与えるものである。インターフェイス回路２１を介して得ら れる送信の「１」の信号はインバータを構成するＦＥＴ２７のゲートに与えられ る。ＦＥＴ２７のドレインはＰチャンネルＭＯＳＦＥＴ２８，２９の夫々のゲー トに接続されており、そのソース端は接地されている。ＦＥＴ２８はソースが電 源端に接続され、ドレインがＦＥＴ２５のゲートに接続されている。又ＦＥＴ２ ９はソースが電源端に接続されドレインが抵抗Ｒ３を介してＦＥＴ２５，２６の 共通接続端に接続される。又レベルシフト回路１６からのリセット信号はインタ ーフェイス回路２１を介してＮチャンネルＭＯＳＦＥＴ３０，３１のゲートに与 えられる。ＦＥＴ３０はＦＥＴ２６のゲート・アース間に接続されており、ＦＥ Ｔ３１は抵抗Ｒ４を介してＦＥＴ２５，２６の共通接続端とアース間に接続され ている。

【００１０】 一方受信回路２３は受信用コイルＬ２と共振用のコンデンサＣ４とを有してお り、その出力が増幅器３２に与えられる。増幅器３２は受信した高周波信号を増 幅するものであって、その出力は排他的論理和回路（以下ＥＯＲ回路という）３ ３の一方の入力端に与えられる。ＥＯＲ回路３３の出力は所定数、例えば５進の カウンタ回路３４に与えられており、そのオーバーフロー出力がフリップフロッ プ３５に与えられる。フリップフロップ３５は入力信号の立上りによってセット 及びリセットされるフリップフロップであって、そのＱ出力はバッファ２４に与 えられ更に受信データとしてインターフェイス回路２１を介してＩＤコントロー ラ４に与えられる。又フリップフロップ３５のＱ出力はＥＯＲ回路３３の他方の 入力端に与えられている。

【００１１】 次に図３を参照しつつデータキャリアの回路構成について説明する。データキ ャリア２はコイルＬ３とその両端に接続された共振用のコンデンサＣ５を有して おり、更にスイッチング用のＦＥＴ４１とコンデンサＣ６が共振回路に並列に接 続されている。ここでコンデンサＣ５，Ｃ６とコイルＬ３との共振周波数をf₁, コイルＣ６を除いたときの共振周波数をf₂（＞f₁）とする。これらの共振周波数 f₁，f₂は例えば 240ＫHz及び 280ＫHzとし、ヘッド部５の受信回路２３のコイル Ｌ２，コンデンサＣ４から成る共振回路はこれらの周波数の中間の周波数を有す るものとする。又共振回路の両端には接地端子間にスイッチング用のＦＥＴ４２ ，４３が接続される。ＦＥＴ４２，４３のゲートは夫々他方の共通接続点に接続 される。更に共振回路の両端にはその両端の電圧を一定に保つ電圧制限回路４４ とクロック分離回路４５とが接続される。クロック分離回路４５は正方向又は負 方向のクロックを抽出して正方向のクロック（Ｐ）及び負方向のクロック（Ｎ） を夫々ロジック制御回路４６に与えると共に、リセット信号発生回路４７，「０ 」信号発生回路４８及び「１」信号発生回路４９に与えている。リセット信号発 生回路４７, 「０」信号発生回路４８及び「１」信号発生回路４９は送出された データ信号を復調する復調回路であって、夫々後述するようにリセット信号及び 「０」信号，「１」信号に対応するパルス波形のときにのみリセット信号及び「 ０」信号，「１」信号を発生させてロジック制御回路４６に夫々の信号を出力す るものである。

【００１２】 ロジック制御回路４６は内部にデータの一時保持用のＲＡＭを有しており、又 データキャリア２に特定のデータを保持する不揮発性メモリ、例えば電気的消去 可能なプログラマブルリードオンリメモリ（Ｅ²ＰＲＯＭ）５０が接続されてい る。ロジック制御回路４６はＥ²ＰＲＯＭ５０に与えられたデータを書込むと共 に、Ｅ²ＰＲＯＭ５０から読出されたデータを１ビットづつ伝送信号発生回路５ １に与えるものである。伝送信号発生回路５１はロジック制御回路４６から読出 されたデータ信号に基づいてクロック分離回路４５より得られるクロック（Ｐ， Ｎ）のタイミングでスイッチング用ＦＥＴ４１を断続することによって共振回路 の共振周波数をf₁, f₂に変化させるものである。ここでデータキャリア２は図示 しないが内部に電池等の電源を有するようにしているが、又共振回路の両端に整 流回路及び平滑回路を設けヘッド部５から得られるパルス振動を電源として用い るようにしてもよい。又BOYD G. WATKINS “ A Low-Power Multiphase Circuit Technique ” IEEE JOURNAL OF SOLID-STATE CIRCUITS, P213 〜P220, DECEMBER 1967 に記載されているようにクロックパルス自体を電源として用いて各部の論 理回路を構成することも可能である。

【００１３】 図４（ａ）はデータキャリアの構成を示す正面図、図４（ｂ）はＩＤコントロ ーラ４とヘッド部５とを一体化した場合の書込／読出制御ユニット３の構成例を 示す斜視図である。本図に示すようにデータキャリア２はカード状に構成されて おり、その周囲に沿ってループ型のコイルＬ３が実装される。そしてその他の電 子回路部はワンチップＩＣ化してカード内に封入することによって小型，軽量化 するようにしている。この場合ヘッド部５のコイルＬ１，Ｌ２に対しデータキャ リア２が所定の方向で通過すればデータ伝送が行えるが、図示のように逆向きの 場合にはそのままでは通信ができないこととなる。

【００１４】 次に本実施例の動作について説明する。まずＩＤコントローラ４及びヘッド部 ５からデータキャリア２に送出されるデジタル信号は、順方向の場合には図５（ ａ）に示すように正及び負のパルス群の組み合わせから構成される。本実施例で は論理信号「０」は正負正負の４つのパルスから構成されるものとし、論理信号 「１」は「０」の信号から最初の正のパルスを除いた負正負の３つのパルス列か ら構成されるものとする。又データキャリア２をリセット状態とするリセット信 号は、第５図に示すように「０」の論理信号から最初の負のパルスを除いたパル ス列から構成されるものとする。 又逆方向の送信では図５（ｂ）に示すように論理信号「０」，「１」及びリセ ット信号は夫々正及び負を逆転をさせたパルス列から構成されるものとする。こ のようなデジタル信号によってデータキャリア２へのコマンド及びＥ²ＰＲＯＭ ５０の読出／書込アドレスとデータがＩＤコントローラ４より送出される。

【００１５】 さてフリップフロップ３５よりバッファ２４とコンデンサＣ１，Ｃ２を介して ＦＥＴ２５，２６に信号が伝えられた場合、例えば図６に示す時刻t₁，t₃・・の 立下り時には、コンデンサＣ１，抵抗Ｒ１で定まる時間だけＦＥＴ２５がオン状 態となる。従ってコンデンサＣ３が急速に充電され、送信コイルＬ１より図６（ ｄ）に示すような正のクロックパルス（Ｐ）を出力することができる。データキ ャリア２が近接しておりＦＥＴ４１がオフ状態にあればクロックパルスがデータ キャリア２に伝わって周波数f₂の減衰振動を起こす。そうすれば受信コイルＬ２ にそれと同一の信号が受信されることとなる。従ってこの減衰振動の信号が増幅 器３２によって方形波信号に変換される。その出力はＥＯＲ回路３３を介してカ ウンタ回路３４に伝えられるため、５個目のパルスが加わった時点でフリップフ ロップ３５が反転する。更にフリップフロップ３５のＱ出力がクロック信号とし てパルス送信回路２２に伝えられるため、時刻t₂, t₄・・の時点ではコンデンサ Ｃ２，抵抗Ｒ２で定まる時定数回路による微小時間だけＦＥＴ２６がオン状態と なってコンデンサＣ３が放電し、そのとき送信コイルＬ１に図６（ｄ）に示すよ うに負のクロックパルス（Ｎ）が出力されることとなる。従ってインターフェイ ス回路２１を介して「１」信号又はリセット信号が加わらなければ、図６（ｄ） に示すように所定周期毎に正方向のパルス（Ｐ）及び負方向のパルス（Ｎ）が、 交互にデータキャリア２側に与えられることとなる。

【００１６】 ここでインターフェイス回路２１を介してクロック信号が立上る、例えば時刻 t₂の前後にリセット信号が図６（ｂ）に示すように加わった場合には、その間に ＦＥＴ３０及び３１が導通する。従ってＦＥＴ２６はクロック信号の立下りによ っても導通することはなく、そのときコンデンサＣ３の電荷は抵抗Ｒ４及びＦＥ Ｔ３１を介して放電される。従って抵抗Ｒ４の値を十分大きな値としておくこと によって送信コイルＬ１に流れる放電電流を小さく保ったままで電荷を放電する ことができる。

【００１７】 又時刻t₅，t₆の前後に図６（ｃ）に示すように「１」の信号がインターフェイ ス回路２１を介して加えられた場合には、インバータ２７によってその信号が反 転され、クロック信号の立下り時にもＦＥＴ２５は導通しない。しかしそのとき ＦＥＴ２９が同時に導通することとなるため、電源より抵抗Ｒ３を介してコンデ ンサＣ３が充電される。従って抵抗Ｒ３の値を十分大きな値としておくことによ って送信コイルＬ１に流れる電流を小さく保ってコンデンサＣ３を充電すること ができる。そのため以後のクロック信号が立上る時刻t₇にはコンデンサＣ３の電 荷をＦＥＴ２６によって放電させることができ、図６（ｄ）に示すように負のパ ルス（Ｎ）を送出することができる。そして図６（ｄ）に示すようにクロック信 号の変化時の正及び負のクロックパルスによってリセット信号又は「０」，「１ 」のデジタル信号を送出するようにしている。

【００１８】 一方データキャリア２はパルス信号が与えられたときにコイルＬ３とコンデン サＣ５の両端に得られる電圧に基づいていずれか一方のＦＥＴ４２，４３が導通 する。そしてその一方の端子を接地し、他方をそれより高いパルス電圧が得られ る信号線としてクロック分離回路４５に与える。電圧制限回路４４は入力信号の 電圧を一定レベルに制限してクロック分離回路４５の破損を防止するようにして いる。クロック分離回路４５より分離されたクロックはロジック制御回路４６に 与えられると共に、リセット信号発生回路４７，「０」及び「１」信号発生回路 ４８，４９に与えられる。リセット信号発生回路４７，「０」及び「１」信号発 生回路４８，４９は図５（ａ）に示す順方向の夫々の信号を検出し、その信号が 与えられたときにのみロジック制御回路４６に信号を伝える。

【００１９】 ロジック制御回路４６は図７にその動作フローチャートを示すように、動作を 開始するとコマンドを受信しそのコマンドをロジック制御回路４６内のＲＡＭに ストアする（ステップ61, 62) 。そしてそのコマンドがリードコマンド又はライ トコマンドかどうかをチェックし (ステップ63) 、リードコマンドであればステ ップ64に進んで続いて送られてくるアドレスデータからアドレス信号を出力する 。そしてステップ65に進んでＥ²ＰＲＯＭ５０の所定のアドレスより１バイトを 読出し、読出したデータをロジック制御回路４６内のＲＡＭにストアする。そし てステップ67に進んで最初の１ビットを伝送信号発生回路５１に送出し、１バイ トの送出が終了したかどうかをチェックする（ステップ68) 。そして１バイトの 伝送が終了するまでステップ67, 68を繰り返して伝送信号発生回路５１にデータ を送出する。伝送信号発生回路５１は例えば論理信号「０」の信号を出力すると きにはクロック分離回路４５で分離された正のクロック（Ｐ）のときにＦＥＴ４ １をオンとし、負のクロック（Ｎ）が与えられたときにはＦＥＴ４１をオフとす る伝送信号を発生するものであり、又論理信号「１」を出力するときには正のク ロック（Ｐ）のタイミングでＦＥＴ４１をオフ、負のクロック（Ｎ）のタイミン グでＦＥＴ４１をオンとするものである。

【００２０】 次にスイッチング用ＦＥＴ４１が断続されたときの受信回路２３の動作につい て図８を参照しつつ説明する。データキャリア２からヘッド部５及びＩＤコント ローラ４への信号伝送は、送信コイルＬ１より正又は負のクロックパルスが加わ る毎に伝送信号発生回路５１よりＦＥＴ４１を断続することによって行われる。 例えば図８はデータキャリアからヘッド部５に「０」レベルの信号を送出する動 作を示すタイムチャートであって、時刻t₁₀ 〜t₁₁ のＦＥＴ４１がオン状態では コイルＬ３とコンデンサＣ５，Ｃ６から成る共振回路は低い周波数f₁に同調して いる。

【００２１】 従って図８（ａ）に示すように時刻t₁₀ に正のクロックパルスを送出すると、 図８（ｂ）に示すようにヘッド部５への受信コイルＬ２に得られる信号は低い周 波数f₁となる。従って増幅器３２から図８（ｃ）に示すような方形波信号が得ら れ、それに対応してＥＯＲ回路３３より図８（ｄ）に示す信号が得られる。従っ て５進のカウンタ回路３４は図８（ｅ）に示すように送信パルスに同期した信号 を出力することとなって、フリップフロップ３５が５個目の計数時に切換わる。 そうすれば時刻t₁₁ にはフリップフロップ３５が反転し、バッファ２４を介して パルス送信回路２２にクロック信号が伝えられる。従って時刻t₁₁ で負方向のパ ルスが送出されることとなる。負方向のクロックパルスの送出により伝送信号発 生回路５１よりＦＥＴ４１がオフ状態に切換えられる。従ってデータキャリア２ のコイルＬ３とコンデンサＣ５により定まる共振周波数は高い周波数f₂となって 、図８（ｂ）に示すように受信信号がより高い周波数で減衰振動をする。この信 号が同様にして増幅器３２によって増幅されて方形波信号に変換され、ＥＯＲ回 路３３，カウンタ回路３４を介して５個目のパルスでフリップフロップ３５を反 転させる。従ってデータキャリア２から「０」の送出時にはフリップフロップ３ ５は図８（ｆ）に示す信号を出力する。

【００２２】 又同様にしてデータキャリア２の共振周波数は伝送信号発生回路５１の出力に よって低い周波数f₁及び高い周波数f₂に切換えられる。従って図９（ａ）〜（ｃ ）に示すようにヘッド部５から送出されたクロックパルスのタイミングでデータ キャリア２からヘッド部５に伝送すべきデータ、この場合は「０１１０」に応じ てＦＥＴ４１がオンオフを繰り返すため、図９（ｂ）に示すようにヘッド部５の 受信回路２３よりパルス幅変調された信号が得られることとなる。このパルス幅 信号がインターフェイス回路２１，レベルシフト回路１６を介してＩＤコントロ ーラ４のＰＷＭ信号復調回路１７に与えられる。この信号が図９（ｄ）に示すよ うに復調されて「０」，「１」の二値データに変換されてＣＰＵ１１に加えられ る。こうしてデータキャリア２に保持されているデータをＩＤコントローラ４側 で読出すことができる。

【００２３】 又ＩＤコントローラ４よりデータキャリア２にデータを書込む場合には、リセ ット信号に加えてライトコマンドとして図６に示すように例えば「０１」のライ トコマンド、及びそれに引き続いてＥ²ＰＲＯＭ５０のアドレスとデータを順次 送出する。そうすれば図７に示すフローチャートにおいてステップ53よりステッ プ59に進んでロジック制御回路４６よりＥ²ＰＲＯＭ５０のアドレスが指定され る。そしてライトコマンドによって送出されたデータがＥ²ＰＲＯＭの指定のア ドレスに１バイト分が書込まれて動作が終了する。このようにＩＤコントローラ ４とデータキャリア２間で半二重のデータ伝送を行うことが可能となる。

【００２４】 さてデータキャリア２を図１，図４に示すようにカード型に構成しているため 、ヘッド部５とデータキャリア２との相対的な位置関係によっては図５（ａ）に 示す「０」，「１」，リセット信号がデータキャリア２側に正常に伝送されない ことがある。従って図１０のフローチャートにおいて、ＩＤコントローラ４のＣ ＰＵ１１は動作を開始すると、まず上位制御装置からのコマンドを受信し（ステ ップ71) 、順方向手順に設定する。そしてステップ73に進んで１バイトのリード コマンドを実行し、ステップ74において正常に終了するかどチェックする。正常 に終了する場合にはステップ75，76に進んで前述したようにコマンドの処理を実 行し、全ての処理が終了するまでこの処理を繰り返す。

【００２５】 又ステップ74において正常に終了しなければ手順の変更処理を行う。これは図 ５（ａ），（ｂ）に示すように論理信号「０」，「１」及びリセット信号を順方 向の送信モードから逆方向の送信モードに切換えることを意味する。このとき同 時にリセット信号と「１」信号との出力を逆転させる。そうすれば論理「０」は 図５（ｂ）に示すように負正負正の繰り返し信号となり、論理「１」及びリセッ ト信号も夫々図５（ｂ）に示すようなパルス列となる。この信号を用いてデータ 伝送を行う場合には、受信回路２３よりパルス送信回路２２に与えられるクロッ ク信号は図１１（ａ）に示すものとなる。又図１１（ｄ）に示すように、リセッ ト信号及び「０」，「１」，「１」，「０」を送信する際のパルス送信回路２２ に与える信号も図１１（ｂ），（ｃ）に示すものとする。こうすれば受信回路２ ３では図１２に示すように反転した送信パルスによって図８と逆転した処理が行 われ、フリップフロップ３５のＱ出力も反転することとなって反転したクロック 信号によって通信処理が行える。このようにステップ77において手順の変更処理 を行った後１バイトのリードコマンドを実行し、正常に終了する場合にはその手 順によってコマンド処理を実行する。こうすればデータキャリアをカード式にし た場合にもその挿入方向にかかわらずデータ伝送を行うことができる。 ここでＣＰＵ１１はステップ71〜74及び77において、正常なデータ伝送が行え ないときに送信パルスのモードを反転させるパルス反転手段１１ａの機能を達成 している。

【００２６】

【考案の効果】

以上詳細に説明したように本考案によれば、書込／読出制御ユニットの送信コ イルよりパルスを送信するようにしている。従って信号の伝送距離が大きく遠い 位置にあるデータキャリアに対しても信号を確実に伝送することができる。そし て特定のパルスの組み合わせによって二値信号を送出しており、データキャリア から書込／読出制御ユニットに信号を伝送する場合にはその共振周波数を切換え ている。従って書込／読出制御ユニットの減衰振動の周波数が異なることとなる ため、周波数の変化に基づいて信号を読出すことができる。従ってノイズが重畳 された場合にも確実に信号を読出すことができ耐ノイズ性を向上させることが可 能となる。又データキャリアにパルスが入ると同時にその回路を動作させること ができるため、応答性が速くなるという効果も得られる。又データキャリアをカ ード型にした場合にも挿入方向にかかわらずデータ伝送を行うことができ、種々 の用途にこの識別システムを適用することができる。

【図面の簡単な説明】

【図１】本考案の一実施例による識別システムの全体構
成を示すブロック図である

【図２】ヘッド部５の詳細な構成を示す回路図である。

【図３】データキャリア２の詳細な構成を示すブロック
図である。

【図４】（ａ）はデータキャリア２の構成を示す正面
図、（ｂ）はヘッド部５とＩＤコントローラ４の構成例
を示す斜視図である。

【図５】ＩＤコントローラからデータキャリアに送出す
る信号のパルスの組み合わせ例を示す図である。

【図６】ヘッド部５の各部の波形を示すタイムチャート
である。

【図７】データキャリア２のロジック制御回路の動作を
示すフローチャートである。

【図８】リードライトヘッドの受信波形を示すタイムチ
ャートである。

【図９】データキャリアの送出信号と受信波形の例を示
すタイムチャートである。

【図１０】本実施例によるＩＤコントローラの動作を示
すフローチャートである。

【図１１】パルスモードを逆転させたときのヘッド部５
の各部の波形を示すタイムチャートである。

【図１２】パルスモードを逆転させたときのリードライ
トヘッドの受信波形を示すタイムチャートである。

【符号の説明】

１ 物品 ２ データキャリア ３ 書込／読出制御ユニット ４ ＩＤコントローラ ５ ヘッド部 １１ ＣＰＵ １１ａ パルス反転手段 １４ 電源供給回路 １６ 復調回路 ２２ パルス送信回路 ２３ 受信回路 ２５〜３１，４１〜４３ ＦＥＴ ３３ ＥＯＲ回路 ３４ カウンタ回路 ３５ フリップフロップ ４５ クロック分離回路 ４６ ロジック制御回路 ４７ リセット信号発生回路 ４８ 「０」信号発生回路 ４９ 「１」信号発生回路 ５０ Ｅ²ＰＲＯＭ ５１ 伝送信号発生回路 Ｌ１ 送信用コイル Ｌ２ 受信用コイル Ｌ３ コイル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 9/14 Ｆ 7060−5Ｋ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 データを保持するデータキャリアと、該
   データキャリアにデータを書込み及びデータを読出す書
   込／読出制御ユニットと、を具備する識別システムであ
   って、前記データキャリアは、コイルを含みスイッチン
   グ素子によって共振周波数を変化させる共振回路と、前
   記コイルより得られる正及び負のクロックを分離するク
   ロック分離回路と、前記クロック分離回路の出力によっ
   て送出されたデータ信号を復調する復調回路と、伝送さ
   れたデータを記憶する不揮発性メモリと、前記復調され
   た信号に基づいて前記メモリへのデータの書込み、デー
   タの読出しを制御するロジック制御回路と、前記ロジッ
   ク制御回路より読出されたデータに基づいて前記共振回
   路の共振周波数を変化させる伝送信号発生回路と、を有
   するものであり、前記書込／読出制御ユニットは、特定
   の正負のパルスの組み合わせによって決定される二値信
   号を送出するパルス送信回路と、データ送出時に正常な
   データ伝送ができないとき前記パルス送信回路の正負の
   パルスを逆転させるパルス反転手段と、前記パルス送信
   回路により駆動される送信コイルと、前記送信コイルに
   より駆動されるデータキャリアの共振周波数の変化を受
   信する受信コイルと、前記受信コイルに得られる減衰信
   号の周期を計数するカウンタ回路と、前記カウンタ回路
   の出力によって前記パルス送信回路にクロック信号とし
   て与えると共にその信号をパルス幅変調された信号とし
   て復調する復調回路と、を具備することを特徴とする識
   別システム。