JPH02284215A

JPH02284215A - コンピユータのシステム・クロツク発生器

Info

Publication number: JPH02284215A
Application number: JP2046040A
Authority: JP
Inventors: Richard A Daniel; リチヤード　アリン　ダニエル; Stuart C Rowson; スチユアート　クリストフアー　ロウソン; James E Barnhart; ジエイムズ　エドウイン　バーンハート; Woonsuk Paek; ウーンスク　パエク
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1989-03-03
Filing date: 1990-02-28
Publication date: 1990-11-21
Also published as: US4931986A; CA1326713C

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はコンピュータ・システム・クロックに関し、
特に希望する場所で状態を変える複合クロック信号の発
生方法及び装置に関する。

〔従来の技術及びその問題点〕

現在のディジタル電子計算機は異なる複数のクロック信
号によって制御された多数のルーチン動作を実行する。

しかし、クロック信号はコンピュータの機能を正しく行
うため、所定の場所で同期（必ずしもすべてのコンピュ
ータ・システムで完全に合致しないカリしなければなら
ない。これら別々のクロック信号が同時に発生したとし
ても伝搬路の回路インピーダンスの変化や、個々のクロ
ック信号の伝搬遅延に影響を与えるその他の事項によっ
て同じように目的地に到達しないことが屡屡発生する。

′従って、この発生の目的は、別の通路を通って伝搬し
た後、希望する場所で反転する（すべてのクロ、り信号
が夫々立上り端及び立下り端を同時に発生する）ように
したコンピュータ・システム・クロック信号を発生する
新規且つ改良した装置を提供することである。

この発明の他の目的は、１人カクロツク信号の操作に基
づき変化する立上り端及び立下り端を存するクロック信
号を発生する手段を持つ装置を提供することである。

この発明の他の目的は、１つの集積回路チップに必要な
回路を組合わせることによってこの発明の目的を達成さ
せることである。

更に、この発明の目的は、以上の目的を達成するソフト
ウェア・コントロールを提供することである。

〔問題点を解決するための手段〕

上記の問題点を解決し、この発明の目的を達成するため
、この発明は以下に述べるように構成した。従って、こ
の発明によると、入力クロック信号を発生する大力クロ
ックと、第１の入力が前記入力クロックに接続され第２
の入力かその出力信号の１つの補数信号に接続され前記
入力クロック信号によって制御された複数のシフト段を
有するシフトレジスターリングと、複数の前記シフト段
に接続され前記シフトレジスタ・リング段から出力され
た信号を選択的に組合わせて希望する特性の出力クロッ
ク信号を発生する少くとも１つのタップ・セレクタとを
含む複数のシステム・クロック信号を発生するコンピュ
ータ・システム・クロック発生器を提供する。

この発明の一実施例は各段を“タップ”という複数のシ
フト段を有するシフトレジスタ・リングを持つ。シフト
動作は入力クロック信号によって制御される。タップは
補数にするよう選ばれて、シフトレジスタ・リングのデ
ータ入力に送り返えされる。そのため、１つの２値ロジ
ツク・レベルを表わすデータ・ストリングはシフトレジ
スタを通してシフトされ、他の２値ロジツク・レベルを
表わすデータ・ストリングがその後に続く。

各希望する出力クロック信号のための別のタップ・セレ
クタはタップ信号を選択的且つ論理的に組合わせて希望
する先端及び尾端を存する出力信号を得るようタップに
接続される。タップ・セレクタは更に必要に応じ、わず
かな遅延量を選択的に導入することによって微調整（位
相）することができる。各タップ・セレクタのための別
のタップ・セレクタ・レジスタはその動作を制御するべ
く必要とされるデータと共にロードされる。タップ・セ
レクタ◆レジスタのためのデータは最終的に不揮発性メ
モリー（この実施例における電気的に消去可能なプログ
ラマブル・メモリーが又はＥＥＦＲＯＭのような）に記
憶され、そのためシステムから電源が除去された後では
再同調は必要がない。

又、この発明は伝搬方向によって示されたシフトレジス
タ・リング端に最も近い複数のタップに接続された周波
数コントローラを含む。補数にされ、シフトレジスタ・
リングのデータ入力に接続されたタップを選択すること
によって、出力信号の周波数を制御することができる。

〔実施例〕

第１図において、シフトレジスタ・リング１０１はその
クロック人力１０２に入力クロック信号クロックを受信
する。シフトレジスタ・リングのデータは図の左から右
に移動し、入力に戻る。

シフト段（タップ）１０３〜１２０の各々はロジック“
ハイ”又は“ロー”の値に対応する１ビツト２値数を表
わす。各タップ間の遅延は入力クロック信号の期間に等
しい。シフトは大力クロック信号の各立上り端で発生す
る。

周波数コントローラ１２１　　（又はその反転出力を有
するマルチプレクサ）はその人力としてタップ１１６〜
１２０及び出力１２２を有する。出力１２２はシフトレ
ジスタ・リング１０１のデータ人力１２３に接続される
。周波数コントローラ１２１は発生した独立クロック信
号の希望する周波数に従って、タップ＋１６が選ばれた
場合は最高に可能な周波数が発生され、タップ１２０が
選ばれた場合は最低の可能な周波数が発生するようにし
たタップ１１６〜１２０の１つを選択する。

この好ましい実施例では、周波数コントローラ１２１は
、又出力１２２から入力１２３に導通される前に選ばれ
た入力信号を反転する。又、シフトレジスタｅリング１
０１はレジスタを通してビットをシフトする前にすべて
のタップがロジックハイ”レベルになるように初期設定
される。

上記の構成の効果は、特に周波数コントローラ＋２１に
よって選ばれたタップの反転の故に、各タップは周波数
コントローラ１２１によって選ばれる前のタップの数に
等しいシフト段の数だけロジック“ハイ”レベルを経験
し、次にロジック“ロー”レベルのシフト段の同じ数及
びロジック“ハイ”レベルのシフト段の同じ数だけ経験
する。

適当なタップの組合わせを選択することによって、クロ
ック出力信号が変化しうるタップ・セレクタ（例えば、
パルス幅９位相角）によって作られる。

周波数コントローラ１２＋の動作はシステム・コントロ
ーラ１２５．５によって制御される。

タップ・バス１２４は要求によりシフトレジスタ・リン
グ１０１の各タップからデータを転送するため、タップ
１０３〜１２０とタップ−セレクタ＋２５のすべてを接
続する。第１図には、図を簡単にするため、タップ・セ
レクタ１２５　１つのみを示す。タップ・セレクタのす
べては同じように動作するが、個々に希望する出力クロ
ック信号を発生するため、別々にプログラムされ、動作
させることができる。

すべてのタップについて最終出力クロック信号の立上り
端及び立下り端の両方を設定するため使用しうる必要が
ないということが経験的に証明された。その結果、タッ
プ・セレクタ・バス１２４に接続された一群のタップ・
コネクタ・ライン１２７〜１３２が立上り端を設定する
のに十分である。同様に、タップ・コネクタ・ライン１
３３〜１３８が立下り端の設定のために十分である。

タップ・コネクタ・ライン１２７〜１３２は６−１立上
りマルチプレクサ１３９に対するデータ入力を形成し、
出力１４１から供給するタップの１つを選択する。立上
りマルチプレクサ１３９は、又タップ選択を制御する制
御人力１４２を含む。

出力１４１は２つの回路１４３，１４６に分かれる。回
路１４３は入力クロック信号“クロック”の！７２期間
だけ選ばれたタップからの信号を遅延する遅延要素１４
４を接続する。この信号は！４５から出力され、２−１
マルチプレクサ１４７に対する最初の入力を形成する。

無遅延回路１４６はマルチプレクサ１４７に対する第２
の入力を形成する。マルチプレクサ１４７は、又そこに
出力１４８及び制御人力１４９が接続される。出力１４
８は、又ロジック・ゲート１５０に対する第１の入力で
ある。

立下り端は夫々要素１２７〜１３２，１３９及び１４１
−１４９に対応する要素１３３〜１３８゜１４０及び１
５１〜１５９を有する立上り端のためのそれと同等な回
路で選択される。出力クロック信号“出力クロックＡ”
はロジック・ゲート１５０（この実施例のアンド・ゲー
ト）の入力１４８．１５８を組合わせてタップ・セレク
タ出力１６０から発生する。制御ライン１４２．１４９
゜１５２．１５９はすべて制御レジスタ１６１からデー
タ・ビットを受信する。レジスタ１６１はアドレス及び
データ・バス１２６を介してシステム・コントローラ１
２５．５によってアドレスされる。

バス１２６は、又システム・コントローラ１２５．５か
らのデータ・ワードをレジスタ１６１に送る。

レジスタ１６１のデータは最終的に“出力クロックＡ”
の性質を決定する。

他のタップ・セレクタはタップ・セレクタ１２５と同等
に動作し、別々な伝搬路を介してすべての出力クロック
信号が伝搬した後指定した場所に送られるというような
方法で独立の出力クロック信号を発生することかできる
。

第２図は、第１図の回路の機能を実行する要素及び同調
したクロック信号の発生のためのその他の要素を含むＡ
ＳＩＣチップ２００を示す。クロック発生及びリセット
同期ブロック２０１はシフトレジスタ・リング２１１の
ための各種クロック信号を発生する。それは、夫々チッ
プ回路のドライブに使用されるクロック入力信号ＣＬＫ
　ＩＮ及びその補数ＣＬＫ　ＩＮｃをその入力２０２．
２０３として有し、シミュレーション目的のため、パワ
ーアップ時にクロック信号の位相を決定するため人力２
０４に位相リセット信号を発生し、チップをリセットす
るため人力２０５に補数のリセット信号ＭＲＥＳＥＴ　
’を発生する。クロック発生及びリセット同期ブロック
２０１の出力は回路２０６を介しシフトレジスタ・リン
グ２１１に対するクロック入力信号“クロック”と、シ
フトレジスタ・リング２１１をリセットする回路２０７
のリング・リセット信号ＲＩＮＧ　Ｒ３Ｔと、ＥＥＦＲ
ＯＭアドレス・デコーダ２０９をリセットする回路２０
８のリセット信号ＲＳとである。

ＥＥＦＲＯＭアドレス・デコーダ２０９の主な機能はア
ドレス・バス２０９．５に送信されたＢＥＦＲＯＭアド
レスＡｔ−Ａ４をデコードすることと、エネーブル・バ
ス２１０を介して適当なタップ・セレクタのためのエネ
ーブル信号を発生させることとである。エネーブル信号
は上記のタップ・セレクタ制御ワードをそれらの制御レ
ジスタに対するロードを可能にすることである。ＥＥＦ
ＲＯＭアドレス・デコーダ２０９は、又シフト・レジス
タ・リング２１＋からのタップの補数出力をその入力２
１０．５の１つに受信することである。

一群のバス２１３はシフトレジスタ・リング２１１及び
その補数のタップをタップ・セレクタ２１９〜２３２（
タップ・セレクタ！−１４）に接続する。この実施例の
タップ・セレクタ１〜６はタップに接続され、タップ・
セレクタ７〜１４は補数のタップに接続される。タップ
の出力はバス２１８を介して出力２１２から選ばれたタ
ップからの信号を出力する速度制御回路２１４に送られ
、その効果はシフトレジスターリング２１１０周波数を
制御することである。速度制御回路２１４は第１図の周
波数コントローラ１２１の動作を含み、入力２１５〜２
１７において速度制御信号ＳＰＤ　ＣＴＬＩ　、　ＳＰ
Ｄ　ＣＴＬ２及びＳＰＤ　ＣＴＬ３によって制御される
。

タップ・セレクタ２１９〜２３２は、タップからのデー
タを受信するためタップ・セレクタ・バス２１３に接続
されるほか、タップ・セレクタ制御データＤＩ−Ｄ８を
受信するためデータ・バス２３３にも接続される。タッ
プ・セレクタはエネーブル・バス２．１０を介してＥＥ
ＦＲＯＭアドレス・デコーダ２０９によって可能化され
る。データ・バス２３３を介して送信されるデータＤＩ
ＳＤ８は同調プロセスを監視するモニタ・コンピュータ
（図に示していない）から発生し、その後同調状態に対
応するタップ・セレクタ制御ワードを記憶するＥＥＦＲ
ＯＭ　（図に示していない）から発生する。

各タップ・セレクタは個々の出力クロック信号ＯＵＴ　
ｌ〜０ＵＴ１４と、その補数ＰＵＴ　１　ｅ〜０ＵＴ１
４ｅと、立上り端タップからの遅延信号Ｒ１−Ｒ１４（
この実施例では１ナノ秒だけ）と、出力ライン２３４〜
２４７を介して立下り端タップからくる遅延信号（この
実施例では１ナノ秒だけ）Ｆｌ〜Ｆ１４とを示す４つの
信号を出力する。

この発明による異なる伝搬路を有する出力２３４〜２４
７から発するクロック信号の各々はそれらの遣ばれた同
調場所における同調状態にある。

第１図の下記の要素は第２図に括弧で示した類似の要素
を有する。すなわち、それらはシフトレジスタ優リング
１０１　　（シフトレジスタ・リング２１りと、入力１
０２の“クロック”　（回路２０６の“クロック”）と
、周波数コントローラ１２１　（速度制御回路２１４）
と、周波数コントローラ出力１２２及びシフトレジスタ
・リング・データ人力１２３（回路２１２）と、タップ
・セレクタ・バス１２４　（タップ・セレクタ・バス２
Ｉ３）と、タップ・セレクタＩ２５　（タップ・セレク
タ１〜１４）と、アドレス及びデータ会バス１２６（ア
ドレス・バス２０９．５及びデーターバス２３３）と、
“出力クロックＡ”　（ＯＵＴＩ〜０ＵＴ１４　）とで
ある。

この発明の範囲内の変更は可能であり、例えば、タップ
・セレクタの数、すなわち個々の出力クロック信号はこ
の実施例の出力の数とは異なるものでよい。又、周波数
コントローラ＋２１はこの実施例で示すものより数が多
いか少ないタップに接続することができる。

【図面の簡単な説明】

第１図は、シフトレジスタ・リングと、周波数コントロ
ーラと、この発明のタップ・セレクタの１つとのブロッ
ク図、第２図は、この発明を含む適用指定集積回路（ＡＳＩＣ
）チップのブロック図である。図中、１０１・・・シフトレジスタのリング、１２１・
・・周波数コントローラ、１２４・・・タップ・セレク
タ・バス、１２５・・・タップ・セレクタ、！２６・・
・アドレス及びデータ・バス、２１１・・・シフトレジ
スタ・リング、２！４・・・速度制御回路、２１３・・
・タップ・セレクタ・バス、２０９．５・・・アドレス
・バス、２３３・・・データ０バス。出願代理人　斉藤　　勲

Claims

【特許請求の範囲】

（１）入力クロック信号を発生する入力クロックと、第１の入力が前記入力クロックに接続され、第２の入力
がその出力信号の１つの補数信号に接続され、前記入力
クロック信号によって制御された複数のシフト段を有す
るシフトレジスタ・リングと、複数の前記シフト段に接続され、前記シフトレジスタ・リング段から出力された信号を選択的に組
合わせて希望する特性の出力クロック信号を発生する少
くとも１つのタップ・セレクタとを含む複数のシステム
・クロック信号を発生するコンピュータのシステム・ク
ロック発生器。