JP2002064368A - 電子機器、半導体装置、および、クロック発生装置 - Google Patents
電子機器、半導体装置、および、クロック発生装置Info
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- JP2002064368A JP2002064368A JP2000250862A JP2000250862A JP2002064368A JP 2002064368 A JP2002064368 A JP 2002064368A JP 2000250862 A JP2000250862 A JP 2000250862A JP 2000250862 A JP2000250862 A JP 2000250862A JP 2002064368 A JP2002064368 A JP 2002064368A
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- cycle
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Abstract
(57)【要約】
【課題】 電子機器の動作を高速化する。
【解決手段】 パス特定手段１１は、プロセッサ２１に
対して問い合わせを行うことにより、回路２０において
将来使用されるパスを特定する。クロック信号周期決定
手段１２は、パス特定手段１１によって特定されたパス
の遅延時間に対応してクロック信号の周期を決定する。
クロック信号発生手段１３は、クロック信号周期決定手
段１２によって決定された周期を有するクロック信号を
発生し、対象となる回路２０に供給する。
対して問い合わせを行うことにより、回路２０において
将来使用されるパスを特定する。クロック信号周期決定
手段１２は、パス特定手段１１によって特定されたパス
の遅延時間に対応してクロック信号の周期を決定する。
クロック信号発生手段１３は、クロック信号周期決定手
段１２によって決定された周期を有するクロック信号を
発生し、対象となる回路２０に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は電子機器およびクロ
ック発生回路に関し、特に、クロック信号に同期して動
作する電子機器、クロック信号に同期して動作する半導
体装置、および、電子回路に対してクロック信号を供給
するクロック発生装置に関する。
ック発生回路に関し、特に、クロック信号に同期して動
作する電子機器、クロック信号に同期して動作する半導
体装置、および、電子回路に対してクロック信号を供給
するクロック発生装置に関する。
【０００２】
【従来の技術】近年、多くの電気製品にマイクロプロセ
ッサが搭載され、内蔵されたソフトウエアによって複雑
な制御を行うことが可能となっている。
ッサが搭載され、内蔵されたソフトウエアによって複雑
な制御を行うことが可能となっている。
【０００３】ところで、マイクロプロセッサを含む回路
の動作速度は、クロック信号の周波数に依存するため、
その周波数はできるだけ高い方が望ましい。しかしなが
ら、回路を構成する素子は信号の伝搬遅延を有するた
め、周波数が高くなり過ぎると正常に動作しなくなる場
合がある。
の動作速度は、クロック信号の周波数に依存するため、
その周波数はできるだけ高い方が望ましい。しかしなが
ら、回路を構成する素子は信号の伝搬遅延を有するた
め、周波数が高くなり過ぎると正常に動作しなくなる場
合がある。
【０００４】そこで、従来においては、最大遅延を有す
る経路における遅延時間を基準としてクロック信号の周
波数を決定する場合があった。具体的には、例えば、図
１６に示すような同期式回路１に対して、図１７（Ａ）
に示すような周期Ｔ１のクロック信号を入力する場合を
考えると、このクロック信号は、内部のフリップフロッ
プ素子（以下、ＦＦ素子と称する。）１ａと、ＦＦ素子
１ｂとに入力される。ところで、ＦＦ素子１ａの出力
は、パス１ｃを経由してからＦＦ素子１ｂに入力される
ことから遅延を受けることになる。この遅延によってパ
ス１ｃから出力される信号が、次のクロック信号よりも
前にＦＦ素子１ｂに到達しない場合には、ＦＦ素子１ｂ
の動作は正常ではなくなる。従って、クロックＣＫ０の
周期は、パス１ｃによる遅延を考慮して定める必要があ
る。
る経路における遅延時間を基準としてクロック信号の周
波数を決定する場合があった。具体的には、例えば、図
１６に示すような同期式回路１に対して、図１７（Ａ）
に示すような周期Ｔ１のクロック信号を入力する場合を
考えると、このクロック信号は、内部のフリップフロッ
プ素子（以下、ＦＦ素子と称する。）１ａと、ＦＦ素子
１ｂとに入力される。ところで、ＦＦ素子１ａの出力
は、パス１ｃを経由してからＦＦ素子１ｂに入力される
ことから遅延を受けることになる。この遅延によってパ
ス１ｃから出力される信号が、次のクロック信号よりも
前にＦＦ素子１ｂに到達しない場合には、ＦＦ素子１ｂ
の動作は正常ではなくなる。従って、クロックＣＫ０の
周期は、パス１ｃによる遅延を考慮して定める必要があ
る。
【０００５】ところで、通常の回路ではこのようなパス
１ｃは、複数存在すると考えられる。図１７（Ｂ）は、
回路に存在するパスの遅延時間と、その遅延時間を有す
るパスの本数との関係を示す図である。この図の例で
は、パスの遅延時間と、パスの本数との関係は、正規分
布を示している。この図からも分かるように、最大値に
近い遅延時間Ｔ１を有するパスの本数は、全体のパス本
数に比較して非常に少なくなっている。この結果、周期
Ｔ１よりも十分に短い遅延時間のパスが大多数であるこ
とが理解できる。
１ｃは、複数存在すると考えられる。図１７（Ｂ）は、
回路に存在するパスの遅延時間と、その遅延時間を有す
るパスの本数との関係を示す図である。この図の例で
は、パスの遅延時間と、パスの本数との関係は、正規分
布を示している。この図からも分かるように、最大値に
近い遅延時間Ｔ１を有するパスの本数は、全体のパス本
数に比較して非常に少なくなっている。この結果、周期
Ｔ１よりも十分に短い遅延時間のパスが大多数であるこ
とが理解できる。
【０００６】
【発明が解決しようとする課題】従来においては、図１
７（Ｂ）に示す僅かに存在している最大遅延時間付近の
パスも考慮して、回路全体のクロック周期を決定してい
た。しかしながら、最大遅延時間Ｔ１付近のパスは本数
が少ないことから、回路の動作時においてそのようなパ
スが使用されるケースは稀である。
７（Ｂ）に示す僅かに存在している最大遅延時間付近の
パスも考慮して、回路全体のクロック周期を決定してい
た。しかしながら、最大遅延時間Ｔ１付近のパスは本数
が少ないことから、回路の動作時においてそのようなパ
スが使用されるケースは稀である。
【０００７】従って、ほとんどの処理はＴ１よりも十分
短い時間で終了する。これは、処理が終了してからＴ１
が経過するまでは無駄な時間を消費していることを意味
し、回路の高速化の障害となるという問題点があった。
短い時間で終了する。これは、処理が終了してからＴ１
が経過するまでは無駄な時間を消費していることを意味
し、回路の高速化の障害となるという問題点があった。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、回路の高速化が可能な電子機器を提供するこ
とを目的とする。また、本発明は、不安定になることな
く、高速な動作が可能な半導体装置を提供することを目
的とする。
のであり、回路の高速化が可能な電子機器を提供するこ
とを目的とする。また、本発明は、不安定になることな
く、高速な動作が可能な半導体装置を提供することを目
的とする。
【０００９】更に、本発明は、電子機器を高速に動作さ
せることが可能なクロック発生装置を提供することを目
的とする。
せることが可能なクロック発生装置を提供することを目
的とする。
【００１０】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、クロック信号に同期して動
作する電子機器において、将来において使用されるパス
を特定するパス特定手段１１と、パス特定手段１１によ
って特定されたパスの遅延時間に対応してクロック信号
の周期を決定するクロック信号周期決定手段１２と、ク
ロック信号周期決定手段１２によって決定された周期を
有するクロック信号を発生するクロック信号発生手段１
３と、を有することを特徴とする電子機器が提供され
る。
決するために、図１に示す、クロック信号に同期して動
作する電子機器において、将来において使用されるパス
を特定するパス特定手段１１と、パス特定手段１１によ
って特定されたパスの遅延時間に対応してクロック信号
の周期を決定するクロック信号周期決定手段１２と、ク
ロック信号周期決定手段１２によって決定された周期を
有するクロック信号を発生するクロック信号発生手段１
３と、を有することを特徴とする電子機器が提供され
る。
【００１１】ここで、パス特定手段１１は、将来におい
て使用されるパスを特定する。クロック信号周期決定手
段１２は、パス特定手段１１によって特定されたパスの
遅延時間に対応してクロック信号の周期を決定する。ク
ロック信号発生手段１３は、クロック信号周期決定手段
１２によって決定された周期を有するクロック信号を発
生する。
て使用されるパスを特定する。クロック信号周期決定手
段１２は、パス特定手段１１によって特定されたパスの
遅延時間に対応してクロック信号の周期を決定する。ク
ロック信号発生手段１３は、クロック信号周期決定手段
１２によって決定された周期を有するクロック信号を発
生する。
【００１２】また、本発明では、クロック信号に同期し
て動作する半導体装置において、将来において使用され
るパスを特定するパス特定手段と、パス特定手段によっ
て特定されたパスの遅延時間に対応してクロック信号の
周期を決定するクロック信号周期決定手段と、クロック
信号周期決定手段によって決定された周期を有するクロ
ック信号を発生するクロック信号発生手段と、を有する
ことを特徴とする半導体装置が提供される。
て動作する半導体装置において、将来において使用され
るパスを特定するパス特定手段と、パス特定手段によっ
て特定されたパスの遅延時間に対応してクロック信号の
周期を決定するクロック信号周期決定手段と、クロック
信号周期決定手段によって決定された周期を有するクロ
ック信号を発生するクロック信号発生手段と、を有する
ことを特徴とする半導体装置が提供される。
【００１３】ここで、パス特定手段は、将来において使
用されるパスを特定する。クロック信号周期決定手段
は、パス特定手段によって特定されたパスの遅延時間に
対応してクロック信号の周期を決定する。クロック信号
発生手段は、クロック信号周期決定手段によって決定さ
れた周期を有するクロック信号を発生する。
用されるパスを特定する。クロック信号周期決定手段
は、パス特定手段によって特定されたパスの遅延時間に
対応してクロック信号の周期を決定する。クロック信号
発生手段は、クロック信号周期決定手段によって決定さ
れた周期を有するクロック信号を発生する。
【００１４】また、本発明では、電子回路に対して供給
するクロック信号を発生するクロック発生装置におい
て、将来において電子回路において使用されるパスを特
定するパス特定手段と、パス特定手段によって特定され
たパスの遅延時間に対応してクロック信号の周期を決定
するクロック信号周期決定手段と、クロック信号周期決
定手段によって決定された周期を有するクロック信号を
発生するクロック信号発生手段と、を有することを特徴
とするクロック発生装置が提供される。
するクロック信号を発生するクロック発生装置におい
て、将来において電子回路において使用されるパスを特
定するパス特定手段と、パス特定手段によって特定され
たパスの遅延時間に対応してクロック信号の周期を決定
するクロック信号周期決定手段と、クロック信号周期決
定手段によって決定された周期を有するクロック信号を
発生するクロック信号発生手段と、を有することを特徴
とするクロック発生装置が提供される。
【００１５】ここで、パス特定手段は、将来において電
子回路において使用されるパスを特定する。クロック信
号周期決定手段は、パス特定手段によって特定されたパ
スの遅延時間に対応してクロック信号の周期を決定す
る。クロック信号発生手段は、クロック信号周期決定手
段によって決定された周期を有するクロック信号を発生
する。
子回路において使用されるパスを特定する。クロック信
号周期決定手段は、パス特定手段によって特定されたパ
スの遅延時間に対応してクロック信号の周期を決定す
る。クロック信号発生手段は、クロック信号周期決定手
段によって決定された周期を有するクロック信号を発生
する。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の動作原理
を説明する原理図である。この図に示すように、クロッ
ク発生装置１０は、パス特定手段１１、クロック信号周
期決定手段１２、および、クロック信号発生手段１３に
よって構成されており、回路２０に対してクロック信号
を供給する。
を参照して説明する。図１は、本発明の実施の動作原理
を説明する原理図である。この図に示すように、クロッ
ク発生装置１０は、パス特定手段１１、クロック信号周
期決定手段１２、および、クロック信号発生手段１３に
よって構成されており、回路２０に対してクロック信号
を供給する。
【００１７】ここで、パス特定手段１１は、回路２０に
おいて将来使用されるパスを特定する。クロック信号周
期決定手段１２は、パス特定手段１１によって特定され
たパスの遅延時間に対応してクロック信号の周期を決定
する。
おいて将来使用されるパスを特定する。クロック信号周
期決定手段１２は、パス特定手段１１によって特定され
たパスの遅延時間に対応してクロック信号の周期を決定
する。
【００１８】クロック信号発生手段１３は、クロック信
号周期決定手段１２によって決定された周期を有するク
ロック信号を発生する。一方、回路２０は、複数の素子
と、素子間を連結するパスＰ１〜Ｐ３と、回路全体を制
御するプロセッサ２１によって構成されている。
号周期決定手段１２によって決定された周期を有するク
ロック信号を発生する。一方、回路２０は、複数の素子
と、素子間を連結するパスＰ１〜Ｐ３と、回路全体を制
御するプロセッサ２１によって構成されている。
【００１９】パスＰ１〜Ｐ３は、素子どうしを連結して
信号を伝達する。プロセッサ２１は、図示せぬ記憶部に
格納されているプログラムに従って回路２０の各部を制
御する。
信号を伝達する。プロセッサ２１は、図示せぬ記憶部に
格納されているプログラムに従って回路２０の各部を制
御する。
【００２０】次に、以上の原理図の動作について説明す
る。いま、パスＰ１〜Ｐ３の遅延時間がＰ１＞Ｐ２＞Ｐ
３であると仮定する。そのような場合に、プロセッサが
次のクロックサイクルにおいて実行する命令が明らかに
なったとすると、パス特定手段１１は、その命令を実行
する場合に使用されるパスを特定する。
る。いま、パスＰ１〜Ｐ３の遅延時間がＰ１＞Ｐ２＞Ｐ
３であると仮定する。そのような場合に、プロセッサが
次のクロックサイクルにおいて実行する命令が明らかに
なったとすると、パス特定手段１１は、その命令を実行
する場合に使用されるパスを特定する。
【００２１】例えば、パスＰ２が使用されることが特定
されたとすると、パス特定手段１１は、その旨をクロッ
ク信号周期決定手段１２に通知する。クロック信号周期
決定手段１２は、パスＰ２の遅延時間に対応するクロッ
ク信号の周期を決定し、クロック信号発生手段１３に通
知する。例えば、パスＰ２の遅延時間に対応するクロッ
ク信号の周期としてＴ２を決定し、クロック信号発生手
段１３に通知する。
されたとすると、パス特定手段１１は、その旨をクロッ
ク信号周期決定手段１２に通知する。クロック信号周期
決定手段１２は、パスＰ２の遅延時間に対応するクロッ
ク信号の周期を決定し、クロック信号発生手段１３に通
知する。例えば、パスＰ２の遅延時間に対応するクロッ
ク信号の周期としてＴ２を決定し、クロック信号発生手
段１３に通知する。
【００２２】クロック信号発生手段１３は、クロック信
号周期決定手段１２によって決定された周期のクロック
信号を発生し、回路２０に供給する。いまの例では、周
期がＴ２のクロック信号が回路２０に供給されることに
なる。
号周期決定手段１２によって決定された周期のクロック
信号を発生し、回路２０に供給する。いまの例では、周
期がＴ２のクロック信号が回路２０に供給されることに
なる。
【００２３】続いて、次のクロックサイクルにおいて、
パスＰ１が使用されることが明らかになった場合には、
パスＰ１に対応する周期Ｔ１（＞Ｔ２）のクロック信号
が、クロック信号発生手段１３によって発生され、回路
２０に供給される。
パスＰ１が使用されることが明らかになった場合には、
パスＰ１に対応する周期Ｔ１（＞Ｔ２）のクロック信号
が、クロック信号発生手段１３によって発生され、回路
２０に供給される。
【００２４】続いて、次のクロックサイクルでは、パス
Ｐ３が使用されることが明らかになった場合には、パス
Ｐ３に対応する周期Ｔ３（＜Ｔ２）のクロック信号が、
クロック信号発生手段１３によって発生され、回路２０
に供給される。
Ｐ３が使用されることが明らかになった場合には、パス
Ｐ３に対応する周期Ｔ３（＜Ｔ２）のクロック信号が、
クロック信号発生手段１３によって発生され、回路２０
に供給される。
【００２５】その結果、従来の回路では、最大遅延時間
であるパスＰ１の遅延時間に対応する周期Ｔ１のクロッ
ク信号が常に供給されていたが、本発明によれば平均的
にはそれ以下の周期のクロック信号によって回路を動作
させることが可能となるので、回路の動作速度を向上さ
せることが可能となる。
であるパスＰ１の遅延時間に対応する周期Ｔ１のクロッ
ク信号が常に供給されていたが、本発明によれば平均的
にはそれ以下の周期のクロック信号によって回路を動作
させることが可能となるので、回路の動作速度を向上さ
せることが可能となる。
【００２６】以上に説明したように、本発明によれば、
回路において将来使用されるパスを特定し、そのパスに
対応する周期のクロック信号を発生して供給するように
したので、回路の動作を高速化させることができる。
回路において将来使用されるパスを特定し、そのパスに
対応する周期のクロック信号を発生して供給するように
したので、回路の動作を高速化させることができる。
【００２７】次に、本発明の実施の形態について説明す
る。図２は、本発明の実施の形態の構成例を示す図であ
る。この図において、クロック発生回路３０は、周期が
Ｔ０であり、それぞれの位相がＴｄ（＝Ｔ０／ｍ）だけ
ずれを有するｍ個のクロック信号ＣＫ０〜ＣＫｍ−１
（図３（Ａ）〜（Ｄ）参照）を発生し、セレクタ３１に
供給する。なお、回路３３の最大遅延時間（Ｔ１）は、
Ｔ０＋２Ｔｄと等しくなるように設定されている。
る。図２は、本発明の実施の形態の構成例を示す図であ
る。この図において、クロック発生回路３０は、周期が
Ｔ０であり、それぞれの位相がＴｄ（＝Ｔ０／ｍ）だけ
ずれを有するｍ個のクロック信号ＣＫ０〜ＣＫｍ−１
（図３（Ａ）〜（Ｄ）参照）を発生し、セレクタ３１に
供給する。なお、回路３３の最大遅延時間（Ｔ１）は、
Ｔ０＋２Ｔｄと等しくなるように設定されている。
【００２８】セレクタ３１は、制御回路３２からの制御
信号ＣＮＴＬによって指示されたクロック信号を選択
し、回路３３に対してクロック信号ＣＫＡを出力する。
制御回路３２は、回路３３に内蔵されているプロセッサ
３３ａに対して、次に実行するパスを問い合わせ、問い
合わせ結果に応じてセレクタ３１に制御信号ＣＮＴＬを
供給する。
信号ＣＮＴＬによって指示されたクロック信号を選択
し、回路３３に対してクロック信号ＣＫＡを出力する。
制御回路３２は、回路３３に内蔵されているプロセッサ
３３ａに対して、次に実行するパスを問い合わせ、問い
合わせ結果に応じてセレクタ３１に制御信号ＣＮＴＬを
供給する。
【００２９】回路３３は、複数の素子およびそれらを接
続するパスと、回路３３の全体を制御するプロセッサ３
３ａを有しており、セレクタ３１から供給されたクロッ
ク信号ＣＫＡに同期して動作する。
続するパスと、回路３３の全体を制御するプロセッサ３
３ａを有しており、セレクタ３１から供給されたクロッ
ク信号ＣＫＡに同期して動作する。
【００３０】次に、以上の実施の形態の動作について説
明する。初期状態（ｔ＝ｔ０）において、ＣＮＴＬ信号
が０の状態であるとする。第１クロックサイクルでは、
回路３３で使用される全てのパスの遅延時間の最大遅延
時間がＴ０以下であるとすると、クロック信号の周期は
Ｔ０であれば十分であるので、制御回路３２はセレクタ
３１に対してＣＫ０を選択するように指示する（図３
（Ｅ）参照）。
明する。初期状態（ｔ＝ｔ０）において、ＣＮＴＬ信号
が０の状態であるとする。第１クロックサイクルでは、
回路３３で使用される全てのパスの遅延時間の最大遅延
時間がＴ０以下であるとすると、クロック信号の周期は
Ｔ０であれば十分であるので、制御回路３２はセレクタ
３１に対してＣＫ０を選択するように指示する（図３
（Ｅ）参照）。
【００３１】その結果、セレクタ３１からはクロックＣ
Ｋ０がそのまま出力されることになる（図３（Ｆ）参
照）。第２クロックサイクルでは、最大遅延Ｔ１（＝Ｔ
０＋２Ｔｄ）であるパスが使用されることが判明したと
する。この場合、制御回路３２は、１クロックサイクル
の間にクロックＣＫ０〜ＣＫ２を順次選択する。その結
果、セレクタ３１からは、図３（Ｅ）に示すように、
０，１，２が順次出力される。このとき、０が出力され
ている際には、クロックＣＫ０の“Ｈ”の部分（太線で
示す部分）がセレクタ３１から出力され、続いて、１が
出力されている際には、クロックＣＫ１の“Ｌ”の部分
が出力され、２が出力されている際には、クロックＣＫ
２の“Ｌ”の部分が出力される。その結果、図３（Ｆ）
に示すように、クロック信号ＣＫＡの周期はＴ０＋２Ｔ
ｄとなり、最大遅延Ｔ１に対応することが可能となる。
Ｋ０がそのまま出力されることになる（図３（Ｆ）参
照）。第２クロックサイクルでは、最大遅延Ｔ１（＝Ｔ
０＋２Ｔｄ）であるパスが使用されることが判明したと
する。この場合、制御回路３２は、１クロックサイクル
の間にクロックＣＫ０〜ＣＫ２を順次選択する。その結
果、セレクタ３１からは、図３（Ｅ）に示すように、
０，１，２が順次出力される。このとき、０が出力され
ている際には、クロックＣＫ０の“Ｈ”の部分（太線で
示す部分）がセレクタ３１から出力され、続いて、１が
出力されている際には、クロックＣＫ１の“Ｌ”の部分
が出力され、２が出力されている際には、クロックＣＫ
２の“Ｌ”の部分が出力される。その結果、図３（Ｆ）
に示すように、クロック信号ＣＫＡの周期はＴ０＋２Ｔ
ｄとなり、最大遅延Ｔ１に対応することが可能となる。
【００３２】第３クロックサイクルでは、Ｔ０−Ｔｄ以
上の遅延が存在しないことが判明したとすると、制御回
路３２は、セレクタ３１に対して、２，１を順に出力す
る。その結果、図３（Ｆ）に示すように、クロック信号
ＣＫＡの周期はＴ０−Ｔｄとなる。このように、クロッ
クの周期をＴ０−Ｔｄに減少させた場合でも、それ以上
の遅延時間を有するパスは使用されないので、回路３３
の動作は正常に保たれる。
上の遅延が存在しないことが判明したとすると、制御回
路３２は、セレクタ３１に対して、２，１を順に出力す
る。その結果、図３（Ｆ）に示すように、クロック信号
ＣＫＡの周期はＴ０−Ｔｄとなる。このように、クロッ
クの周期をＴ０−Ｔｄに減少させた場合でも、それ以上
の遅延時間を有するパスは使用されないので、回路３３
の動作は正常に保たれる。
【００３３】図４は、パス遅延時間とパス本数の関係
と、クロック信号ＣＫＡの周期との関係を示す図であ
る。この図に示すように、クロック周期が最大のＴ０＋
２Ｔｄで動作させる必要があるパスは、パス遅延時間が
Ｔ０＋Ｔｄ以上のものに限られる。それ以外のパスに関
しては、最大の周期よりも短いクロック信号によって動
作可能となる。従って、平均的に見れば、回路３３の動
作速度を向上させることが可能となる。
と、クロック信号ＣＫＡの周期との関係を示す図であ
る。この図に示すように、クロック周期が最大のＴ０＋
２Ｔｄで動作させる必要があるパスは、パス遅延時間が
Ｔ０＋Ｔｄ以上のものに限られる。それ以外のパスに関
しては、最大の周期よりも短いクロック信号によって動
作可能となる。従って、平均的に見れば、回路３３の動
作速度を向上させることが可能となる。
【００３４】以上に説明したように、本発明の実施の形
態によれば、将来において使用されるパスを特定し、そ
のパスに応じた周期を有するクロック信号を発生するよ
うにしたので、回路３３の動作を高速化することが可能
となる。
態によれば、将来において使用されるパスを特定し、そ
のパスに応じた周期を有するクロック信号を発生するよ
うにしたので、回路３３の動作を高速化することが可能
となる。
【００３５】なお、以上の実施の形態では、１クロック
サイクルの間に２段階だけＣＮＴＬ信号を変化させた
が、３段階以上変化させることも可能である。このよう
に変化の範囲を大きくとれば、クロック信号ＣＫＡの平
均的な周期を短くすることが可能となる。
サイクルの間に２段階だけＣＮＴＬ信号を変化させた
が、３段階以上変化させることも可能である。このよう
に変化の範囲を大きくとれば、クロック信号ＣＫＡの平
均的な周期を短くすることが可能となる。
【００３６】次に、本発明の第２の実施の形態について
説明する。本発明の第２の実施の形態では、その構成に
関してはｍ＝４である場合の第１の実施の形態の場合と
同様であるのでその説明は省略する。
説明する。本発明の第２の実施の形態では、その構成に
関してはｍ＝４である場合の第１の実施の形態の場合と
同様であるのでその説明は省略する。
【００３７】図５は、本発明の第２の実施の形態の動作
を説明するタイミングチャートである。この図に示すよ
うに、本発明の第２の実施の形態では、クロック信号Ｃ
Ｋ０の“Ｈ”の状態である期間が、第１の実施の形態の
場合に比較して短く（Ｔ０／４）設定されている。
を説明するタイミングチャートである。この図に示すよ
うに、本発明の第２の実施の形態では、クロック信号Ｃ
Ｋ０の“Ｈ”の状態である期間が、第１の実施の形態の
場合に比較して短く（Ｔ０／４）設定されている。
【００３８】従って、第２の実施の形態の場合では、時
刻ｔ１に示すように、ＣＫ０，ＣＫ１，ＣＫ２が共に
“Ｌ”となる期間（陰が付された部分）が存在する。従
って、ＣＫ１が選択されている場合に、ＣＫ２またはＣ
Ｋ０に移行する場合のタイミングを同時刻とすることも
可能である。このため、ＣＮＴＬ信号を変化させるタイ
ミングの制御が簡易になり、そのための回路も簡略化す
ることができる。
刻ｔ１に示すように、ＣＫ０，ＣＫ１，ＣＫ２が共に
“Ｌ”となる期間（陰が付された部分）が存在する。従
って、ＣＫ１が選択されている場合に、ＣＫ２またはＣ
Ｋ０に移行する場合のタイミングを同時刻とすることも
可能である。このため、ＣＮＴＬ信号を変化させるタイ
ミングの制御が簡易になり、そのための回路も簡略化す
ることができる。
【００３９】なお、このような効果は、被選択信号の本
数がｍ本の場合、信号パルスの幅がＴ０の（ｍ−２）／
ｍより小さい場合に発揮される。次に、図６を参照し
て、図２に示すクロック発生回路３０の詳細な構成例に
ついて説明する。
数がｍ本の場合、信号パルスの幅がＴ０の（ｍ−２）／
ｍより小さい場合に発揮される。次に、図６を参照し
て、図２に示すクロック発生回路３０の詳細な構成例に
ついて説明する。
【００４０】図６に示す回路は、ｍ＝４の場合の構成例
を示している。この図の例は、Ｔ０の２分の１を周期と
する信号ＭＣＫをクロック入力とするＦＦ素子４０ａか
ら構成される分周回路４０と、信号ＭＣＫを反転するイ
ンバータ４２と、インバータ４２の出力をクロック入力
とするＦＦ素子４１ａから構成される分周回路４１から
構成されている。
を示している。この図の例は、Ｔ０の２分の１を周期と
する信号ＭＣＫをクロック入力とするＦＦ素子４０ａか
ら構成される分周回路４０と、信号ＭＣＫを反転するイ
ンバータ４２と、インバータ４２の出力をクロック入力
とするＦＦ素子４１ａから構成される分周回路４１から
構成されている。
【００４１】次に、以上の回路の動作を図７に示すタイ
ミングチャートを参照して説明する。先ず、図７（Ａ）
に示すリセット信号が入力されると、ＦＦ素子４０ａ，
４１ａはそれぞれリセットされる。即ち、クロック信号
ＣＫ０，ＣＫ１は“Ｌ”の状態となり、一方、クロック
信号ＣＫ２，ＣＫ３は、“Ｈ”の状態となる。
ミングチャートを参照して説明する。先ず、図７（Ａ）
に示すリセット信号が入力されると、ＦＦ素子４０ａ，
４１ａはそれぞれリセットされる。即ち、クロック信号
ＣＫ０，ＣＫ１は“Ｌ”の状態となり、一方、クロック
信号ＣＫ２，ＣＫ３は、“Ｈ”の状態となる。
【００４２】続いて、リセット信号が“Ｌ”の状態とさ
れた後、分周回路４０に図７（Ｂ）に示す信号ＭＣＫの
供給が開始されると、ＦＦ素子４０ａは信号ＭＣＫを分
周したものをクロック信号ＣＫ０（図７（Ｃ）参照）と
して出力し、その反転信号をクロック信号ＣＫ２（図７
（Ｅ）参照）として出力する。
れた後、分周回路４０に図７（Ｂ）に示す信号ＭＣＫの
供給が開始されると、ＦＦ素子４０ａは信号ＭＣＫを分
周したものをクロック信号ＣＫ０（図７（Ｃ）参照）と
して出力し、その反転信号をクロック信号ＣＫ２（図７
（Ｅ）参照）として出力する。
【００４３】一方、分周回路４１のＦＦ素子４１ａは、
信号ＭＣＫを反転したものをクロック入力とするので、
信号ＭＣＫの立ち下がりで状態が変化するクロック信号
ＣＫ１とその反転信号であるクロック信号ＣＫ３とを出
力する。
信号ＭＣＫを反転したものをクロック入力とするので、
信号ＭＣＫの立ち下がりで状態が変化するクロック信号
ＣＫ１とその反転信号であるクロック信号ＣＫ３とを出
力する。
【００４４】ここで、クロック信号ＣＫ０〜ＣＫ３に注
目すると、これらの位相はＴ０／４ずつずれている。従
って、このような回路を用いれば、図２に示すクロック
発生回路３０を実現することができる。
目すると、これらの位相はＴ０／４ずつずれている。従
って、このような回路を用いれば、図２に示すクロック
発生回路３０を実現することができる。
【００４５】次に、図８を参照して、図５に示すクロッ
ク信号を発生する回路の構成例について説明する。図６
に示す回路は、ｍ＝４の場合の構成例を示している。こ
の図の例は、論理積素子５０〜５３によって構成されて
おり、位相がＴ０／４だけずれた信号ＭＣＫ０〜ＭＣＫ
３が供給される。
ク信号を発生する回路の構成例について説明する。図６
に示す回路は、ｍ＝４の場合の構成例を示している。こ
の図の例は、論理積素子５０〜５３によって構成されて
おり、位相がＴ０／４だけずれた信号ＭＣＫ０〜ＭＣＫ
３が供給される。
【００４６】論理積素子５０は信号ＭＣＫ０と信号ＭＣ
Ｋ１との論理積を演算して出力する。論理積素子５１は
信号ＭＣＫ１と信号ＭＣＫ２との論理積を、論理積素子
５２は信号ＭＣＫ２と信号ＭＣＫ３との論理積を、論理
積素子５３は、信号ＭＣＫ３と信号ＭＣＫ０との論理積
をそれぞれ演算して出力する。
Ｋ１との論理積を演算して出力する。論理積素子５１は
信号ＭＣＫ１と信号ＭＣＫ２との論理積を、論理積素子
５２は信号ＭＣＫ２と信号ＭＣＫ３との論理積を、論理
積素子５３は、信号ＭＣＫ３と信号ＭＣＫ０との論理積
をそれぞれ演算して出力する。
【００４７】次に、以上の回路の動作について説明す
る。論理積素子５０に、信号ＭＣＫ０（図９（Ａ）参
照）と、信号ＭＣＫ１（図９（Ｂ）参照）とが供給され
ると、論理積素子５０はこれらの論理積を演算して出力
する。その結果、信号ＭＣＫ０と信号ＭＣＫ１がともに
“Ｈ”の状態である場合には出力信号であるクロック信
号ＣＫ０も“Ｈ”の状態となる。従って、クロック信号
ＣＫ０は、図９（Ｅ）に示すような信号となる。
る。論理積素子５０に、信号ＭＣＫ０（図９（Ａ）参
照）と、信号ＭＣＫ１（図９（Ｂ）参照）とが供給され
ると、論理積素子５０はこれらの論理積を演算して出力
する。その結果、信号ＭＣＫ０と信号ＭＣＫ１がともに
“Ｈ”の状態である場合には出力信号であるクロック信
号ＣＫ０も“Ｈ”の状態となる。従って、クロック信号
ＣＫ０は、図９（Ｅ）に示すような信号となる。
【００４８】クロック信号ＣＫ１〜ＣＫ３も、同様の処
理によって生成される。このように、論理積素子５０〜
５３と、それぞれ位相がＴ０／４だけずれた信号ＭＣＫ
０〜ＭＣＫ３を用いることにより、図５に示すクロック
信号を簡単に生成することが可能となる。
理によって生成される。このように、論理積素子５０〜
５３と、それぞれ位相がＴ０／４だけずれた信号ＭＣＫ
０〜ＭＣＫ３を用いることにより、図５に示すクロック
信号を簡単に生成することが可能となる。
【００４９】次に、本発明の第３の実施の形態について
説明する。図１０は、本発明の第３の実施の形態の構成
例を示す図である。なお、この図において、図２と対応
する部分には対応する符号を付してあるのでその詳細な
説明は省略する。
説明する。図１０は、本発明の第３の実施の形態の構成
例を示す図である。なお、この図において、図２と対応
する部分には対応する符号を付してあるのでその詳細な
説明は省略する。
【００５０】この実施の形態では、図２の場合と比較し
て、クロック発生回路３０が出力するクロック信号がＣ
Ｋ０〜ＣＫ３の４種類（ｍ＝４）となっている。また、
セレクタ３１と制御回路３２の間にカウンタ６０が新た
に追加されている。その他の部分は、図２の場合と同様
である。
て、クロック発生回路３０が出力するクロック信号がＣ
Ｋ０〜ＣＫ３の４種類（ｍ＝４）となっている。また、
セレクタ３１と制御回路３２の間にカウンタ６０が新た
に追加されている。その他の部分は、図２の場合と同様
である。
【００５１】ここで、カウンタ６０は、制御回路３２か
ら供給されるＵＰ信号またはＤＯＷＮ信号に応じて、カ
ウントアップまたはカウントダウン動作を行い、カウン
ト値に対応する２ビットの信号をセレクタ３１に対して
出力する。なお、出力信号が２ビットであるのは、被選
択信号であるクロック信号が４種類だからである。
ら供給されるＵＰ信号またはＤＯＷＮ信号に応じて、カ
ウントアップまたはカウントダウン動作を行い、カウン
ト値に対応する２ビットの信号をセレクタ３１に対して
出力する。なお、出力信号が２ビットであるのは、被選
択信号であるクロック信号が４種類だからである。
【００５２】なお、この実施の形態の動作は、カウンタ
６０のカウント動作が新たに加わることを除けば図２の
場合と同様であるのでその詳細な説明は省略する。この
ような実施の形態によれば、ＵＰ信号またはＤＯＷＮ信
号をアクティブにすることで、所望のクロック信号を生
成することが可能となるので、制御回路３２の制御を簡
単にすることが可能となる。
６０のカウント動作が新たに加わることを除けば図２の
場合と同様であるのでその詳細な説明は省略する。この
ような実施の形態によれば、ＵＰ信号またはＤＯＷＮ信
号をアクティブにすることで、所望のクロック信号を生
成することが可能となるので、制御回路３２の制御を簡
単にすることが可能となる。
【００５３】次に、本発明の第４の実施の形態について
説明する。図１１は、本発明の第４の実施の形態の構成
例を示す図である。なお、この図において、図２と対応
する部分には対応する符号を付してあるのでその詳細は
省略する。
説明する。図１１は、本発明の第４の実施の形態の構成
例を示す図である。なお、この図において、図２と対応
する部分には対応する符号を付してあるのでその詳細は
省略する。
【００５４】この実施の形態では、図２の場合と比較し
て、クロック発生回路３０が出力するクロック信号がＣ
Ｋ０〜ＣＫ３の４種類（ｍ＝４）となっている。また、
セレクタ３１と制御回路３２の間にシフトレジスタ７０
が新たに追加されている。その他の部分は、図２の場合
と同様である。
て、クロック発生回路３０が出力するクロック信号がＣ
Ｋ０〜ＣＫ３の４種類（ｍ＝４）となっている。また、
セレクタ３１と制御回路３２の間にシフトレジスタ７０
が新たに追加されている。その他の部分は、図２の場合
と同様である。
【００５５】ここで、シフトレジスタ７０は、セレクタ
３１に対して４ビットの信号を出力しており、制御回路
３２から供給されるＵＰ信号またはＤＯＷＮ信号に応じ
てカウントアップ動作またはカウントダウン動作を行
い、カウント値に対応するビットを“Ｈ”の状態にす
る。セレクタ３１は、シフトレジスタ７０からのＣＮＴ
Ｌ信号のうち“Ｈ”の状態になっているビットに応じて
クロック信号ＣＫ０〜ＣＫ３を選択して出力する。
３１に対して４ビットの信号を出力しており、制御回路
３２から供給されるＵＰ信号またはＤＯＷＮ信号に応じ
てカウントアップ動作またはカウントダウン動作を行
い、カウント値に対応するビットを“Ｈ”の状態にす
る。セレクタ３１は、シフトレジスタ７０からのＣＮＴ
Ｌ信号のうち“Ｈ”の状態になっているビットに応じて
クロック信号ＣＫ０〜ＣＫ３を選択して出力する。
【００５６】なお、この実施の形態の動作は、シフトレ
ジスタ７０のカウント動作が新たに加わることを除けば
図２の場合と同様であるのでその詳細な説明は省略す
る。このような実施の形態によれば、第３の実施の形態
に比較すると、ＣＮＴＬ信号の制御が簡単となり、その
結果、回路を構成する素子数を減少させることが可能と
なる。
ジスタ７０のカウント動作が新たに加わることを除けば
図２の場合と同様であるのでその詳細な説明は省略す
る。このような実施の形態によれば、第３の実施の形態
に比較すると、ＣＮＴＬ信号の制御が簡単となり、その
結果、回路を構成する素子数を減少させることが可能と
なる。
【００５７】次に、本発明の第５の実施の形態について
説明する。図１２は、本発明の第５の実施の形態の構成
例を示す図である。なお、この図において、図１１と対
応する部分には対応する符号を付してあるのでその詳細
は省略する。
説明する。図１２は、本発明の第５の実施の形態の構成
例を示す図である。なお、この図において、図１１と対
応する部分には対応する符号を付してあるのでその詳細
は省略する。
【００５８】この実施の形態では、図１１の場合と比較
して、カウンタ８０が新たに付加されている。その他の
部分は、図１１の場合と同様である。ここで、カウンタ
８０は、シフトレジスタ７０のシフトアウト（ＳＯ）信
号をカウントし、そのカウント値を出力する。
して、カウンタ８０が新たに付加されている。その他の
部分は、図１１の場合と同様である。ここで、カウンタ
８０は、シフトレジスタ７０のシフトアウト（ＳＯ）信
号をカウントし、そのカウント値を出力する。
【００５９】このような構成によれば、シフトレジスタ
７０のデータが一巡すると、カウンタのデータが１だけ
増減する。シフトレジスタ７０のデータが一巡するとい
うことは、クロック信号ＣＫＡがクロック信号ＣＫ０か
らクロック信号ＣＫ３まで一巡したことを意味する。こ
れは、クロック信号ＣＫＡのサイクル数（＝立ち上がり
の回数）がクロック信号ＣＫ０のサイクル数（＝立ち上
がりの回数）よりも１だけ増減していることと等価であ
る。
７０のデータが一巡すると、カウンタのデータが１だけ
増減する。シフトレジスタ７０のデータが一巡するとい
うことは、クロック信号ＣＫＡがクロック信号ＣＫ０か
らクロック信号ＣＫ３まで一巡したことを意味する。こ
れは、クロック信号ＣＫＡのサイクル数（＝立ち上がり
の回数）がクロック信号ＣＫ０のサイクル数（＝立ち上
がりの回数）よりも１だけ増減していることと等価であ
る。
【００６０】従って、カウンタ８０の出力を観察するこ
とにより、回路３３のサイクルが外部から供給されるク
ロック信号ＣＫ０よりも何サイクルだけずれているかを
知ることができる。このような情報により、回路３３が
外部の回路とデータを交換する場合のタイミングを知る
ことが可能となる。
とにより、回路３３のサイクルが外部から供給されるク
ロック信号ＣＫ０よりも何サイクルだけずれているかを
知ることができる。このような情報により、回路３３が
外部の回路とデータを交換する場合のタイミングを知る
ことが可能となる。
【００６１】なお、この実施の形態では、シフトレジス
タ７０を使用したが、カウンタを用いることも可能であ
ることはいうまでもない。次に、図１３を参照して、プ
ロセッサ３３ａによって次に使用されるパスを特定する
方法の一例について説明する。
タ７０を使用したが、カウンタを用いることも可能であ
ることはいうまでもない。次に、図１３を参照して、プ
ロセッサ３３ａによって次に使用されるパスを特定する
方法の一例について説明する。
【００６２】以上の実施の形態では、回路３３に内蔵さ
れているプロセッサ３３ａからの信号によって次に使用
されるパスを特定し、最適なクロック信号を発生するよ
うにした。その際に、使用されるパスを特定する方法と
しては、図１３に示すような方法が考えられる。なお、
この図において、クロック発生部９０は、クロック発生
回路３０、セレクタ３１、および、制御回路３２等をま
とめたものである。
れているプロセッサ３３ａからの信号によって次に使用
されるパスを特定し、最適なクロック信号を発生するよ
うにした。その際に、使用されるパスを特定する方法と
しては、図１３に示すような方法が考えられる。なお、
この図において、クロック発生部９０は、クロック発生
回路３０、セレクタ３１、および、制御回路３２等をま
とめたものである。
【００６３】この例では、プロセッサ３３ａに内蔵され
ている命令デコーダ３３ｂから、例えば、図１０に示す
カウンタ６０を駆動するためのＵＰ信号およびＤＯＷＮ
信号が出力されている。
ている命令デコーダ３３ｂから、例えば、図１０に示す
カウンタ６０を駆動するためのＵＰ信号およびＤＯＷＮ
信号が出力されている。
【００６４】命令デコーダ３３ｂは、次に実行される命
令をメモリ等から取得し、デコード（解釈）するので、
この命令デコーダ３３ｂによって、次に使用されるパス
を特定し、その特定されたパスに応じてＵＰ信号または
ＤＯＷＮ信号を出力するようにすれば、簡易にＵＰ信号
またはＤＯＷＮ信号を生成することが可能となる。
令をメモリ等から取得し、デコード（解釈）するので、
この命令デコーダ３３ｂによって、次に使用されるパス
を特定し、その特定されたパスに応じてＵＰ信号または
ＤＯＷＮ信号を出力するようにすれば、簡易にＵＰ信号
またはＤＯＷＮ信号を生成することが可能となる。
【００６５】図１４は、プロセッサ３３ａによって次に
使用されるパスを特定する他の方法の一例を説明する図
である。この図の例では、命令デコーダ３３ｂから出力
された信号は、記憶回路３３ｃに供給されている。ま
た、記憶回路３３ｃはＵＰ信号およびＤＯＷＮ信号を生
成してクロック発生部９０に供給している。
使用されるパスを特定する他の方法の一例を説明する図
である。この図の例では、命令デコーダ３３ｂから出力
された信号は、記憶回路３３ｃに供給されている。ま
た、記憶回路３３ｃはＵＰ信号およびＤＯＷＮ信号を生
成してクロック発生部９０に供給している。
【００６６】ここで、記憶回路３３ｃは、次に実行され
る命令と、その命令に対する最適なクロック信号の周期
とを対応付けたテーブルを記憶しており、命令デコーダ
３３ｂによって次に実行される命令が特定された場合に
は、その命令に対応するクロック周期を、前述のテーブ
ルから取得し、ＵＰ信号またはＤＯＷＮ信号を生成して
クロック発生部９０に供給する。
る命令と、その命令に対する最適なクロック信号の周期
とを対応付けたテーブルを記憶しており、命令デコーダ
３３ｂによって次に実行される命令が特定された場合に
は、その命令に対応するクロック周期を、前述のテーブ
ルから取得し、ＵＰ信号またはＤＯＷＮ信号を生成して
クロック発生部９０に供給する。
【００６７】このような方法によっても、前述の場合と
同様の動作を実現することが可能となるのみならず、記
憶回路３３ｃに記憶されているテーブルを変更すること
により、特性を容易に変化させることが可能となる。こ
のような方法は、特に、回路設計の初期段階におけるシ
ステム全体の遅延を考慮したデコーダ部の設計が不要と
なるので、設計を容易にすることが可能となる。
同様の動作を実現することが可能となるのみならず、記
憶回路３３ｃに記憶されているテーブルを変更すること
により、特性を容易に変化させることが可能となる。こ
のような方法は、特に、回路設計の初期段階におけるシ
ステム全体の遅延を考慮したデコーダ部の設計が不要と
なるので、設計を容易にすることが可能となる。
【００６８】図１５は、図１４に示す回路を半導体装置
として製造するための設計手法の一例を示す図である。
なお、この図において、破線で囲繞された一連のステッ
プＳ０は、従来における設計手法との共通部分を示して
いる。このフローチャートが開始されると、以下の処理
が実行される。 ［Ｓ１］半導体装置の仕様を設計する。 ［Ｓ２］ステップＳ１で決定された設計仕様に応じた論
理設計を行う。 ［Ｓ３］仮配線負荷を決定する。 ［Ｓ４］配線およびセルのレイアウトを決定する。 ［Ｓ５］実配線負荷を決定する。 ［Ｓ６］回路の遅延解析を行う。 ［Ｓ７］実際のチップにおいて、各パスの遅延時間を解
析する。 ［Ｓ８］ステップＳ６における解析結果と、ステップＳ
７における実測結果とを参照し、命令毎の最大遅延（時
間）を算出する。 ［Ｓ９］各命令と、最大遅延時間とを対応付けたテーブ
ルを生成する。
として製造するための設計手法の一例を示す図である。
なお、この図において、破線で囲繞された一連のステッ
プＳ０は、従来における設計手法との共通部分を示して
いる。このフローチャートが開始されると、以下の処理
が実行される。 ［Ｓ１］半導体装置の仕様を設計する。 ［Ｓ２］ステップＳ１で決定された設計仕様に応じた論
理設計を行う。 ［Ｓ３］仮配線負荷を決定する。 ［Ｓ４］配線およびセルのレイアウトを決定する。 ［Ｓ５］実配線負荷を決定する。 ［Ｓ６］回路の遅延解析を行う。 ［Ｓ７］実際のチップにおいて、各パスの遅延時間を解
析する。 ［Ｓ８］ステップＳ６における解析結果と、ステップＳ
７における実測結果とを参照し、命令毎の最大遅延（時
間）を算出する。 ［Ｓ９］各命令と、最大遅延時間とを対応付けたテーブ
ルを生成する。
【００６９】以上の処理によれば、図１４に示す回路の
記憶回路３３ｃに記憶させるべきテーブルを生成するこ
とができる。なお、以上の実施の形態では、回路として
は電子機器を想定したが、例えば、半導体基板上に形成
される半導体装置等を想定してもよいことはいうまでも
ない。
記憶回路３３ｃに記憶させるべきテーブルを生成するこ
とができる。なお、以上の実施の形態では、回路として
は電子機器を想定したが、例えば、半導体基板上に形成
される半導体装置等を想定してもよいことはいうまでも
ない。
【００７０】また、以上の実施の形態では、クロック信
号の周期を変化させる方法として、複数の位相の異なる
クロック信号を順次選択する方法を採用したが、本発明
はこのような場合にのみ限定されるものではなく、例え
ば、電圧制御のクロック発生回路等を用いるようにして
もよいことはいうまでもない。
号の周期を変化させる方法として、複数の位相の異なる
クロック信号を順次選択する方法を採用したが、本発明
はこのような場合にのみ限定されるものではなく、例え
ば、電圧制御のクロック発生回路等を用いるようにして
もよいことはいうまでもない。
【００７１】（付記１） クロック信号に同期して動作
する電子機器において、将来において使用されるパスを
特定するパス特定手段と、前記パス特定手段によって特
定されたパスの遅延時間に対応してクロック信号の周期
を決定するクロック信号周期決定手段と、前記クロック
信号周期決定手段によって決定された周期を有するクロ
ック信号を発生するクロック信号発生手段と、を有する
ことを特徴とする電子機器。
する電子機器において、将来において使用されるパスを
特定するパス特定手段と、前記パス特定手段によって特
定されたパスの遅延時間に対応してクロック信号の周期
を決定するクロック信号周期決定手段と、前記クロック
信号周期決定手段によって決定された周期を有するクロ
ック信号を発生するクロック信号発生手段と、を有する
ことを特徴とする電子機器。
【００７２】（付記２） 前記クロック信号発生手段
は、所定の位相差を有する複数のクロック信号から所定
のクロック信号を順次選択することにより、所望の周期
を有するクロック信号を発生することを特徴とする付記
１記載の電子機器。
は、所定の位相差を有する複数のクロック信号から所定
のクロック信号を順次選択することにより、所望の周期
を有するクロック信号を発生することを特徴とする付記
１記載の電子機器。
【００７３】（付記３） 前記所定の位相差を有する複
数のクロック信号のデューティー比は、１／２以下に設
定されていることを特徴とする付記２記載の電子機器。 （付記４） 前記パス特定手段は、プロセッサにおいて
将来実行される命令を参照してパスを特定することを特
徴とする付記１記載の電子機器。
数のクロック信号のデューティー比は、１／２以下に設
定されていることを特徴とする付記２記載の電子機器。 （付記４） 前記パス特定手段は、プロセッサにおいて
将来実行される命令を参照してパスを特定することを特
徴とする付記１記載の電子機器。
【００７４】（付記５） クロック信号に同期して動作
する半導体装置において、将来において使用されるパス
を特定するパス特定手段と、前記パス特定手段によって
特定されたパスの遅延時間に対応してクロック信号の周
期を決定するクロック信号周期決定手段と、前記クロッ
ク信号周期決定手段によって決定された周期を有するク
ロック信号を発生するクロック信号発生手段と、を有す
ることを特徴とする半導体装置。
する半導体装置において、将来において使用されるパス
を特定するパス特定手段と、前記パス特定手段によって
特定されたパスの遅延時間に対応してクロック信号の周
期を決定するクロック信号周期決定手段と、前記クロッ
ク信号周期決定手段によって決定された周期を有するク
ロック信号を発生するクロック信号発生手段と、を有す
ることを特徴とする半導体装置。
【００７５】（付記６） 電子回路に対して供給するク
ロック信号を発生するクロック発生装置において、将来
において前記電子回路において使用されるパスを特定す
るパス特定手段と、前記パス特定手段によって特定され
たパスの遅延時間に対応してクロック信号の周期を決定
するクロック信号周期決定手段と、前記クロック信号周
期決定手段によって決定された周期を有するクロック信
号を発生するクロック信号発生手段と、を有することを
特徴とするクロック発生装置。
ロック信号を発生するクロック発生装置において、将来
において前記電子回路において使用されるパスを特定す
るパス特定手段と、前記パス特定手段によって特定され
たパスの遅延時間に対応してクロック信号の周期を決定
するクロック信号周期決定手段と、前記クロック信号周
期決定手段によって決定された周期を有するクロック信
号を発生するクロック信号発生手段と、を有することを
特徴とするクロック発生装置。
【００７６】
【発明の効果】以上説明したように本発明では、電子機
器において将来使用されるパスを特定し、特定されたパ
スの遅延時間に対応してクロック信号の周期を決定し、
決定された周期を有するクロック信号を発生するように
したので、従来よりも高速動作が可能な電子機器を提供
することが可能となる。
器において将来使用されるパスを特定し、特定されたパ
スの遅延時間に対応してクロック信号の周期を決定し、
決定された周期を有するクロック信号を発生するように
したので、従来よりも高速動作が可能な電子機器を提供
することが可能となる。
【００７７】また、半導体装置において将来使用される
パスを特定し、特定されたパスの遅延時間に対応してク
ロック信号の周期を決定し、決定された周期を有するク
ロック信号を発生するようにしたので、パスに応じて最
適な周期のクロック信号を供給することが可能な半導体
装置を提供することが可能となる。
パスを特定し、特定されたパスの遅延時間に対応してク
ロック信号の周期を決定し、決定された周期を有するク
ロック信号を発生するようにしたので、パスに応じて最
適な周期のクロック信号を供給することが可能な半導体
装置を提供することが可能となる。
【００７８】更に、対象となる電子回路において将来使
用されるパスを特定し、特定されたパスの遅延時間に対
応してクロック信号の周期を決定し、決定された周期を
有するクロック信号を発生するようにしたので、対象と
なる電子回路の動作に応じて最適な周期のクロック信号
を供給することが可能なクロック発生装置を提供するこ
とが可能となる。
用されるパスを特定し、特定されたパスの遅延時間に対
応してクロック信号の周期を決定し、決定された周期を
有するクロック信号を発生するようにしたので、対象と
なる電子回路の動作に応じて最適な周期のクロック信号
を供給することが可能なクロック発生装置を提供するこ
とが可能となる。
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す図で
ある。
ある。
【図３】図２に示す第１の実施の形態の主要部分の信号
の時間的変化を示すタイミングチャートである。
の時間的変化を示すタイミングチャートである。
【図４】パス遅延時間とパス本数の関係と、クロック信
号ＣＫＡの周期との関係を示す図である。
号ＣＫＡの周期との関係を示す図である。
【図５】本発明の第２の実施の形態の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図６】図２に示すクロック発生回路の詳細な構成例を
示す図である。
示す図である。
【図７】図６に示す回路の主要部分の信号の時間的変化
を示すタイミングチャートである。
を示すタイミングチャートである。
【図８】図５に示すクロック発生回路の詳細な構成例を
示す図である。
示す図である。
【図９】図８に示す回路の主要部分の信号の時間的変化
を示すタイミングチャートである。
を示すタイミングチャートである。
【図１０】本発明の第３の実施の形態の構成例を示す図
である。
である。
【図１１】本発明の第４の実施の形態の構成例を示す図
である。
である。
【図１２】本発明の第５の実施の形態の構成例を示す図
である。
である。
【図１３】プロセッサによって次に使用されるパスを特
定する方法の一例を説明する図である。
定する方法の一例を説明する図である。
【図１４】プロセッサによって次に使用されるパスを特
定する他の方法の一例を説明する図である。
定する他の方法の一例を説明する図である。
【図１５】図１４に示す記憶回路に格納するテーブルを
作成するための処理の流れを説明するフローチャートで
ある。
作成するための処理の流れを説明するフローチャートで
ある。
【図１６】回路が有するパスについて説明する図であ
る。
る。
【図１７】図１７（Ａ）は、クロック信号の周期を示す
図であり、図１７（Ｂ）はパス遅延時間と、そのパス遅
延時間を有するパスの存在本数との関係を示す図であ
る。
図であり、図１７（Ｂ）はパス遅延時間と、そのパス遅
延時間を有するパスの存在本数との関係を示す図であ
る。
１０ クロック発生装置 １１ パス特定手段 １２ クロック信号周期決定手段 １３ クロック信号発生手段 ２０ 回路 ２１ プロセッサ ３０ クロック発生回路 ３１ セレクタ ３２ 制御回路 ３３ 回路 ４０，４１ 分周回路 ４０ａ，４１ａ ＦＦ素子 ４２ インバータ ５０〜５３ 論理積素子 ６０ カウンタ ７０ シフトレジスタ ８０ カウンタ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｍ Ｆターム(参考） 5B079 BA01 BB02 BC03 CC13 CC14 DD08 DD20 5F038 CD06 CD09 CD15 DF01 DF04 DF06 DF14 DF17 EZ08 EZ10 EZ20 5F064 AA01 BB01 BB09 EE47 EE54 FF09 FF52 HH10
Claims (5)
- 【請求項１】 クロック信号に同期して動作する電子機
器において、 将来において使用されるパスを特定するパス特定手段
と、 前記パス特定手段によって特定されたパスの遅延時間に
対応してクロック信号の周期を決定するクロック信号周
期決定手段と、 前記クロック信号周期決定手段によって決定された周期
を有するクロック信号を発生するクロック信号発生手段
と、 を有することを特徴とする電子機器。 - 【請求項２】 前記クロック信号発生手段は、所定の位
相差を有する複数のクロック信号から所定のクロック信
号を順次選択することにより、所望の周期を有するクロ
ック信号を発生することを特徴とする請求項１記載の電
子機器。 - 【請求項３】 前記パス特定手段は、プロセッサにおい
て将来実行される命令を参照することによってパスを特
定することを特徴とする請求項１記載の電子機器。 - 【請求項４】 クロック信号に同期して動作する半導体
装置において、 将来において使用されるパスを特定するパス特定手段
と、 前記パス特定手段によって特定されたパスの遅延時間に
対応してクロック信号の周期を決定するクロック信号周
期決定手段と、 前記クロック信号周期決定手段によって決定された周期
を有するクロック信号を発生するクロック信号発生手段
と、 を有することを特徴とする半導体装置。 - 【請求項５】 電子回路に対して供給するクロック信号
を発生するクロック発生装置において、 将来において前記電子回路において使用されるパスを特
定するパス特定手段と、 前記パス特定手段によって特定されたパスの遅延時間に
対応してクロック信号の周期を決定するクロック信号周
期決定手段と、 前記クロック信号周期決定手段によって決定された周期
を有するクロック信号を発生するクロック信号発生手段
と、 を有することを特徴とするクロック発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000250862A JP2002064368A (ja) | 2000-08-22 | 2000-08-22 | 電子機器、半導体装置、および、クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000250862A JP2002064368A (ja) | 2000-08-22 | 2000-08-22 | 電子機器、半導体装置、および、クロック発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064368A true JP2002064368A (ja) | 2002-02-28 |
Family
ID=18740363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000250862A Pending JP2002064368A (ja) | 2000-08-22 | 2000-08-22 | 電子機器、半導体装置、および、クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002064368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7480188B2 (en) | 2006-04-13 | 2009-01-20 | Sanyo Electric Co., Ltd. | Memory Access apparatus |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376639A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | クロツク同期方式 |
| JPH02207312A (ja) * | 1989-02-08 | 1990-08-17 | Nec Corp | クロック発生回路 |
| JPH02284215A (ja) * | 1989-03-03 | 1990-11-21 | Ncr Corp | コンピユータのシステム・クロツク発生器 |
| JPH04365111A (ja) * | 1991-06-13 | 1992-12-17 | Mitsubishi Electric Corp | 同期回路 |
| JPH05204634A (ja) * | 1991-08-29 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | マイクロプロセツサ回路 |
-
2000
- 2000-08-22 JP JP2000250862A patent/JP2002064368A/ja active Pending
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