KR20200049551A

KR20200049551A - 다중경로 클록 및 데이터 복원

Info

Publication number: KR20200049551A
Application number: KR1020190130691A
Authority: KR
Inventors: 진-쉥 왕; 카이 헝 유
Original assignee: 다이오드 인코포레이티드
Priority date: 2018-10-25
Filing date: 2019-10-21
Publication date: 2020-05-08
Also published as: KR102668572B1; TW202026792A; US10498523B1; TWI774994B; CN111193525A; CN111193525B

Abstract

직렬 데이터 통신을 위한 유연한 I/O 경로를 제공하도록 동작하는 다중경로 클록 및 데이터 복원 회로 및 다중경로 I/O 디바이스가 서술된다. 클록 및 데이터 복원 회로와 같은 능동형 단방향 구성요소는 상이한 I/O 경로를 구현하는데 사용될 수 있다. 고속 직렬 데이터 송신을 위한 대역폭 및 신호 열화가 감소된다.

Description

다중경로 클록 및 데이터 복원{MULTIPATH CLOCK AND DATA RECOVERY}

디바이스 간 고속 직렬 데이터를 송신하기 위한 프로토콜은 끊임없이 새롭고 개선된 버전으로 수정되어 오고 있다. 이러한 프로토콜의 예시는 DisplayPort 표준, 고화질 멀티미디어 인터페이스(High-Definition Multimedia Interface, HDMI) 표준, 직렬 ATA(Serial ATA) 표준, 주변 구성요소 상호연결 익스프레스(Peripheral Component Interconnect Express, PCI-E) 표준 및 범용 직렬 버스(Universal Serial Bus, USB) 표준을 포함한다. 하지만, 이러한 프로토콜은 종종, 특정한 I/O 핀을 입력 또는 출력으로 전용시키는 물리적인 계층 인터페이스와 함께 입/출력(I/O) 경로를 사용한다. I/O 핀 기능에서 이러한 특수성은 배치 비용(deployment costs)을 증가시킨다. 예를 들어, 밀집된 서버 배치를 갖는 데이터 센터는 고정된 I/O 핀 레이아웃으로부터 발생하는 기하학적인 제약에 기인하여, 복잡한 케이블 라우팅을 필요로 한다. 또한, I/O 핀에 대한 특정한 물리적인 채널(예를 들어, 업로드 채널)이 데이터 트래픽 패턴을 변경시키는 것에 응답하여 상이한 목적에 대해 (예를 들어, 다운로드 채널로) 사용될 수 없기 때문에, I/O 핀 기능의 고정된 성질은 업로드 또는 다운로드 처리량 자원의 잘못된 할당을 초래할 수 있다.

이러한 데이터 통신 프로토콜의 발전이 데이터 속도와 같은 특징에서 상당한 개선을 이루었지만(yielded), I/O 경로 유연성의 상당한 진보는 덜 이루어졌다. I/O 경로 유연성을 개선하기 위한 종래의 접근법은 고속 직렬 통신을 위한 회로 설계에 대한 증가된 과제와 연관된다. 예를 들어, I/O 경로 유연성을 증가시키기 위한 종래의 회로 설계는 수동형 스위치의 매트릭스(matrix)("수동형 매트릭스 스위치")이다. 도 1a에 도시된 바와 같이, 네 개의 포트(P1-P4)를 갖는 예시적인 수동형 매트릭스 스위치 설계는 네 개의 수동형 스위치 구성요소(S12, S14, S32 및 S34)를 포함한다. 이들 수동형 스위치의 각각은 신호가 열거된 포트 사이의 어느 방향으로 전파하는 것을 허용한다. 불행히도, 수동형 매트릭스 스위치 및/또는 채널 내의 수동형 구성요소는 고속 직렬 통신에 대해 수용될 수 없는 신호 열화(signal degradation)를 초래하는 신호 대역폭 한계 및 삽입 손실(insertion losses)을 야기한다.

도 1b를 참조하면, I/O 경로 유연성을 증가시키는 일부 종래의 접근법에서, 디지털 상태 머신(미도시)에 의해 제어된 능동형 구성요소(A1-A4)는 수동형 구성요소에 의해 야기된 신호 열화를 보상하기 위해 수동형 매트릭스 스위치와 결합된다. 능동형 구성요소 및 수동형 매트릭스 스위치의 이러한 조합은 본원에서 "능동형 매트릭스 스위치"로 지칭된다. 불행히도, 능동형 구성요소는 양방향 수동형 구성요소에 대비되는 단방향이다. 결과적으로, 종래의 능동형 매트릭스 스위치는 수동형 스위치에 인터페이스되고, 하나가 상류 트래픽에 대해 전용되며, 다른 것이 하류 트래픽에 대해 전용되는 두 개의 단방향 능동형 구성요소(예를 들어, A1 및 A2는 각각 스위치(S12)에 결합됨)를 갖는다. 일정한 응용에서, 전용 회로는 상류 트래픽과 하류 트래픽 사이에서 균등하게 균형을 이루지만, 실제 데이터 트래픽(예를 들어, 데이터 페이로드)의 양은 다른 방향에 관련된 하나의 방향에서 더욱 많을 수 있다. 예를 들어, 하류 트래픽은 상류 트래픽보다 더욱 높을 수 있다.

종래의 능동형 매트릭스 스위치가 수동형 구성요소 및/또는 채널에 의해 야기된 신호 열화를 다루는데 도움을 주지만, 병렬 상류 및 하류 분기(branches)는 여분(즉, 중복된(duplicative)) 회로를 포함한다. 예를 들어, 네 개의 포트(P1-P4)를 갖는 예시적인 수동형 매트릭스 스위치 설계에 대해, 동일한 구성요소를 갖는 회로의 네 개의 세트(예를 들어, 경로(P1->2,4 및 P3->2,4)를 다루기 위한 두 개의 세트, 및 경로(P2->1,3 및 P4->1,3)를 다루기 위한 두 개의 세트)가 필요하다. 이러한 여분은 전력 및 반도체 다이 면적 사용에 대해서는 비효율적이며, 그로 인해 I/O 경로 유연성을 요구하는 회로의 실제 요구를 충족시키기 위한 종래의 능동형 매트릭스 스위치의 능력을 제한한다.

반이중 신호 리피터(repeater)의 예시적인 배치가 도움이 될 것이다. 신호 리피터에 의해 수행된 신호 조정은 직렬 통신 시스템에서 중요한 작업이다. 리피터는 리드라이버(redrivers) 및 리타이머(retimers)를 포함하는 광범위한 응용에 사용된다. 리피터의 일 목적은 고속 인터페이스의 신호 품질을 높이기 위해 신호를 재생(regenerate)하는 것이다. 리피터는 모든 산업 및 직렬 데이터 프로토콜을 통해 더욱 높은 데이터 속도가 초래하는(introduce) 신호 무결성 과제(signal integrity challenges)를 해결하기 위한 주요 기술이다.

신호 재생 능력을 갖는 허브 디바이스에서와 같이, 반이중 신호 리피터의 예시적인 배치에서, 상류 경로에서 초기 능동형 구성요소는 고주파 송신 라인에 의해 야기된 손실 및 왜곡을 교정하고, 채널에 의해 야기된 삽입 손실을 보상하기 위한 연속 시간 선형 등화기(Continuous Time Linear equalizer, CTLE)일 수 있다. 이는 예를 들어, 채널 출력의 추정치를 생성하기 위해 검출된 심볼의 피드백을 사용하는 결정 피드백 등화기(decision feedback equalizer, DFE)가 후속할 수 있다. 예를 들어, 심볼 간 간섭(intersymbol interference, ISI)은 피드백 유한 임펄스 응답(feedback finite impulse response, FIR) 필터를 통해 검출된 심볼의 피드백으로부터 직접적으로 감산될 수 있다. DFE는 수신 회로가 송신된 심볼을 디코딩하도록 허용하는 직렬 데이터 스트림으로부터 타이밍 정보를 추출하는 단방향 클록 및 데이터 복원(clock and data recovery, CDR) 회로가 후속할 수 있으며, 이는 수신된 신호의 높은 충실도의 모형(replica)을 생성하는데 필요하며, 이를 통해 직렬 데이터 스트림으로부터 클록 및 데이터를 복원한다. 단방향 CDR은 예를 들어, 호스트 디바이스에 연결된 USB 3.0을 준수하는 케이블과 같이, 후속하는 회로 스테이지의 특성에 매칭되는 드라이버 회로가 후속할 수 있다. 계속 예를 들면, 하류 경로에서, 호스트 디바이스로부터 신호를 수신하는 초기 능동형 구성요소는 다른 DPE, 단방향 CDR 및 목적지 슬레이브 디바이스에 연결된 USB 3.0을 준수하는 케이블상에서 신호를 구동시키는 드라이버가 후속하는 제2 CTLE이다.

이러한 반이중 신호 리피터의 증가된 유연성에도 불구하고, 단방향 CDR회로와 같은 회로의 중복이 여전히 존재한다는 점이 인식되어야 한다. 이러한 여분은 전력 소모 및 반도체 다이 면적의 페널티(penalties)를 초래한다. 페널티의 스케일은 I/O 경로의 개수에 기초하여 증가된다는 점이 더 인식되어야 한다. 예를 들어, n개의 슬레이브 포트를 갖는 허브 디바이스에서, 이들 포트 각각에 대한 여분 회로가 존재하므로, 전력 및 면적의 페널티가 n배만큼 증가된다.

전력 및 면적에서 이러한 페널티는 n이 1인 경우에도 상당할 수 있다. 예를 들어, 높은 데이터 속도를 지원하기 위하여, 통신 회로는 낮은 비트 오류율(BERs)과 같은 엄격한 성능 규격을 만족해야 하며, 이는 낮은 지터 성분을 갖는 단방향 CDR을 필요로 한다. 따라서, 고속 직렬 통신 표준을 지원하는 단방향 CDR은 통상적으로, 위상 고정 루프(phase locked loop, PLL) 또는 지연 고정 루프(delay-locked loop, DLL)를 갖는 메인 CDR 루프 및 다중 위상 생성기 회로를 포함하기 때문에, 종종 크고 전력 소모가 높은(power-hungry) 회로이다. 예시로서, 고속 직렬 통신 표준을 지원하는 단방향 CDR은 온-칩 루프 필터(on chip loop filter) 및 고주파 전압 제어 발진기에 기인하여, 크고, 전력 소모가 높을 수 있다. 다중 위상 생성기는 들어오는 데이터 속도에 거의 비슷한 다수의 위상 분리된 신호를 출력하고, 이를 메인 CDR 루프에 공급한다. 다수의 위상 검출기는 위상 오차의 부호를 검출하는데 사용되며, 이는 입력 데이터 아이(data eye) 상에서 메인 CDR 루프의 중심을 맞추기 위하여, 복원된 클록 신호의 위상을 제어하는데 사용된다. 일정한 아키텍처에서, 전압 제어 발진기로부터의 고속 클록은 위상 검출기에 공급되고, 이른/늦은 신호를 생성하기 위해 들어오는 데이터를 비교할 것이다. 이들 이른/늦은 신호는 들어오는 데이터와 동기화시키기 위하여, 전압 제어 발진기 주파수를 제어하는데 사용된다.

고속 직렬 통신을 위한 단방향 CDR의 설계는 선형성, 잡음 민감성, 동작 전압 범위, 면적 및 전력 사이의 상충되는 트레이드오프(tradeoffs)에 의해 복잡해진다. 예를 들어, 루프 필터의 커패시턴스(capacitance)는 보통, 커패시턴스 밀도 및/또는 누설 염려에 기인하여, 가장 큰 면적을 차지한다. 예를 들어, 단방향 CDR에 연결된 디바이스의 개수의 증가에 기인하여, 누설이 더욱 높아질 수 있다는 것이 인식되어야 한다. 루프 필터 커패시턴스는 칩 상에 구현될 때, 예를 들어, 리타이머 회로에 대한 다이 면적 중 50% 이상과 같이 큰 면적을 차지한다. 단방향 CDR은 큰 것에 부가하여, 또한, 고속(at-speed) 위상 검출기 및 고속(at-speed) 전압 제어된 발진기에 적어도 부분적으로 기초하여 전력 소모가 높다.

단방향 CDR 회로를 갖는 종래의 리피터(예를 들어, 리타이머, 리클로커(reclocker)) 설계는 전력 및 크기가 효율적인 능동형 매트릭스 스위치를 제공하는 방식으로 수동형 매트릭스 스위치에 인터페이스 되도록 설계되지 않는다.

하나의 상업적으로 이용 가능한 리피터 회로는 분리된 상류 및 하류 채널을 구현하며, 양방향 신호 조정에서 적용되는 것으로 서술된다. 양방향성은 하나가 송신에 전용되고, 다른 채널이 수신에 전용되며 각 채널이 그 자신의 단방향 CDR을 갖는 이중 채널 회로로 지칭된다. 분리된 상류 및 하류 채널을 갖는 리피터 회로의 다른 예시는 단일 채널 양방향 CDR로 서술된다. 리피터 회로는 분리된 구리 또는 섬유 케이블을 통해, 또는 파장 분할 멀티플렉싱을 사용하는 단일 섬유 케이블을 통해서와 같이, 동시의 송신 및 수신과의 전이중 인터페이스인, 스몰 폼 팩터 패키지(small form factor package, SFP28) 물리 인터페이스에 대해 설계된다. 단일 채널은 전이중 송/수신 쌍으로 지칭되므로, 리피터 회로의 양방향 CDR은 하나의 채널이 송신에 전용되고, 다른 채널이 수신에 전용되며, 각 채널이 그 자신의 단방향 CDR을 갖는 이중 채널 회로로 지칭된다. 위의 두 개의 예시에 대한 회로 설계는 두 개의 단방향 CDR, 두 개의 출력 포트, 두 개의 입력 포트를 갖고, I/O 포트를 갖지 않으므로, 회로 설계는 전력 및 크기가 효율적인 능동형 매트릭스 스위치를 제공하기 위해 수동형 매트릭스 스위치에 인터페이스되는 것으로 의도되지 않는다.

상이한 상업적으로 이용 가능한 리피터 회로는 상류 및 하류 채널에서 단방향 CDR과 같은 능동형 구성요소에서 여분을 감소시키며, 통합된 리클로커를 갖는 양방향 I/O로서 데이터시트에서 서술된다. 하지만, 양방향 I/O는 단일 I/O 포트, SDI_IO±포트(본 개시의 목적을 위해, 단일 단부 I/O 및 차동 I/O 인터페이스 양자는 단일 I/O로 지칭됨)로 제한된다. 100 옴 드라이버 및 PCB EQ 능동형 구성요소가 각각 전용 송신 및 수신 포트를 갖기 때문에, 제2 I/O 포트는 존재하지 않는다. 사실, 데이터시트의 특징 리스트에서 서술된 100 옴 루프백 출력 모드는 100 옴 드라이버 및 PCB EQ가 신호를 동시에 전파시키는 것을 허용하므로, 두 개의 능동형 구성요소는 75옴 종단 네트워크에 결합된 케이블 EQ 및 케이블 드라이버 능동형 구성요소에 대해 예시된 바와 같이, I/O 포트를 형성하기 위해 공유된 물리 채널에 결합되지 않을 것이다. 100 옴 드라이버 및 PCB EQ는 100 옴 드라이버 및 PCB EQ 능동형 구성요소로 이어지는 PCB 트레이스에 기인하여, PCB 상과 같이 후속 회로 스테이지 상에 부하를 증가시키므로, 물리적인 채널을 공유하도록 구성되지 않을 것이다. 회로는 하나의 단방향 CDR, 두 개의 출력 포트, 하나의 입력 포트 및 하나의 I/O 포트를 가지므로, 회로는 전력 및 크기가 효율적인 능동형 매트릭스 스위치를 제공하기 위해 수동형 매트릭스 스위치에 인터페이스되도록 설계되지 않는다.

구현의 제1 분류에 따른, 회로는 제1 송신 회로(circuitry) 및 제1 수신 회로에 결합된 제1 입/출력(I/O) 포트를 포함한다. 회로는 또한, 제2 송신 회로 및 제2 수신 회로에 결합된 제2 I/O 포트를 포함한다. 회로는 또한, 직렬 데이터 프로토콜에 따르는 제1 수신된 신호를 수신하도록 구성된 제1 수신 포트, 제1 수신된 신호로부터 생성된 복원된 클록 신호를 사용하여 제1 수신된 신호로부터 생성된 복원된 데이터 신호를 송신하도록 구성된 제1 송신 포트를 포함하는 제1 단방향 클록 및 데이터 복원(clock and data recovery, CDR) 회로(circuit)를 포함한다. 회로는 또한, 제1 단방향 CDR 회로를 제1 송신 회로 및 제1 수신 회로, 또는 제2 송신 회로 및 제2 수신 회로에 선택적으로 결합하도록 구성된 제1 다중경로 회로를 포함한다. 서술된 기법의 구현은 하드웨어, 방법 또는 프로세스 또는 컴퓨터 액세스 가능 매체 상의 컴퓨터 소프트웨어를 포함할 수 있다.

구현의 제1 분류 내의 구현은 다음의 특징 중 하나 이상을 포함할 수 있다. 제1 다중경로 회로는: 제1 송신 포트를 제1 송신 회로의 입력 또는 제2 송신 회로의 입력에 선택적으로 결합하도록 구성된 제1 신호 선택 회로를 더 포함할 수 있다. 회로는 또한, 제1 수신 포트를 제1 수신 회로의 출력 또는 제2 수신 회로의 출력에 선택적으로 결합하도록 구성된 제2 신호 선택 회로를 포함할 수 있다. 회로는 또한, 제1 송신 회로의 입력 또는 제2 송신 회로의 입력으로의 제1 송신 포트의 선택적인 결합을 위해 제1 신호 선택 회로를 제어하거나, 또는 제1 수신 회로의 출력 또는 제2 송신 회로의 출력으로의 제1 수신 포트의 선택적인 결합을 위해 제2 신호 선택 회로를 제어하도록 구성된 제1 제어 회로를 포함할 수 있다. 제1 단방향 CDR 회로는 제1 단방향 CDR 회로의 제1 송신 포트에서 출력하는 복원된 데이터 신호를 생성할 때 사용하는 복원된 클록 신호를 생성하도록 구성된 제1 회로 - 복원된 데이터 신호는 제1 단방향 CDR 회로의 제1 수신 포트에서 제1 수신된 신호로부터 생성됨 -; 수신된 신호에서 제1 트랜지션(transitions)을 검출하고, 복원된 데이터 신호에서 제2 트랜지션을 검출하며, 제1 수신된 신호의 제1 트랜지션의 특성 및 복원된 데이터 신호의 제2 트랜지션의 특성을 기초로 하나 이상의 출력을 생성하도록 구성된 제2 회로; 복원된 클록 신호에서 제3 트랜지션을 검출하고, 제1 수신된 신호에서 제4 트랜지션을 검출하며, 제3 및 제4 트랜지션의 관계를 나타내는 하나 이상의 출력을 생성하도록 구성된 제3 회로; 및 제1 회로를 제어할 때 사용하기 위한 제2 회로의 하나 이상의 출력 중 적어도 하나를 송신하거나, 또는 제1 회로를 제어할 때 사용하기 위한 제3 회로의 하나 이상의 출력 중 하나를 송신하도록 구성되는 제4 회로를 더 포함할 수 있다. 회로는: 제3 송신 회로 및 제3 수신 회로에 결합된 제3 I/O 포트를 더 포함할 수 있다. 회로는 또한, 제4 송신 회로 및 제4 수신 회로에 결합된 제4 I/O 포트; 제2 수신 포트, 제2 송신 포트를 포함하는 제2 단방향 CDR 회로를 포함할 수 있다. 회로는 또한, 제2 단방향 CDR 회로를 제3 송신 회로 및 제3 수신 회로, 또는 제4 송신 회로 및 제4 수신 회로에 선택적으로 결합하도록 구성된 제2 다중경로 회로를 포함할 수 있다. 회로는: 매트릭스 스위치(matrix switch)를 더 포함할 수 있으며, 제1 I/O 포트는 매트릭스 스위치의 제1 포트에 결합되고, 제3 I/O 포트는 매트릭스 스위치의 제2 포트에 결합되며, 매트릭스 스위치는 제1 다중경로 회로 및/또는 제2 다중경로 회로에 의해 제어된다. 매트릭스 스위치는 제3 포트 및 제4 포트를 더 포함할 수 있으며, 제1 다중경로 회로 및/또는 제2 다중경로 회로는 제1 단방향 CDR 회로의 제1 송신 포트를 매트릭스 스위치의 제3 포트 또는 매트릭스 스위치의 제4 포트에 선택적으로 결합하고, 제2 단방향 CDR 회로의 제2 송신 포트를 매트릭스 스위치의 제3 포트 또는 매트릭스 스위치의 제4 포트에 선택적으로 결합하도록 더 구성된다. 제1 다중경로 회로는 하나 이상의 송신 디바이스로부터 수신된 하나 이상의 신호의 특성을 기초로, 제1 단방향 CDR 회로를 제1 송신 회로 및 제1 수신 회로, 또는 제2 송신 회로 및 제2 수신 회로에 선택적으로 결합하도록 더 구성될 수 있다. 제2 다중경로 회로는 하나 이상의 송신 디바이스로부터 수신된 하나 이상의 신호의 특성을 기초로, 제2 단방향 CDR 회로를 제3 송신 회로 및 제3 수신 회로, 또는 제4 송신 회로 및 제4 수신 회로에 선택적으로 결합하도록 더 구성될 수 있다. 제1 다중경로 회로는 하나 이상의 송신 디바이스로부터 수신된 하나 이상의 신호의 특성을 기초로, 제1 단방향 CDR 회로를 제1 송신 회로 및 제1 수신 회로, 또는 제2 송신 회로 및 제2 수신 회로에 선택적으로 결합하도록 더 구성될 수 있다. 회로는 제3 송신 회로 및 제3 수신 회로에 결합된 제3 I/O 포트를 더 포함할 수 있다. 회로는 또한, 제1 단방향 CDR 회로를 제3 송신 회로 및 제3 수신 회로에 선택적으로 결합하도록 더 구성되는 제1 다중경로 회로를 포함할 수 있다. 제1 다중경로 회로는 제1 송신 회로의 입력 및 제2 송신 회로의 입력 양자로의 제1 단방향 CDR의 제1 송신 포트의 결합을 제어하도록 더 구성될 수 있다. 제1 다중경로 회로는 또한, 제1 송신 회로의 입력 및 제2 송신 회로의 입력으로의 제1 송신 포트의 선택적인 결합을 위해 구성되는 디지털 논리 게이트를 갖는 멀티플렉서(multiplexer)를 포함할 수 있다. 제1 수신 회로는 또한, 등화기(equalizer)를 포함할 수 있다. 제1 다중경로 회로는 데이터가 제2 송신 회로 및/또는 제2 수신 회로를 사용하여 전파될 때, 제1 송신 회로 및/또는 제1 수신 회로를 저전력 상태로 설정하도록 더 구성될 수 있다. 서술된 기법의 구현은 하드웨어, 방법 또는 프로세스, 또는 컴퓨터 액세스 가능 매체 상의 컴퓨터 소프트웨어를 포함할 수 있다.

구현의 제2 분류에 따른, 반이중 리피터 회로는 제1 송신 회로 및 제1 수신 회로에 결합된 제1 입/출력(I/O) 포트를 포함한다. 반이중 리피터 회로는 또한, 제2 송신 회로 및 제2 수신 회로에 결합된 제2 I/O 포트를 포함한다. 반이중 리피터 회로는 또한, 직렬 데이터 프로토콜에 따르는 제1 수신된 신호를 수신하도록 구성된 제1 수신 포트, 제1 수신된 신호로부터 생성된 복원된 클록 신호를 사용하여 제1 수신된 신호로부터 생성된 복원된 데이터 신호를 송신하도록 구성된 제1 송신 포트를 포함하는 제1 단방향 클록 및 데이터 복원(CDR) 회로를 포함한다. 반이중 리피터 회로는 또한, 제1 단방향 CDR 회로를 제1 송신 회로 및 제1 수신 회로, 또는 제2 송신 회로 및 제2 수신 회로에 선택적으로 결합하도록 구성된 제1 다중경로 회로를 포함한다. 서술된 기법의 구현은 하드웨어, 방법 또는 프로세스, 또는 컴퓨터 액세스 가능 매체 상의 컴퓨터 소프트웨어를 포함할 수 있다.

구현의 제2 분류 내의 구현은: 제3 송신 회로 및 제3 수신 회로에 결합된 제3 I/O 포트를 포함할 수 있다. 회로는 또한, 제1 단방향 CDR 회로를 제3 송신 회로 및 제3 수신 회로에 선택적으로 결합하도록 더 구성된 제1 다중경로 회로를 포함할 수 있다. 회로로서, 제1 다중경로 회로는 제1 송신 회로의 입력 및 제2 송신 회로의 입력 양자로의 제1 단방향 CDR의 제1 송신 포트의 결합을 제어하도록 더 구성된다. 회로로서, 제1 다중경로 회로는 제1 송신 회로의 입력 또는 제2 송신 회로의 입력으로의 제1 송신 포트의 선택적인 결합을 위해 구성되는 디지털 논리 게이트를 갖는 멀티플렉서를 포함한다. 회로로서, 제1 수신 회로는 등화기를 포함한다. 회로로서, 제1 다중경로 회로는 데이터가 제2 송신 회로 및/또는 제2 수신 회로를 사용하여 전파될 때, 제1 송신 회로 및/또는 제1 수신 회로를 저전력 상태로 설정하도록 더 구성된다. 서술된 기법의 구현은 하드웨어, 방법 또는 프로세스, 또는 컴퓨터 액세스 가능 매체 상의 컴퓨터 소프트웨어를 포함할 수 있다.

구현의 제3 분류에 따른, 회로는 제1 송신 회로 및 제1 수신 회로에 결합된 제1 입/출력(I/O) 포트를 포함한다. 회로는 또한, 제2 송신 회로 및 제2 수신 회로에 결합된 제2 I/O 포트; 직렬 데이터 프로토콜에 따르는 제1 수신된 신호를 수신하도록 구성된 제1 수신 포트, 제1 수신된 신호로부터 생성된 데이터 신호를 송신하도록 구성된 제1 송신 포트를 포함하는 제1 단방향 회로를 포함할 수 있다. 회로는 또한, 제1 단방향 CDR 회로를 제1 송신 회로 및 제1 수신 회로, 또는 제2 송신 회로 및 제2 수신 회로에 선택적으로 결합하도록 구성된 제1 다중경로 회로를 포함할 수 있다. 구현의 제3 분류 내의 구현은: 제1 단방향 회로의 제1 송신 포트에서 출력하는 데이터 신호를 생성할 때 사용하는 복원된 클록 신호를 생성하도록 구성된 제1 회로 - 데이터 신호는 제1 단방향 회로의 제1 수신 포트에서 제1 수신된 신호로부터 생성됨 -; 수신된 신호에서 제1 트랜지션을 검출하고, 복원된 데이터 신호에서 제2 트랜지션을 검출하며, 제1 수신된 신호의 제1 트랜지션의 특성 및 복원된 데이터 신호의 제2 트랜지션의 특성을 기초로 하나 이상의 출력을 생성하도록 구성된 제2 회로; 복원된 클록 신호에서 제3 트랜지션을 검출하고, 제1 수신된 신호에서 제4 트랜지션을 검출하며, 제3 및 제4 트랜지션의 관계를 나타내는 하나 이상의 출력을 생성하도록 구성된 제3 회로; 및 제1 회로를 제어할 때 사용하기 위한 제2 회로의 하나 이상의 출력 중 적어도 하나를 송신하거나, 또는 제1 회로를 제어할 때 사용하기 위한 제3 회로의 하나 이상의 출력 중 하나를 송신하도록 구성되는 제4 회로를 포함할 수 있다. 회로는 제3 송신 회로 및 제3 수신 회로에 결합된 제3 I/O 포트를 더 포함할 수 있다. 회로는 또한, 제4 송신 회로 및 제4 수신 회로에 결합된 제4 I/O 포트를 포함할 수 있고; 제2 단방향 회로는 제2 수신 포트, 제2 송신 포트를 포함한다. 회로는 또한, 제2 단방향 CDR 회로를 제3 송신 회로 및 제3 수신 회로, 또는 제4 송신 회로 및 제4 수신 회로에 선택적으로 결합하도록 구성된 제2 다중경로 회로를 포함할 수 있다. 회로는 또한, 매트릭스 스위치를 포함하고, 제1 I/O 포트는 매트릭스 스위치의 제1 포트에 결합되고, 제3 I/O 포트는 매트릭스 스위치의 제2 포트에 결합되며, 매트릭스 스위치는 제1 제어 회로 및/또는 제2 제어 회로에 의해 제어된다. 서술된 기법의 구현은 하드웨어, 방법 또는 프로세스, 또는 컴퓨터 액세스 가능 매체 상의 컴퓨터 소프트웨어를 포함할 수 있다.

다양한 구현의 성질 및 장점의 추가적인 이해는 나머지 부분의 명세서 및 도면을 참조로 실현될 수 있다.

도 1a-1b는 매트릭스 스위치의 단순화된 블록도이다.
도 1c-1e는 다중경로 CDR의 구현을 포함하는 직렬 데이터 송신 시스템의 단순화된 블록도이다.
도 2는 다중경로 CDR의 특정한 구현의 단순화된 블록도이다.
도 3은 다중경로 CDR의 다른 특정한 구현의 단순화된 블록도이다.
도 4는 다중경로 CDR의 어레이의 특정한 구현의 단순화된 블록도이다.
도 5는 다중경로 CDR의 추가적인 특정한 구현의 단순화된 블록도이다.

특정한 구현에 대한 참조가 상세히 이루어질 것이다. 이들 구현의 예시는 첨부 도면에 도시된다. 이들 예시는 설명의 목적으로 제공되며, 본 개시의 범주를 제한하는 것으로 의도되지 않는다. 오히려, 서술된 구현의 대안, 변경 및 등가물은 동반하는 청구범위에 의해 정의되는 본 개시의 범주 내에 포함된다. 덧붙여, 서술된 구현의 완전한 이해를 촉진시키기 위해 특정한 세부사항이 제공될 수 있다. 본 개시의 범주 내의 일부 구현은 일부 또는 모든 이들 세부사항 없이 실시될 수 있다. 또한, 잘 알려진 특징은 명료함을 위해 상세히 서술되지 않을 수 있다.

본 개시는 데이터 통신을 위한 다중경로 클록 및 데이터 복원(CDR) 회로 및 다중경로 I/O 디바이스를 서술한다. 일부 구현에 따른, 다중경로 CDR 회로는 상이한 I/O 포트에 결합될 수 있는 수신 포트 및 상이한 I/O 포트에 결합될 수 있는 송신 포트를 갖는 하나의 단방향 CDR 회로(예를 들어, 수신된 신호로부터 복원된 클록 신호를 추출하는 피드백 루프를 갖는 단일 CDR)를 포함한다. 다중경로 CDR 회로는 특정한 I/O 포트에서 수신된 신호를 상이한 I/O 포트로 중계(repeat)하기 위해(예를 들어, 리타임 또는 리클록을 포함함) 단일 단방향 CDR을 사용할 수 있다. 예를 들어, 3-포트 다중경로 CDR 회로(예를 들어, 포트 I/O1, I/O2 및 I/O3)에 대해, 단일 단방향 CDR은 다중 경로(I/O1->I/O2, I/O1->I/O3, I/O2->I/O1, I/O2->I/O3, I/O3->I/O1 및 I/O3->I/O2) 각각에 리피터 기능을 제공할 수 있다. 다중경로 CDR 회로에서 상이한 I/O 포트의 개수는 하나의 단방향 CDR 회로를 여전히 사용하면서, 임의의 수(n>1)로 스케일링될 수 있다.

단방향 CDR 동작에 의해 소모되는 전력 및 다이 면적을 최소화하면서 I/O 경로 유연성을 제공함으로써, 본 개시된 다중경로 CDR 회로는 진화하는 응용 요구에 적합한 상이한 동작 모드를 구현하기 위해 고속 직렬 통신 디바이스의 능력을 개선한다. 예시로서, 물리적인 커넥터에 대한 입력 및 출력 핀의 기하학적 배열은 데이터 센터에서 밀집한 서버 배치를 상호연결 시킬 때 배향 제약을 완화시키도록 재구성될 수 있다. 다른 예시로서, 2-포트 다중경로 CDR 회로의 어레이를 갖는 디바이스에 대해, 하류 채널에 대한 특정 개수 n 및 상류 채널에 대한 m은 감지된 트래픽 패턴(예를 들어, 업로드의 비중이 높음(upload heavy), 다운로드의 비중이 높음 또는 균형 잡힌 트래픽)을 기초로, 전체 개수 n+m개의 채널에 걸쳐 적합하게 할당될 수 있다. 추가적인 예시로서, 5-포트 다중경로 CDR 회로를 갖는 디바이스(예를 들어, 하나의 호스트 포트 및 네 개의 슬레이브 포트를 갖는 허브 디바이스)에 대해, 단일 단방향 CDR의 송신 포트로부터의 신호는 호스트 디바이스로부터 예를 들어 4개의 연결된 슬레이브 디바이스 모두로 브로드캐스트될 수 있다(broadcast). 본원에 제시된 예시는 예시적이며, 개시된 다중경로 CDR 회로 및 다중경로 I/O 디바이스의 응용의 범위를 제한하려는 것으로 의도되지 않는다.

일부 구현에서, 각 I/O 포트는 I/O 포트에 전용되는 수신 회로(예를 들어, DFE가 후속하는 CTLE) 및 송신 회로(예를 들어, 3-탭 드라이버(tap driver))에 결합된다. 예를 들어, n-포트 다중경로 CDR은 하나의 단방향 CDR 및 n개의 세트의 송신 회로 및 수신 회로(예를 들어, n개의 3-탭 드라이버, n개의 CTLE 및 n개의 DFE)를 갖는다. n개의 세트의 송신(수신) 회로는 예를 들어, 디지털 논리 게이트, 수동형 스위치 및/또는 3상태 구성요소를 사용하여 하나의 단방향 CDR의 송신(수신) 포트로부터/포트로 멀티플렉싱(디멀티플렉싱)될 수 있다. 멀티플렉싱 및 디멀티플렉싱 회로(집합적으로, "DE/MUX 회로"로 지칭됨)는 다중경로 CDR을 구비한 디지털 상태 머신에 의해 제어될 수 있다.

다양한 구현에서, 송신 회로 및 수신 회로에서 능동형 구성요소는 가령, 예를 들어, DE/MUX 회로를 제어하는 논리 회로(logic)와 협력하여, 디지털 상태 머신에 의해 전력이 차단되며, 그로 인해 전력을 절약할 수 있다.

일정한 구현에서, 본 개시에 의해 가능해진 회로는 송신 회로 및 수신 회로에서 여분을 사용하여, I/O 경로 유연성의 장점을 제공하면서, 요구되는 단방향 CDR의 개수와 같은 다른 능동형 구성요소에서의 여분을 감소시킨다. 송신 회로 및 수신 회로의 다수의 예시는 단방향 CDR 동작을 위한 회로에 비해 면적이 효율적이고, 그러므로 다이 면적의 상당한 증가를 초래하지 않는다는 점이 인식되어야 한다. 또한, 특정한 구성에 대해 요구되지 않는 송신 회로 및 수신 회로의 예시는 예를 들어, 다중경로 CDR에 내장된 디지털 상태 머신에 의해 전력이 차단되어, 여분의 회로가 소모하는 추가적인 전류량을 감소시킬 수 있다.

단방향 CDR을 포함하지만 이에 제한되지 않는 상류 경로 또는 하류 경로를 구현하기 위해, 수동형 구성요소에 의해 야기된 신호 열화를 감소시키거나 및/또는 동일한 능동형 구성요소를 사용하는 유연한 I/O 경로는 전력, 다이 면적 및/또는 비용의 효율을 증가시킬 수 있음이 인식되어야 한다. 상류 경로 또는 하류 경로에 대한 단일 단방향 CDR을 구성할 수 있는 일 예시로서, 요구되는 단방향 CDR의 개수는 종래의 디바이스에 대해 반감될 수 있다. 다른 예시로서, 두 개의 I/O 포트를 단일 단방향 CDR에 인터페이스하는 것은 전력 및 크기 효율적인 능동형 매트릭스 스위치를 갖는 디바이스와 같은 다중경로 I/O 디바이스에 대한 빌딩 블록(building block)을 제공한다.

본원에서 지칭된 포트는 단일 종단(single-ended) 인터페이스 또는 차동 인터페이스를 위한 쌍이며, I/O 포트는 신호를 송신하는데 전용되는 출력 포트 또는 신호를 수신하는데 전용되는 입력 포트에 대조적으로, 시간 멀티플렉싱을 사용하여 신호를 수신하거나 신호를 송신할 수 있다.

도 1c는 직렬 버스 통신 시스템(100)의 구현의 예시를 도시하는 블록도이다. 직렬 버스 통신 시스템(100)은 상류 디바이스(102), 하류 디바이스(104) 및 직렬 버스(106-1)를 포함한다. 직렬 버스 통신 시스템(100)은 상류 디바이스(102)가 송신 및 수신 양자를 할 수 있고, 하류 디바이스(104)가 송신 및 수신 양자를 할 수 있는 양방향 통신 시스템일 수 있다는 것이 인식되어야 한다. 양방향 통신 시스템에서, 상류 디바이스(102) 및 하류 디바이스(104) 중 어느 하나 또는 양자는 본원에서 서술된 다중경로 클록 및 데이터 복원 회로를 포함한다. 예를 들어, 전이중 구현을 포함하는 직렬 버스 통신 시스템(100)의 양방향 구현에서, 두 개의 다중경로 클록 및 데이터 복원 회로는 상류 디바이스(102) 또는 하류 디바이스(104)에 있을 수 있거나, 또는 하나의 다중경로 클록 및 데이터 복원 회로는 상류 디바이스(102) 및 하류 디바이스(104)의 각각에 있을 수 있다. 다른 예시로서, 반이중 구현을 포함하는 직렬 버스 통신 시스템(100)의 양방향 구현에서, 하나의 다중경로 클록 및 데이터 복원 회로는 상류 디바이스(102) 또는 하류 디바이스(104)에 있을 수 있다.

도 1d는 직렬 버스(106-2)가 직렬로 결합된 하나 이상의 중간 신호 조정 디바이스(단독으로 및 집합적으로 "리피터(108)")를 포함하는 구현의 예시를 도시하는 블록도이다. 단일 리피터(108)는 직렬 버스의 트레이스 또는 케이블 길이에 의존하여 직렬 버스(106-2)에서 사용될 수 있다는 것이 인식되어야 한다. 제한적이지 않고 명료함의 목적으로, 트레이스가 사용된다는 것으로 가정될 것이다. 따라서, 리피터(108)가 직렬 버스(106-2)에 대한 직렬 링크 드라이버 인터페이스로 사용될 수 있거나, 또는 다수의 리피터(108)가 직렬 버스(106-2)에 대한 직렬 링크 드라이버 인터페이스를 제공하는데 사용될 수 있다. 추가적으로, 직렬 버스(106-2)가 전기 신호를 전파시키기 위한 전도성 재료 또는 다른 수단과 같은 송신 매체 내에 형성된 트레이스를 포함한다는 것이 인식되어야 한다. 또한, 다수의 리피터(108)가 사용되는 구현에 대해, 리피터 중 하나 이상이 본원에서 서술된 다중경로 클록 및 데이터 복원 회로 중 하나 이상을 포함할 수 있다는 것도 인식되어야 한다. 하나 이상의 리피터를 포함하는 직렬 버스 통신 시스템(100)의 구현이 전이중 양방향 또는 반이중 양방향일 수 있다는 것이 더 인식되어야 한다.

도 1e는 상류 디바이스(102), 하류 디바이스(104) 및 직렬 버스(106-3)를 포함하는 구현의 예시를 도시하는 블록도이다. 직렬 버스(106-3)는 본원에서 서술된 다중경로 클록 및 데이터 복원 회로 중 하나 이상을 갖는 하나 이상의 중간 신호 조정 디바이스(단독으로 및 집합적으로 "리피터(108)")를 포함한다. 또한, 적어도 제2 상류 디바이스(110) 또는 제2 하류 디바이스(112)가 존재한다. 본원에 개시된 기법은 상류 디바이스의 개수 n 및 하류 디바이스의 개수 m - 여기서, n≥1 및 m ≥1 -에서 임의의 순열을 고려한다는 것이 인식되어야 한다. 구현의 일정한 분류에서, n+m개의 디바이스는 특정한 중간 신호 조정 디바이스에서 단일 다중경로 클록 및 데이터 복원 회로를 공유할 수 있다. 예를 들어, 하나의 호스트 포트 및 네 개의 슬레이브 포트를 갖는 허브 디바이스에 대해, 하나의 상류 디바이스 및 네 개의 하류 디바이스는 다중경로 클록 및 데이터 복원 회로를 공유할 수 있다. 일부 구현에서, n+m개의 상류/하류 디바이스는 리피터(108)를 구성하는 하나 이상의 중간 신호 조정 디바이스에 포함된 하나 이상의 다중경로 클록 및 데이터 복원 회로를 공유할 수 있다. 예시로서, p>1 다중경로 클록 및 데이터 복원 회로의 어레이를 갖는 허브 디바이스에 대해, 각 다중경로 클록 및 데이터 복원은 예를 들어, 감지된 트래픽 패턴(예를 들어, 업로드 대역폭, 다운로드 대역폭)을 기초로, n+m개의 상류/하류 디바이스에 걸쳐 적합하게 할당될 수 있다.

도 1c-1e에 대하여, 상류 디바이스(102) 및/또는 리피터(108)는 그 중에서도 입/출력("I / O") 허브, 루트 콤플렉스(root complex), 서버 및 랩톱 도킹 스테이션(laptop docking stations) 을 포함하지만 이에 제한되지 않는 다양한 집적 회로 또는 디바이스 중 어느 것과 같은 더욱 큰 디바이스 또는 시스템으로 구현될 수 있다. 또한, 하류 디바이스(104)는 그 중에서도, 하드 디스크 드라이브, 그래픽 카드 및 도터 카드(daughter card)를 포함하나, 이에 제한되지 않는 다양한 주변 디바이스 중 어느 것과 같은 더욱 큰 디바이스 또는 시스템에 내장될 수 있음이 인식되어야 한다. 본 개시 전체에 걸쳐 상류 디바이스 및 하류 디바이스에 대한 참조는 예시의 목적을 위한 것이며 이에 제한되지 않고, 상류 디바이스 및 하류 디바이스의 예시는 호스트-슬레이브(host-slave) 또는 계층적 토폴로지를 이용하지 않는 직렬 표준에 대한 단말기 통신 디바이스에 대응할 수 있다는 점이 인식되어야 한다.

직렬 버스(106-1, 106-2 및/또는 106-3)를 통한 통신은 차동 또는 단일 종단 시그널링 프로토콜(signaling protocol)을 사용할 수 있다. 예를 들어, 상류 디바이스(102)는 차동 신호를 제공하는 차동 출력 드라이버(미도시)를 포함할 수 있다. 하류 디바이스(104)는 차동 입력 드라이버(미도시)를 포함할 수 있다. 리피터(108)는 존재할 때, 상류 디바이스(102)로부터의 출력 송신을 처리하여, 이러한 처리된 출력 송신을 다른 리피터로의 또는 직접적으로 하류 디바이스(104)에 제공한다. 하류 디바이스(104)는 차동 입력 드라이버(미도시)를 포함할 수 있다. 다른 차동 디지털 시그널링 프로토콜 중에서, 예를 들어, 전류 모드 논리 회로(Current-mode Logic, "CML"), 차동 직렬 스터브 종단 논리 회로(differential Stub-Series Terminated Logic, "SSTL"), 차동 고속 트랜스시버 논리 회로(differential High-Speed Transceiver Logic, "HSTL"), 저전압 차동 시그널링 (Low-Voltage Differential Signaling, "LVDS"), 차동 저전압 파지티브 에미터 결합 논리 회로(differential Low-Voltage Positive Emitter Coupled Logic, "LVPECL") 및 스윙 감쇄형 차동 시그널링(Reduced Swing Differential Signaling, "RSDS")와 같은 직렬 버스 통신 시스템(100)을 통해 사용될 수 있는 다수의 알려진 차동 디지털 시그널링 프로토콜이 존재한다. 추가적으로, 단일 종단 직렬 인터페이스 프로토콜, 예를 들어, 다른 단일 종단 직렬 인터페이스 프로토콜 중 PCI에 대해 사용되는 것과 같은 저전압 트랜지스터-트랜지스터 논리 회로(Low Voltage Transistor-Transistor Logic, "LVTTL") 및 저전압 금속 산화물 반도체(Complementary Metal Oxide Semiconductor, "LVCMOS")를 사용하는 구현이 고려된다. 일반적으로 PCI는 LVTTL 입력 버퍼와 푸시 풀 출력 버퍼를 사용한다.

도 2는 낮은 비트 오류율을 달성하기 위해 클록/데이터 스트로브(strobe)와 들어오는 데이터를 정렬시키도록 동작하는 단방향 CDR(200)을 갖는 리피터(208)를 포함하는 구현의 단순화된 블록도이다. 단방향 CDR(200)은 다중경로 회로(230) 내의 신호 조정 회로(미도시)로부터, 상류 디바이스(202)에 의해 출력되는, IO1P 및 IO1N 상에서 수신된 차동 신호 또는 단일 종단 신호에 대응하는 신호를 수신하기 위한 수신 포트(212)를 포함한다.

리피터(208) 내의 블록 사이의 연결은 명료함을 위해 단일 선으로 도시되지만, 이는 구현에 의존하는 단일 종단 또는 차동 신호를 나타낼 수 있음이 이해될 것이다. 직렬 데이터는 영점 비복귀(non-return to zero) 또는 영점 복귀(RZ) 시그널링을 사용할 수 있다는 점이 더 주목되어야 한다.

도 2는 클록 및 데이터 복원 회로(200)를, 상류 디바이스(202)와 하류 디바이스(204) 사이에 위치된 리피터(208)에서와 같이, 중간 신호 조정 디바이스에 있는 것으로 도시하였음이 인식되어야 한다. 하지만, 본원에서 서술된 클록 및 데이터 복원 회로(200)는 하류 디바이스(204)의 수신기 회로 또는 상류 디바이스(202)에 대한 수신기 회로에 포함될 수 있다는 점이 주목되어야 한다.

단방향 CDR(200)은 각각 수신 포트(212)로부터 들어오는 신호를 수신하도록 구성된 주파수 오류 검출기(222) 및 위상 오류 검출기(224)를 더 포함한다. 주파수 오류 검출기(222) 및 위상 오류 검출기(224)는 또한, 복원된 클록 신호의 생성 시 사용하기 위한 복원된 클록 생성 회로(214)에 출력을 제공하도록 각각 구성된다. 단방향 CDR(200)은 또한, 주파수 오류 검출기(222) 또는 위상 오류 검출기(224)의 출력이 복원된 클록 생성 회로(214)에 제공되는지를 제어하는 선택 논리회로(210)를 포함한다. 주파수 오류 검출기(222) 및/또는 위상 오류 검출기(224)는 또한, 차동 트레이스(IO2P 및 IO2N)에 걸쳐 다중경로 회로(230) 내의 신호 조정 회로(미도시)를 통해, 하류 디바이스(204)와 같은 목적지에 신호를 송신하는 송신 포트(216)에 출력을 제공하도록 각각 구성된다.

단방향 CDR(200)의 일정한 구현은 주파수 오류 검출기(222)에 대응하는 주파수 고정 루프(frequency-locked loop, FLL) 및 위상 오류 검출기(224)에 대응하는 위상 고정 루프(phase-locked loop, PLL)를 포함하는 기준 기반의 클록 및 데이터 복원 회로를 포함한다. 결정 발진기에 의해 생성된 기준 클록은 FLL에서, 복원된 클록 생성 회로(214)에서의 VCO 주파수를 들어오는 데이터 속도로 구동시키는데 사용된다. PLL은 주파수 획득 이후에, 위상 고정을 달성하고, VCO 클록은 들어오는 데이터와 정렬된다. 두 개의 분리된 루프 필터 - 하나는 PLL(또는 지연 고정 루프(DLL))에 대한 것이고, 하나는 FLL에 대한 것임 -는 PLL 및 FLL의 루프 동역학(loop dynamics)을 각각 독립적으로 설정한다. 일부 구현에서, 선택 논리회로(210)는 어느 루프 필터가 메인 CDR 루프에 적용되는지를 제어한다.

본원에 개시된 기법이 기준 기반 CDR로 제한되지 않는다는 점이 인식되어야 한다. 일부 구현에서, 기준이 없는 CDR 설계가 사용될 수 있으며, 그에 의해 결정 발진기와 같은 추가적인 클록원에 대한 요구를 없앨 수 있다.

단방향 CDR(200)은 PLL, FLL 및/또는 DLL과 같은 능동형 요소에 기인하여, 단방향 능동형 구성요소라는 점이 주목되어야 한다. 그러므로, 도 2는 단방향 CDR(200)을 통한 단방향 송신 경로(207)를 도시한다. 다중경로 회로(230)의 부재 시, 통상의 기술자는 단방향 CDR(200)에 실질적으로 동일한 회로가 상류 디바이스(202)에서 수신하기 위한 하류 디바이스(204)로부터의 직렬 데이터를 송신하는 것에 전용될 수 있고, 리피터(208)가 상류 디바이스(202)로 송신하기 위한 하류 디바이스(204)로부터의 직렬 데이터를 수신하는 것에 전용되는 단방향 CDR(200)에 실질적으로 동일한 추가적인 회로를 포함할 수 있다는 점이 이해될 것이다.

도 2에서, 다중경로 회로(230) 및 단방향 CDR(200)의 조합은 단방향 CDR(200)이 상류 디바이스(202)와 하류 디바이스(204) 사이에 상류 채널 또는 하류 채널을 구현하는데 사용되는 것을 가능케 한다. 본원에서 지칭되는, 상류 채널 또는 하류 채널을 구현하기 위한 단방향 CDR(200)의 사용은 상류 채널 또는 하류 채널을 구현하기 위해 동일한 단방향 CDR 회로(예를 들어, 주파수 오류 검출기(222), 위상 오류 검출기(224), 선택 논리회로(210) 및 복원된 클록 생성 회로(214))를 사용하는 것으로 언급된다. 이는 예를 들어, 각각 하나가 상류 채널 또는 하류 채널에 전용되는 두개 이상의 주파수 오류 검출기를 포함하는 CDR 관련 회로의 그룹화에 의해 가능한 양방향 데이터 송신으로부터 구별될 것이다. 예를 들어, 양방향 CDR로 지칭되는 회로를 갖는 상업적으로 이용 가능한 디바이스는 주파수 오류 검출기, 위상 오류 검출기, 선택 논리회로 및 복원된 클록 생성 회로의 두 개의 세트 - 하나의 세트는 상류 채널에 전용되고, 하나의 세트는 하류 채널에 전용됨 -를 포함하며, 이는 본 개시에 의해 가능한 상류 채널 또는 하류 채널을 구현하기 위해 동일한 단방향 CDR 회로를 사용하는 것으로 간주되지 않을 것이다.

다중경로 회로(230) 및 단방향 CDR(200)의 조합은 단방향 CDR(200)이 상이한 I/O 경로에서 사용되는 것을 가능케 한다는 것이 인식되어야 한다. 단방향 CDR(200)이 상류 채널 또는 하류 채널을 구현하는데 사용될 수 있는 한편, 단방향 CDR(200)은 도 2에 도시된 바와 같이 다중경로 회로(230)와 결합될 때에도 단방향 능동형 구성요소(양방향 수동형 구성요소와 대비됨)로 유지된다는 점이 더 인식되어야 한다.

명료함의 목적으로, 단방향 CDR(200) 및 다중경로 회로(230)의 조합은 다중경로 CDR(240)에 의해 도시된 "다중경로 CDR"로 지칭된다. 본 개시의 목적으로, 다중경로 특성은 양방향(예를 들어, 송신 및 수신) 트래픽을 지원하는 특성에 제한되지 않는다. 예를 들어, 다중경로 CDR(240)에 의해 도 2에 도시된 2-포트 다중경로 CDR은 제1 I/O 포트(IO1P 및 IO1N) 및 제2 I/O 포트(IO2P 및 IO2N)를 가지며, 각 I/O 포트는 양방향성이다. 2-포트 다중경로 CDR은 두 개의 I/O 포트를 갖고, 양방향(즉, 송신 또는 수신) 트래픽을 두 개의 I/O 포트 중 어느 것으로/이 중 어느 것으로부터 다른 것으로 지향시킬 수 있다는 점에서 다중경로이다. 유사하게, 3-포트 다중경로 CDR도 세 개의 I/O 포트를 갖고, 송신 및 수신 트래픽을 세 개의 I/O 포트 중 어느 것으로/이 중 어느 것으로부터 다른 I/O 포트로 지향시킬 수 있다는 점에서 다중경로이다. 또한, 다중경로 CDR도 특정한 I/O 포트에서 양방향 트래픽을 처리하는 것에 부가하여, 멀티캐스트 및/또는 브로드캐스트 특성을 수행할 수 있다. 예를 들어, 3-포트 다중경로 CDR에 대해, 세 개의 I/O 포트 중 하나에서 수신된 데이터는 다른 두 개의 I/O 포트 양자 상에 송신함으로써 브로드캐스트될 수 있다.

그러므로, 본원에 개시된 다중경로 회로(230)는 단방향 CDR(200)과 같은 단방향 능동형 구성요소의 그 유연한 사용에서 I/O 경로 유연성을 개선한다.

일정한 구현에서, 단방향 CDR 이외에 또는 이에 부가하여 하나 이상의 단방향 능동형 구성요소는 다중경로 회로(230)와 결합될 수 있다. 예를 들어, 저잡음 증폭기, 전력 증폭기, 디지털 필터 등은 단방향 능동형 구성요소의 다중경로 기능을 제공하기 위해 다중경로 회로(230)와 결합될 수 있다. 다른 예시로서, 상류 채널 신호를 등화시키고, 신호를 하류 채널에 재송신하는데 사용될 수 있는 단방향 CDR이 없는 리드라이버는 다중경로 회로(230)와 결합될 수 있다.

도 3은 상류 디바이스(302) 및 하류 디바이스(304)에 결합되는 리피터(308)에서 다중경로 CDR 회로(340)의 예시적인 구현이다. 본 개시 전체에 걸쳐, 상류 디바이스 및 하류 디바이스에 대한 참조는 제한적이지 않은 예시의 목적을 위한 것이며, 다중경로 CDR 회로(340)는 호스트-슬레이브 또는 계층적 토폴로지를 이용하지 않는 직렬 표준에 대한 단말기 통신 디바이스에 결합될 수 있다는 점이 인식되어야 한다. 리피터에 대한 참조는 예시의 목적을 위한 것이며, 다중경로 CDR 회로(340)는 허브, 직렬 통신 프로토콜 컨버터(예를 들어, USB 대 파이어와이어(FireWire)), 또는 상이한 물리적인 채널 사이의 어댑터(예를 들어, 전기 대 광학) 등과 같은 다른 디바이스에 포함될 수 있다는 점이 더 인식되어야 한다.

다중경로 CDR 회로(340)는 단방향 CDR(300)과 같은 직렬 데이터 스트림으로부터 타이밍 정보 및 데이터를 추출하는 회로를 포함한다. 명료함의 목적으로, 본원 내의 다른 곳에서 논의된 단방향 CDR(300)에 포함된 단방향 CDR 회로의 구현의 세부사항은 반복되지 않는다.

단방향 CDR(300)은 신호 선택 인터페이스(S2)에 결합된 수신 포트 및 신호 선택 인터페이스(S1)에 결합된 송신 포트를 포함한다. S2는 (차동 인터페이스(IO1P 및 IO1N)에 의해 도시된) 제1 I/O 포트(IO1)에 제공된 입력 또는 (차동 인터페이스(IO2P 및 IO2N)에 의해 도시된) 제2 I/O 포트(IO2)에 제공된 입력이 단방향 CDR(300)의 수신 포트에 결합되는지를 선택하는 회로를 제공한다. (도 3에 도시되지 않은) 추가적인 I/O 포트가 존재할 수 있다는 점이 인식되어야 한다. S1은 단방향 CDR(300)의 송신 포트의 출력이 (예를 들어, 브로드캐스트 또는 멀티캐스트 동작을 위한) 제1 I/O 포트(IO1P 및 IO1N), 제2 I/O 포트(IO2P 및 IO2N) 또는 양자의 I/O 포트에 걸쳐 송신되는지를 선택하는 회로를 제공한다.

일정한 구현에서, S1 및 S2는 양방향 스위치와 같은 수동형 구성요소를 사용하여 구현된다. 일부 구현에서, S1 및 S2는 예를 들어, 논리 게이트(예를 들어, NAND, NOR 등), 3상태 구성요소, 디코더 회로, 멀티플렉서 회로, 또는 이의 임의의 조합과 같은 능동형 구성요소를 사용하여 구현된다. S1 및 S2는 수동형 및 능동형 구성요소의 조합 및/또는 아날로그 및 디지털 구성요소의 조합으로 구현될 수 있다는 점이 인식되어야 한다.

S1 및 S2는 제어 논리회로(M1)에 의해 제어된다. 일부 구현에서, 제어 논리회로(M1)는 마이크로프로세서, 프로그램 가능 논리 디바이스 또는 다양한 다른 디지털 상태 머신 중 어느 것이다. 제어 논리회로(M1)는 다중경로 CDR 회로(340) 내에 내장되거나 또는 이의 외부에 있을 수 있거나, 또는 리피터(308) 내에 내장되거나 또는 이의 외부에 있을 수 있다. 제어 논리회로(M1)의 부분은 다중경로 CDR 회로(340), 리피터(308), 상류 디바이스(302) 또는 하류 디바이스(304) 내에 분산될 수 있다. 제어 논리회로(M1)는 예를 들어, 집적회로 간(Inter-Integrated Circuit, I²C) 또는 시스템 관리 버스(SMBus 또는 SMB) 데이터 버스 표준과 같은 다양한 인터페이스 중 어느 것을 사용하여 S1 및 S2와 통신한다. 제어 논리회로(M1)는 예를 들어, 다중경로 CDR 회로(340)(예를 들어, 송신 또는 수신 전단, 단방향 CDR(300) 내의 구성요소 등)에서 S1, S2 또는 다른 구성요소의 전력을 인가하거나 차단하는 것과 같이, S1 및 S2의 신호 선택 동작을 제어하는 것과 다른 기능을 수행할 수 있다.

제1 I/O 포트(IO1)(IO1P 및 IO1N)는 가령 예를 들어, 도 3에 도시된 저항성(예를 들어, 100 옴) 네트워크를 통해 송신 회로(T1)의 출력 및 수신 회로(R1)의 입력에 결합된다. 유사하게, 제2 I/O 포트(IO2)(IO2P 및 IO2N)는 송신 회로(T2)의 출력 및 수신 회로(R2)의 입력에 결합된다.

T1 및 T2는 USB 3.0 케이블, PCB 트레이스, 광 섬유, 구리선, 이더넷 케이블 등과 같은 후속 회로 스테이지의 특성에 매칭되는 신호를 생성하는 드라이버 회로를 포함한다. 일부 구현에서, T1 및 T2는 실질적으로 동일한 회로를 포함하고, 각각 3-탭 드라이버 회로로 구현된다. 3-탭 드라이버 회로에 대한 참조는 예시적인 목적을 위한 것이며, 예를 들어, 다른 타입의 전력 증폭, 사전-강조(pre-emphasis) 또는 피드 포워드 등화(feed forward equalization, FFE) 회로 등과 같이, 송신 회로(T1 및 T2)에 포함될 수 있는 회로의 타입을 제한하려는 것으로 의도되지 않는다.

수신 회로(R1 및 R2)는 이에 제한되지 않는 송신 라인 영향에 의해 야기된 주파수 왜곡 및/또는 임피던스 부정합에 기인한 삽입 손실과 같은 수신된 신호 경로에서 손실 및 왜곡을 보상하기 위한 등화 회로를 포함할 수 있다. 일부 구현에서, R1은 고주파 송신 라인에 의해 야기된 손실 및 왜곡을 교정하기 위해 연속 시간 선형 등화기(Continuous Time Linear Equalizer, CTLE)(C1)를 포함하며, 도 3에서 점선 박스로 표기된 R1에 도시된 바와 같이, 채널 출력의 추정치를 생성하기 위해 검출된 심볼의 피드백을 사용하는 검출 피드백 등화기(DFE)(D1)가 후속한다. CTLE 및 DFE에 대한 참조는 예시적인 목적을 위한 것이며, 예를 들어, 다른 타입의 선형 또는 비선형 수신 등화 또는 오류 교정 회로 등과 같이, 수신기 회로(R1 및 R2)에 포함될 수 있는 회로의 타입을 제한하려는 것으로 의도되지 않는다.

R2가 예를 들어, CTLE(C2) 및 DFE(D2)와 같이, R1과 실질적으로 동일한 회로를 포함할 수 있다는 점이 인식되어야 한다. R1, R2 및 T1, T2는 가령, 예를 들어, IO1가 구리의 물리적인 매체에 인터페이스하기 위한 I/O 포트이고, IO2가 광 섬유의 물리적인 채널에 인터페이스하기 위한 I/O 포트일 때 실질적으로 동일하지 않은 회로를 포함할 수 있다는 점이 더 인식되어야 한다. 다른 예시로서, IO1는 USB 버스에 인터페이스하기 위한 I/O 포트이고, IO2는 IEEE 1394 파이어와이어 버스에 인터페이스하기 위한 I/O 포트이다.

다양한 구현에서, 송신 회로(T1 또는 T2) 및/또는 수신 회로(R1 또는 R2) 내의 구성요소는 제어 논리회로(M1)에 의해 선택적으로 전력이 차단될 수 있다. 예를 들어, 다중경로 CDR 회로(340)가 IO2에 걸친 송신을 위해 IO1에서 신호를 수신할 때, 송신 회로(T1) 및 수신 회로(R2)는 저전력 상태에 있을 수 있다. 일부 구현에서, 제어 논리회로(M1)는 신호 선택 회로(S1 및 S2)를 제어하는 논리 회로와 협력하여 전력 절약을 수행한다. 예를 들어, 제어 논리회로(M1)는 S2 및 S1의 상태를 기초로, T1 및 R2 또는 T2 및 R1의 전력을 차단한다. 다른 예시로서, S1 및 S2의 상태는 전력을 차단할 송신 및 수신 회로를 결정할 때, 다중경로 CDR 회로(340)에 의해 사용된다. 다양한 구현에서, 송신 및 수신 회로의 전력을 차단하기 위한 논리회로는 S2 및 S1을 제어하는 논리회로와 독립적이다. 송신 회로(T1 또는 T2) 및/또는 수신 회로(R1 또는 R2)에서의 전력을 보존하기 위한 제어 논리회로(M1)는 단방향 CDR(300) 내의 구성요소의 전력 절약을 제어하는 논리회로와 협력할 수 있다는 점이 인식되어야 한다.

일정한 구현에서, 제어 논리회로(M1)는 전력을 차단할 능동형 구성요소를 결정하기 위해 IO1 또는 IO2에서 수신된 신호의 존재를 감지한다. 전력이 차단되는 송신 또는 수신 회로, 또는 송신 회로 또는 수신 회로의 상이한 서브셋(예를 들어, CTLE(C2)는 전력을 차단하지만, DFE(D2)는 그렇지 않음)은 상이한 전력 절약 상태이도록 구성될 수 있다는 점이 인식되어야 한다. 예를 들어, 제어 논리회로(M1)는 송신 또는 수신 회로 내의 상이한 구성요소에 대해, 능동형 상태, 전력 절약이 보통이고 개시 시간이 빠른 대기 상태, 및 전력 절약이 더욱 높지만 개시 시간이 더욱 느린 초저전력 상태 중에서 선택할 수 있다.

일정한 구현에서, 다중경로 CDR 회로(340)는 수동형 구성요소에 의해 야기된 신호 열화를 감소시키거나 및/또는 상류 경로 또는 하류 경로를 구현하기 위해 동일한 단방향 CDR(300)을 사용하여, 전력, 다이 면적 또는 비용에 대한 효율을 증가시킨다. 다중경로 CDR 회로에서 단일 단방향 CDR 회로가 양방향이 아니라는 점이 인식되어야 한다. 하지만, 다중경로 CDR 회로의 구성은 단일 단방향 CDR 회로가 사용될 수 있는 I/O 경로의 선택에서의 유연성을 허용한다. 다중경로 CDR 회로(340)는 전력 및 크기가 효율적인 능동형 매트릭스 스위치를 갖는 디바이스와 같은 다중경로 I/O 디바이스를 구현하는데 사용될 수 있다.

도 4는 상류 디바이스(402), 상류 디바이스(410), 하류 디바이스(404) 및 하류 디바이스(412)와 상호 연결된 다중경로 I/O 디바이스(408)의 예시적인 구현이다. 도시된 다중경로 I/O 디바이스(408)는 4-포트 수동형 매트릭스 스위치(409)에 결합된 2-포트 다중경로 CDR 회로의 2x1 어레이를 포함한다.

수동형 매트릭스 스위치(409)는 네 개의 수동형 스위치 구성요소(SW1-SW4)를 포함한다. 이들 수동형 스위치의 각각은 신호가 어느 하나의 방향으로 전파하는 것을 허용하여, 높은 유연성의 스위칭 패브릭(switching fabric)을 제공한다. 수동형 매트릭스 스위치(409)는 n-포트 수동형 매트릭스 스위치 - n은 2보다 높은 임의의 정수일 수 있음 -를 제공하기 위해 추가적인 스위치 구성요소로 확장될 수 있다. 일정한 구현에서, 수동형 매트릭스 스위치(409) 내의 구성요소는 상이한 송신 선 및/또는 임피던스 특성을 갖는 하류 디바이스(404) 및 하류 디바이스(412)와 같은, 다중경로 I/O 디바이스(408)에 상호 연결되는 디바이스의 특성을 기초로 변할 수 있다. 본원에서 지칭되는, 매트릭스 스위치는 다수의 스위칭 구성요소의 네트워크를 지칭한다. 다양한 구현에서, 수동형 매트릭스 스위치(409)는 능동형 구성요소(예를 들어, 3상태 버퍼, 디지털 논리 게이트, CMOS 트랜지스터 등)를 갖는 매트릭스 스위치로 교체되거나 또는 증강될(augmented) 수 있다.

2-포트 다중경로 CDR 회로의 2x1 어레이는 다중경로 CDR(440A) 및 다중경로 CDR(440B)을 포함한다. 도 4에 도시된 바와 같이, 각 다중경로 CDR(440A) 및 다중경로 CDR(440B)은 각각 단방향 CDR(400A) 및 단방향 CDR(400B)을 포함한다. 다중경로 CDR(440A) 및 다중경로 CDR(440B) 각각은 다중경로 CDR(440A)에 대한 두 개의 I/O 포트(IO1A 및 IO2A) 및 다중경로 CDR(440B)에 대한 두 개의 I/O 포트(IO1B 및 IO2B)에 의해 도시된 바와 같이, 두 개의 양방향 I/O 포트를 갖는다. 다양한 구현에서, 2-포트 다중경로 CDR 회로의 2x1 어레이는 nx1 어레이 - n은 임의의 양의 정수일 수 있음 -를 제공하기 위해, 추가적인 2-포트 다중경로 CDR 회로로 확장될 수 있다. 일부 구현에서, 다중경로 CDR(440A)(및/또는 단방향 CDR(400A)) 및 다중경로 CDR(440B)(및/또는 단방향 CDR(400B))은 예를 들어, 상류 디바이스(402)가 광통신 디바이스이고, 상류 디바이스(410)가 USB 통신 디바이스일 때의 경우와 같이, 실질적으로 동일하지 않은 회로를 포함할 수 있다.

도 4가 구현의 일 분류에서 수동형 스위치 구성요소(SW1-SW4)의 일 단부에 결합된 다중경로 CDR 회로(440A-B)를 도시하였지만, 다중경로 CDR 회로(440A-B) 내의 회로는 수동형 스위치 구성요소(SW1-SW4)의 양 단부에 걸쳐 분산될 수 있어서, 수신 회로(예를 들어, 도 3에서 R1-R4)에 의해 제공된 등화는 임의의 I/O 경로를 통해 수신할 때 임의의 수동형 스위치 구성요소에 우선한다는 점이 인식되어야 한다. 수동형 매트릭스 스위치의 스케일링 및 다중경로 CDR 회로의 어레이의 크기는 다중경로 I/O 디바이스(408)가 n개의 디바이스 - n은 1보다 큰 임의의 정수 일 수 있음 -에 상호 연결하는 것을 허용한다는 점이 더 인식되어야 한다.

다양한 구현에서, 다중경로 I/O 디바이스(408)는 I/O 유연성을 제공한다. 예를 들어, 다중경로 I/O 디바이스(408)는 다수의 통신 경로(예를 들어, P1<->P2, P1<->P3, P1<->P4, P2<->P4, P3<->P2 및 P3<->P4) 중 어느 것에 걸쳐 송신하거나 또는 수신할 수 있다. 다른 예시로서, 수동형 매트릭스 스위치(409) 및 다중경로 CDR(440A-B)은 양방향이므로, 다중경로 I/O 디바이스(408)는 디바이스(402, 404, 410 및 412)의 각각이 양방향 트랜스시버, 단방향 송신기 또는 단방향 수신기인지 여부에 대해 구속 받지 않는다(agnostic). 추가적인 예시로서, 다중경로 CDR(440A)(및/또는 440B) 및 수동형 매트릭스 스위치(409)는 데이터가 I/O 경로(P1->P2, P1->P3 및 P1->P4 (및/또는 P3->P1, P3->P2 및 P3->P4))에 걸쳐 동시에 송신되도록 구성될 수 있어서, 브로드캐스트 기능을 가능케 한다. 유사하게, 다중경로 CDR(440A) 및 수동형 매트릭스 스위치(409)는 데이터가 예를 들어, P1->P2 및 P1->P4 (또는 P1->P3 및 P1->P4)에 걸쳐 동시에 송신되도록 구성될 수 있어서, 상호 연결된 디바이스의 선택 가능한 서브셋에 대한 멀티캐스트 기능을 가능케 한다. 또 다른 예시로서, 다중경로 CDR(440A-B)의 각각은 특정한 데이터 트래픽 패턴을 위해 구성될 수 있다. 예를 들어, 다중경로 CDR(440A-B)은 가령, 예를 들어, 데이터 센터의 설정 동안, 디바이스(402, 404, 410 및 412)에 의해 생성된 예상된 트래픽 패턴에 대해 수동으로 구성될 수 있다. 다른 예시로서, 다중경로 CDR(440A-B)은 가령, 예를 들어, 디바이스(402, 404, 410 및 412)에 의해 생성된 데이터 트래픽 패턴을 감지함으로써, 실시간으로 또는 간헐적으로, 동적으로 구성될 수 있다. 다음의 예시가 도움이 될 것이다.

일정한 구현에서, 상류 디바이스(402) 및 상류 디바이스(410)는 동일한 물리적인 디바이스에 대해 상이한 물리적인 채널에 대응한다. 예를 들어, 도 4에 도시된 상류 디바이스(402) 및 상류 디바이스(410)는 데이터 센터 서버 내의 동일한 하드 디스크 드라이브(HDD)에 대응할 수 있으며, 상류 디바이스(402)는 제1 세트의 하나 이상의 송/수신 핀(본 예시에서 채널 1로 지칭됨)을 나타내고, 상류 디바이스(410)는 제2 세트의 하나 이상의 송/수신 핀(본 예시에서 채널 2로 지칭됨)을 나타낸다.

특정한 응용 시나리오에 의존하여, 채널 1 및/또는 채널 2가 서버로부터 데이터를 송신하거나 서버에 대해 데이터를 수신하는지는 변할 수 있다. 예를 들어, 서버가 스트리밍 비디오 서비스에 대한 조각(fragments)을 제공하는 것과 같은 작업을 수행하는 경우, 채널 1 및 채널 2 양자는 송신 인터페이스로 구성된다(즉, 다중경로 I/O 디바이스(408)는 다중경로 CDR(440A)이 데이터를 P1->P2로 송신하도록 구성하고, 다중경로 CDR(440B)이 데이터를 P3->P4로 송신하도록 구성한다). 다른 예시로서, 서버가 실시간으로 인코딩되는 라이브 비디오를 저장하는 경우, 양 채널은 수신 인터페이스로 구성된다(즉, 다중경로 I/O 디바이스(408)는 다중경로 CDR(440A)이 데이터를 P2->P1로 송신하도록 구성하고, 다중경로 CDR(440B)이 데이터를 P4->P3로 송신하도록 구성한다). 추가적인 예시로서, 서버가 실시간 인코딩된 비디오 데이터를 저장하는 것 및 스트리밍 비디오 서비스를 제공하는 것을 동시에 하는 경우, 하나의 채널은 송신 인터페이스로 구성되고, 다른 채널은 수신 인터페이스로 구성된다(즉, 다중경로 I/O 디바이스(408)는 다중경로 CDR(440A)이 데이터를 P1->P2로 송신하도록 구성하고, 다중경로 CDR(440B)이 데이터를 P4->P3로 송신하도록 구성한다). 다양한 구현에서, 처리량 적응(adaptation)은 가령, 신호 선택 회로(S1 및 S2)를 제어함으로써 도 3의 제어 논리회로(M1)에 의해 제어된다.

다중-경로 I/O 디바이스에서 경로의 방향성을 구성하기 위한 능력은 동적으로 일정한 구현에서, 트래픽의 특정한 방향에 대한 데이터 속도를 증가시키는 것(예를 들어, 하류 트래픽이 상류 트래픽에 비해 크거나, 또는 클 것이라는 것을 검출하거나 예측하는 것에 응답하여, 하류 트래픽 데이터 속도를 증가시키는 것)에 의해, 전체 데이터 페이로드가 증가되는 것을 허용할 수 있다는 점이 인식되어야 한다.

위의 예시에 계속하여, 일부 구현에서, 하류 디바이스(404)는 클라우드 기반 스트리밍 비디오 서비스를 제공하는 데이터 센터 내의 서버에서, (본 예시에서 채널 3으로 지칭되는) 일 세트의 하나 이상의 송/수신 핀을 나타내고, 하류 디바이스(412)는 (본 예시에서 채널 4로 지칭되는) 다른 세트의 하나 이상의 송/수신 핀을 나타낸다.

채널 1 및 2를 하나의 디바이스에 연결시키고 채널 3 및 4를 다른 디바이스에 연결시키기 위한 물리적인 인터페이스는 예를 들어, 특정한 데이터 통신 프로토콜에 대한 기하학적 형태, 배향, 크기 등을 지정하는 폼 팩터 사양(예를 들어, 마더보드 슬롯 내에 삽입하기 위한 PCI-E 평면 인쇄 회로 기판 또는 Type C USB/DisplayPort와 같은 USB 3.0, DisplayPort, SATA, IEEE 1394, HDMI, 하이브리드 커넥터에 대한 케이블 및/또는 커넥터에 대한 폼 팩터)에 의해 지정될 수 있다. 데이터 센터에서 서버의 구성은 채널 3 및 4와 정렬되지 않은 채널 1 및 2에 대한 물리적인 인터페이스를 초래할 수 있다(예를 들어, 케이블이 180°로 트위스트되는 것을 필요로 함). 다중경로 I/O 디바이스(408)는 다중경로 CDR(440A-B) 및/또는 수동형 매트릭스 스위치(409) 내의 신호 선택 회로가 I/O 경로 P1<->P2를 P1<->P4로, 그리고 P3<->P4를 P3<->P2로 변경하도록 구성할 수 있어서, 케이블의 배향은 채널 1 및 2에 대한 물리적인 인터페이스를 채널 3 및 4와 정렬하지 않아도 된다.

도 4에서 디바이스(402), 디바이스(410), 디바이스(404) 및 디바이스(412)는 하나 이상의 디바이스에 거쳐 분산될 수 있다는 점이 인식되어야 한다(예를 들어, 이들은 동일한 서버 내에 있거나, 각각 상이한 서버에 대응하거나, 또는 이의 일부 조합 등일 수 있다). 예를 들어, 디바이스(402)는 스트리밍 비디오 서비스를 제공하는 서버 내에 있을 수 있고, 디바이스(404, 410, 412)는 각각 분리된 콘텐츠 전달 네트워크(CDN) 엣지 서버 내에 있을 수 있다. 일정한 구현에서, 다중경로 I/O 디바이스(408)는 비디오 서버 내의 디바이스(402)의 출력이 다수의 트랜잭션(transactions)을 통하는 것 보다, 단일 트랜잭션에서 디바이스(404, 410, 412)와 같은 다수의 CDN 엣지 서버에서 캐시하기 위해 브로드캐스트되는 것을(또는 특정한 서브셋으로 멀티캐스트되는 것을) 허용하는 네트워크 디바이스일 수 있다.

스트리밍 비디오/인코딩 비디오 또는 데이터 센터의 위의 예시적인 시나리오는 예시적인 목적을 위한 것이며, 제한하려는 것으로 의도되지 않는다는 점이 더 인식되어야 한다. 개시된 다중경로 I/O 디바이스(408)는 다중 디스플레이 그래픽 시스템(예를 들어, DisplayPort 및 역(reverse) DisplayPort 등), 네트워크 통신 디바이스, 컴퓨팅 주변 상호 연결, 자동차/항공 전자 기기 데이터 버스(automotive/avionic data buses), 부하-밸런싱(load-balancing) 및/또는 고장 허용 한계 시스템, 복수 어레이 독립 디스크(Redundant Array of Independent Disks, RAID) 배치, 리피터, 멀티플렉싱/디멀티플렉싱 인터페이스 등 및 이의 조합(예를 들어, DisplayPort를 갖는 Type C USB)를 포함하지만 이에 제한되지 않는 상당히 다양한 응용에서 높은 유연성을 제공하도록 배치될 수 있다.

도 5는 상류 디바이스(502), 상류 디바이스(510), 하류 디바이스(504) 및 하류 디바이스(512)에 상호 연결하는 다중경로 I/O 디바이스(508)의 예시적인 구현이다. 다중경로 I/O 디바이스(508)는 4-포트 다중경로 CDR 회로(540)를 포함한다. 추가적인 I/O 포트가 가령, 신호 선택 인터페이스(S1)에 대한 출력 및 신호 선택 인터페이스(S2)에 대한 입력의 개수를 증가시킴으로써 제공되어, n-포트 다중경로 I/O 디바이스 - n은 2를 초과하는 임의의 정수일 수 있음 -를 제공할 수 있다는 점이 인식되어야 한다.

도 5에서, 다중경로 CDR 회로(540)는 단방향 CDR(500)을 포함한다. 단방향 CDR(500)은 수신 회로(R1) 및 송신 회로(T1)에 대한 IO1P 및 IO1N 차동 포트, 수신 회로(R2) 및 송신 회로(T2)에 대한 IO2P 및 IO2N 차동 포트, 수신 회로(R3) 및 송신 회로(T3)에 대한 IO3P 및 IO3N 차동 포트, 및 회로(R4) 및 송신 회로(T4)에 대한 IO4P 및 IO4N 차동 포트에 의해 도시된 바와 같이, 네 개의 양방향 포트에 선택적으로 결합될 수 있다.

다중경로 I/O 디바이스(508)는 I/O 유연성을 제공한다. 예를 들어, 제어 논리회로(M1)는 신호 선택 인터페이스(S2)가 네 개의 수신 회로(R1-4) 중 어느 것을 단방향 CDR(500)의 입력 포트에 결합시키도록 구성할 수 있다. 제어 논리회로(M1)는 또한, 신호 선택 인터페이스(S1)가 네 개의 송신 회로(T1-4)의 임의의 하나 이상을 단방향 CDR(500)의 출력 포트에 결합시키도록 구성할 수 있다. 그러므로, 다중경로 I/O 디바이스(508)는 I/O 포트(IO1-4) 사이에 형성된 다수의 통신 경로 중 어느 것에 걸쳐 송신하거나 수신할 수 있다. 다중경로 CDR(540)은 양방향 통신을 지원하므로, 디바이스(502, 504, 510, 및 512)에 대한 데이터 송신의 방향에 대해 구속 받지 않는다.

현재 개시된 다중경로 I/O 디바이스는 수동형 구성요소(예를 들어, 도 4에서의 수동형 매트릭스 스위치(409)), 능동형 구성요소(예를 들어, 도 5에서의 신호 선택 인터페이스(S1 및 S2)) 또는 수동형 및 능동형 구성요소의 조합을 사용하는 신호 선택 회로를 포함할 수 있다는 점이 인식되어야 한다.

신호 선택 인터페이스(S2)의 출력은 가령 예를 들어, 브로드캐스트 또는 고장 허용 한계의 목적을 위해 다수의 단방향 CDR의 입력 중에 선택하도록 구성될 수 있다는 점이 더 인식되어야 한다. 유사하게, 신호 선택 인터페이스(S1)의 입력은 또한, 다수의 단방향 CDR의 출력 중에 선택하도록 구성될 수 있다.

일부 구현에서, 도 5의 n-포트 다중경로 CDR 회로(540)는 n-포트 다중경로 CDR 회로의 mx1 어레이(미도시됨)에 포함될 수 있다. 예를 들어, 어레이 내의 제1 n-포트 다중경로 CDR 회로의 IO1 및 제2 n-포트 다중경로 CDR 회로의 IO1 양자는 동일한 상류 디바이스(502)에 결합될 수 있다. 제어 논리회로(M1)는 제1 n-포트 다중경로 CDR 회로 내의 단방향 CDR이 실패하였음을 검출할 때, 어레이 내의 제2 n-포트 다중경로 CDR 회로에서 단방향 CDR을 사용하기 위해 I/O 경로를 재-라우팅할 수 있다.

도 5에서, 다중경로 CDR 회로(540)에 대해 도시된 I/O 포트(IO1-4)는 하나의 단방향 CDR(단방향 CDR(500)), 네 개의 세트의 송신 회로(T1-4) 및 네 개의 세트의 수신 회로(R1-4)를 포함한다.

4-포트 다중경로 CDR은 상류 채널에 전용되는 하나의 단방향 CDR 및 하류 채널에 전용되는 분리된 단방향 CDR - 각 단방향 CDR은 그 자신의 송신 회로 및 수신 회로를 가짐 -을 갖는 회로와 같이, (두 개의 입력 포트 및 두 개의 출력 포트에 대응하는) 2개의 단방향 CDR의 어레이에 대해 네 개의 포트에 관련된 추가적인 송신 회로 및 수신 회로를 갖는다.

전력 소모 및 다이 면적 효율 문제에 기인하여, 송신 회로 또는 수신 회로 내에 여분을 증가시키는 것은 보통 바람직하지 않다. 하지만, 일정한 구현에서, 본 개시에 의해 가능한 다중경로 CDR 회로는 송신 회로 및 수신 회로에서의 여분을 이용하여, 이전에 논의된 I/O 경로 유연성의 장점을 제공하면서, 요구되는 단방향 CDR의 개수와 같은, 다른 능동형 구성요소에서의 여분을 감소시킨다.

예를 들어, 4-포트 다중경로 CDR 회로는 1개의 단방향 CDR을 가져서, 동일한 개수의 포트를 갖는 2개의 단방향 CDR의 대응하는 어레이에 관련된 단방향 CDR 동작에 의해 소모되는 다이 면적 및 전력 소모의 감소를 제공한다. CTLE, DFE 및 3-탭 드라이버와 같은 송신 회로 및 수신 회로, 및 DE/MUX 회로는 단방향 CDR 동작을 위한 회로에 비해, 면적 효율적이며, 그러므로 다이 면적에서 상당한 증가를 초래하지 않는다는 점이 더 인식되어야 한다. 또한, 이들 회로(예를 들어, CTLE, DFE 및 3-탭 드라이버)는 다중경로 CDR에 내장된 디지털 상태 머신에 의해 전력이 차단될 수 있어서, 그것이 소모하는 추가적인 전류량을 감소시킨다.

본원에 서술된 다양한 구현은 다양한 표준 또는 독점적인(proprietary) CMOS 프로세스 중 어느 것을 사용하여 구현될 수 있다. 추가적으로, 예를 들어, GaAs, SiGe 등을 포함하는 더욱 광범위한 반도체 재료 및 제조 프로세스를 이용할 수 있는 구현이 고려됨이 주목되어야 한다. 본원에 서술된 다중경로 CDR 및/또는 다중경로 I/O 디바이스는 소프트웨어(비일시적 컴퓨터 판독가능 매체 내의 객체 코드 또는 기계 코드)로, 가변 스테이지의 컴파일(varying stages of compilation)로, 하나 이상의 넷리스트(예를 들어, SPICE 넷리스트)로, 시뮬레이션 언어로, 하드웨어 서술 언어(Verilog, VHDL)로, 반도체 가공 마스크의 세트에 의해, 및 부분적으로 또는 완전히 실현된 반도체 디바이스(예를 들어, ASIC)로 나타날 수 있다(이에 제한되지 않는다). 일부 구현은 독립형(standalone) 집적회로일 수 있는 한편, 다른 것은 칩 상에 더욱 큰 시스템의 부분으로 내장될 수 있다.

통상의 기술자는 상술한 구현의 형태 및 세부사항의 변경이 본 개시의 범주를 벗어나지 않으면서 이루어질 수 있음을 이해할 것이다. 추가적으로, 일부 구현을 참조로 다양한 장점이 서술되었지만, 본 개시의 범주는 이러한 장점에 대한 참조로 제한되지 않아야 한다. 오히려, 본 개시의 범주는 첨부된 청구항을 참조로 결정되어야 한다.

Claims

제1 송신 회로(circuitry) 및 제1 수신 회로에 결합된 제1 입/출력(I/O) 포트;
제2 송신 회로 및 제2 수신 회로에 결합된 제2 I/O 포트;
직렬 데이터 프로토콜에 따르는 제1 수신된 신호를 수신하도록 구성된 제1 수신 포트, 상기 제1 수신된 신호로부터 생성된 복원된 클록 신호를 사용하여 상기 제1 수신된 신호로부터 생성된 복원된 데이터 신호를 송신하도록 구성된 제1 송신 포트를 포함하는 제1 단방향 클록 및 데이터 복원(clock and data recovery, CDR) 회로(circuit); 및
상기 제1 단방향 CDR 회로를 상기 제1 송신 회로 및 상기 제1 수신 회로, 또는 상기 제2 송신 회로 및 상기 제2 수신 회로에 선택적으로 결합하도록 구성된 제1 다중경로 회로
를 포함하는, 회로.
제1항에 있어서, 상기 제1 다중경로 회로는:
상기 제1 송신 포트를 상기 제1 송신 회로의 입력 또는 상기 제2 송신 회로의 입력에 선택적으로 결합하도록 구성된 제1 신호 선택 회로;
상기 제1 수신 포트를 상기 제1 수신 회로의 출력 또는 상기 제2 수신 회로의 출력에 선택적으로 결합하도록 구성된 제2 신호 선택 회로; 및
상기 제1 송신 회로의 상기 입력 또는 상기 제2 송신 회로의 상기 입력으로의 상기 제1 송신 포트의 선택적인 결합을 위해 상기 제1 신호 선택 회로를 제어하거나, 또는 상기 제1 수신 회로의 상기 출력 또는 상기 제2 송신 회로의 상기 출력으로의 상기 제1 수신 포트의 선택적인 결합을 위해 상기 제2 신호 선택 회로를 제어하도록 구성된 제1 제어 회로를 더 포함하는, 회로.
제1항에 있어서, 상기 제1 단방향 CDR 회로는:
상기 제1 단방향 CDR 회로의 상기 제1 송신 포트에서 출력하는 상기 복원된 데이터 신호를 생성할 때 사용하는 상기 복원된 클록 신호를 생성하도록 구성된 제1 회로 - 상기 복원된 데이터 신호는 상기 제1 단방향 CDR 회로의 상기 제1 수신 포트에서 상기 제1 수신된 신호로부터 생성됨 -;
상기 수신된 신호에서 제1 트랜지션(transitions)을 검출하고, 상기 복원된 데이터 신호에서 제2 트랜지션을 검출하며, 상기 제1 수신된 신호의 상기 제1 트랜지션의 특성 및 상기 복원된 데이터 신호의 상기 제2 트랜지션의 특성을 기초로 하나 이상의 출력을 생성하도록 구성된 제2 회로;
상기 복원된 클록 신호에서 제3 트랜지션을 검출하고, 상기 제1 수신된 신호에서 제4 트랜지션을 검출하며, 상기 제3 및 제4 트랜지션의 관계를 나타내는 하나 이상의 출력을 생성하도록 구성된 제3 회로; 및
상기 제1 회로를 제어할 때 사용하기 위한 상기 제2 회로의 상기 하나 이상의 출력 중 적어도 하나를 송신하거나, 또는 상기 제1 회로를 제어할 때 사용하기 위한 상기 제3 회로의 상기 하나 이상의 출력 중 하나를 송신하도록 구성되는 제4 회로를 더 포함하는, 회로.
제1항에 있어서,
제3 송신 회로 및 제3 수신 회로에 결합된 제3 I/O 포트;
제4 송신 회로 및 제4 수신 회로에 결합된 제4 I/O 포트;
제2 수신 포트, 제2 송신 포트를 포함하는 제2 단방향 CDR 회로; 및
상기 제2 단방향 CDR 회로를 상기 제3 송신 회로 및 상기 제3 수신 회로, 또는 상기 제4 송신 회로 및 상기 제4 수신 회로에 선택적으로 결합하도록 구성된 제2 다중경로 회로를 더 포함하는, 회로.
제4항에 있어서,
매트릭스 스위치(matrix switch)를 더 포함하고, 상기 제1 I/O 포트는 상기 매트릭스 스위치의 제1 포트에 결합되고, 상기 제3 I/O 포트는 상기 매트릭스 스위치의 제2 포트에 결합되며, 상기 매트릭스 스위치는 상기 제1 다중경로 회로 및/또는 상기 제2 다중경로 회로에 의해 제어되는, 회로.
제5항에 있어서, 상기 매트릭스 스위치는 제3 포트 및 제4 포트를 포함하고, 상기 제1 다중경로 회로 및/또는 상기 제2 다중경로 회로는 상기 제1 단방향 CDR 회로의 상기 제1 송신 포트를 상기 매트릭스 스위치의 상기 제3 포트 또는 상기 매트릭스 스위치의 상기 제4 포트에 선택적으로 결합하고, 상기 제2 단방향 CDR 회로의 상기 제2 송신 포트를 상기 매트릭스 스위치의 상기 제3 포트 또는 상기 매트릭스 스위치의 상기 제4 포트에 선택적으로 결합하도록 더 구성되는, 회로.
제1항에 있어서, 상기 제1 다중경로 회로는 하나 이상의 송신 디바이스로부터 수신된 하나 이상의 신호의 특성을 기초로, 상기 제1 단방향 CDR 회로를 상기 제1 송신 회로 및 상기 제1 수신 회로, 또는 상기 제2 송신 회로 및 상기 제2 수신 회로에 선택적으로 결합하도록 더 구성되는, 회로.
제4항에 있어서, 상기 제1 다중경로 회로는 하나 이상의 송신 디바이스로부터 수신된 하나 이상의 신호의 특성을 기초로, 상기 제1 단방향 CDR 회로를 상기 제1 송신 회로 및 상기 제1 수신 회로, 또는 상기 제2 송신 회로 및 상기 제2 수신 회로에 선택적으로 결합하도록 더 구성되고;
상기 제2 다중경로 회로는 상기 하나 이상의 송신 디바이스로부터 수신된 상기 하나 이상의 신호의 상기 특성을 기초로, 상기 제2 단방향 CDR 회로를 상기 제3 송신 회로 및 상기 제3 수신 회로, 또는 상기 제4 송신 회로 및 상기 제4 수신 회로에 선택적으로 결합하도록 더 구성되는, 회로.
제1항에 있어서,
제3 송신 회로 및 제3 수신 회로에 결합된 제3 I/O 포트를 더 포함하고;
상기 제1 다중경로 회로는 상기 제1 단방향 CDR 회로를 상기 제3 송신 회로 및 상기 제3 수신 회로에 선택적으로 결합하도록 더 구성되는, 회로.
제9항에 있어서, 상기 제1 다중경로 회로는 상기 제1 송신 회로의 입력 및 상기 제2 송신 회로의 입력 양자로의 상기 제1 단방향 CDR의 상기 제1 송신 포트의 상기 결합을 제어하도록 더 구성되는, 회로.
제1항에 있어서, 상기 제1 다중경로 회로는 상기 제1 송신 회로의 입력 및 상기 제2 송신 회로의 입력으로의 상기 제1 송신 포트의 선택적인 결합을 위해 구성되는 디지털 논리 게이트를 갖는 멀티플렉서(multiplexer)를 포함하는, 회로.
제1항에 있어서, 상기 제1 수신 회로는 등화기(equalizer)를 포함하는, 회로.
제1항에 있어서, 데이터가 상기 제2 송신 회로 및/또는 상기 제2 수신 회로를 사용하여 전파될 때, 상기 제1 다중경로 회로는 상기 제1 송신 회로 및/또는 상기 제1 수신 회로를 저전력 상태로 설정하도록 더 구성되는, 회로.
제1 송신 회로 및 제1 수신 회로에 결합된 제1 입/출력(I/O) 포트;
제2 송신 회로 및 제2 수신 회로에 결합된 제2 I/O 포트;
직렬 데이터 프로토콜에 따르는 제1 수신된 신호를 수신하도록 구성된 제1 수신 포트, 상기 제1 수신된 신호로부터 생성된 복원된 클록 신호를 사용하여 상기 제1 수신된 신호로부터 생성된 복원된 데이터 신호를 송신하도록 구성된 제1 송신 포트를 포함하는 제1 단방향 클록 및 데이터 복원(CDR) 회로; 및
상기 제1 단방향 CDR 회로를 상기 제1 송신 회로 및 상기 제1 수신 회로, 또는 상기 제2 송신 회로 및 상기 제2 수신 회로에 선택적으로 결합하도록 구성된 제1 다중경로 회로를 포함하는, 반이중 리피터 회로.
제14항에 있어서,
제3 송신 회로 및 제3 수신 회로에 결합된 제3 I/O 포트를 더 포함하고;
상기 제1 다중경로 회로는 상기 제1 단방향 CDR 회로를 상기 제3 송신 회로 및 상기 제3 수신 회로에 선택적으로 결합하도록 더 구성되는, 반이중 리피터 회로.
제14항에 있어서, 상기 제1 다중경로 회로는 상기 제1 송신 회로의 입력 또는 상기 제2 송신 회로의 입력으로의 상기 제1 송신 포트의 선택적인 결합을 위해 구성되는 디지털 논리 게이트를 갖는 멀티플렉서를 포함하는, 반이중 리피터 회로.
제14항에 있어서, 상기 제1 수신 회로는 등화기(equalizer)를 포함하는, 반이중 리피터 회로.
제14항에 있어서, 데이터가 상기 제2 송신 회로 및/또는 상기 제2 수신 회로를 사용하여 전파될 때, 상기 제1 다중경로 회로는 상기 제1 송신 회로 및/또는 상기 제1 수신 회로를 저전력 상태로 설정하도록 더 구성되는, 반이중 리피터 회로.
제15항에 있어서, 상기 제1 다중경로 회로는 상기 제1 송신 회로의 입력 및 상기 제2 송신 회로의 입력 양자로의 상기 제1 단방향 CDR의 상기 제1 송신 포트의 상기 결합을 제어하도록 더 구성되는, 반이중 리피터 회로.
제1 송신 회로 및 제1 수신 회로에 결합된 제1 입/출력(I/O) 포트;
제2 송신 회로 및 제2 수신 회로에 결합된 제2 I/O 포트;
직렬 데이터 프로토콜에 따르는 제1 수신된 신호를 수신하도록 구성된 제1 수신 포트, 상기 제1 수신된 신호로부터 생성된 데이터 신호를 송신하도록 구성된 제1 송신 포트를 포함하는 제1 단방향 회로; 및
제1 단방향 CDR 회로를 상기 제1 송신 회로 및 상기 제1 수신 회로, 또는 상기 제2 송신 회로 및 상기 제2 수신 회로에 선택적으로 결합하도록 구성된 제1 다중경로 회로를 포함하는, 회로.
제20항에 있어서, 상기 제1 단방향 회로는:
상기 제1 단방향 회로의 상기 제1 송신 포트에서 출력하는 상기 데이터 신호를 생성할 때 사용하는 복원된 클록 신호를 생성하도록 구성된 제1 회로 - 상기 데이터 신호는 상기 제1 단방향 회로의 상기 제1 수신 포트에서 상기 제1 수신된 신호로부터 생성됨 -;
상기 수신된 신호에서 제1 트랜지션을 검출하고, 상기 복원된 데이터 신호에서 제2 트랜지션을 검출하며, 상기 제1 수신된 신호의 상기 제1 트랜지션의 특성 및 상기 복원된 데이터 신호의 상기 제2 트랜지션의 특성을 기초로 하나 이상의 출력을 생성하도록 구성된 제2 회로;
상기 복원된 클록 신호에서 제3 트랜지션을 검출하고, 상기 제1 수신된 신호에서 제4 트랜지션을 검출하며, 상기 제3 및 제4 트랜지션의 관계를 나타내는 하나 이상의 출력을 생성하도록 구성된 제3 회로; 및
상기 제1 회로를 제어할 때 사용하기 위한 상기 제2 회로의 상기 하나 이상의 출력 중 적어도 하나를 송신하거나, 또는 상기 제1 회로를 제어할 때 사용하기 위한 상기 제3 회로의 상기 하나 이상의 출력 중 하나를 송신하도록 구성되는 제4 회로를 더 포함하는, 회로.
제21항에 있어서,
제3 송신 회로 및 제3 수신 회로에 결합된 제3 I/O 포트;
제4 송신 회로 및 제4 수신 회로에 결합된 제4 I/O 포트;
제2 수신 포트, 제2 송신 포트를 포함하는 제2 단방향 회로;
제2 단방향 CDR 회로를 상기 제3 송신 회로 및 상기 제3 수신 회로, 또는 상기 제4 송신 회로 및 상기 제4 수신 회로에 선택적으로 결합하도록 구성된 제2 다중경로 회로; 및
매트릭스 스위치를 더 포함하고,
상기 제1 I/O 포트는 상기 매트릭스 스위치의 제1 포트에 결합되고, 상기 제3 I/O 포트는 상기 매트릭스 스위치의 제2 포트에 결합되며, 상기 매트릭스 스위치는 제1 제어 회로 및/또는 제2 제어 회로에 의해 제어되는, 회로.