KR20060120160A - 투명 멀티모드 ｐａｍ 인터페이스 - Google Patents

투명 멀티모드 ｐａｍ 인터페이스 Download PDF

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KR20060120160A
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제라드 엘. 젤베
칼 더블유. 위너
윌리암 에프. 스톤사이퍼
프레드 에프. 첸
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램버스 인코포레이티드
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Abstract

고속의 멀티모드 PAM 심볼 전송 방법 및 장치가 제공된다. 멀티모드 PAM 출력 드라이버는 하나 이상의 심볼을 구동하며, 하나 이상의 심볼의 PAM 변조에 사용되는 레벨의 수는 PAM 모드 신호의 상태에 따른다. 또한, 상기 하나 이상의 심볼은 심볼 레이트로 구동되며, 상기 심볼 레이트는 PAM 모드 신호에 따라 선택되어 구동된 심볼의 데이터 레이트는 PAM 모드 신호의 상태에서의 변화에 관해 불변이다. 또한 주어진 물리적 환경에서 심볼 전송 및 수신을 위한 최적의 PAM 레벨의 수를 결정하는 방법이 제공된다.

Description

투명 멀티모드 ＰＡＭ 인터페이스{TRANSPARENT MULTI-MODE PAM INTERFACE}
본 출원은 출원일이 2003년 10월 27일이고 출원번호가 60/515,179인 미국 특허 가출원과 출원일이 2004년 3월 19일이고 출원번호가 10/804,413인 미국 특허출원에 대한 우선권을 주장하며, 이들 출원 모두는 여기에 참조로서 통합되어 있다.
본 발명은 데이터 송수신용 시스템 분야에 관한 것이며, 더욱 상세하게는, 본 발명은 고속, 멀티-PAM 모드 직렬 데이터 링크에 대한 인터페이스를 제공하는 시스템 및 방법에 관한 것이다.
계속해서 증가하고 있는 중앙 프로세서들의 속도와 함께, 계속해서 증가하고 있는 고속 데이터 전송에 대한 요구는 낮은-지연, 고속 데이터 링크로의 발전을 필요로 한다. 근래의 시스템들의 낮은 속도 및 높은-지연 데이터 링크 사용은 종종 데이터 링크들에서 발생하는 성능에서의 병목 현상을 초래한다.
근래의 데이터 전송을 위해서는 고속 및 낮은-지연이 요구될 뿐만 아니라 넓고 다양한 물리적 조건들에서의 성능이 중요하다. 예를 들어, 2004년에 개시된, 직렬 링크-기반 PCI 익스프레스 상호접속은 칩-투-모듈, 보드-투-보드 및 백플레인(backplane) 접속들에서 오늘날의 PCI 버스에 대한 대안으로서 적용될 것이다. PCI 익스프레스 사양은 초당 2.5 기가바이트(Gbps)의 로(raw) 데이터 레이트를 정 의한다. PCI 익스프레스 로드맵은 32-레인(lane)의 넓은 인터페이스들과 빠른(5.0 Gbps) 접속들을 예상하고 있다. XAUI 직렬-링크 인터페이스는 10 Gbps 이더넷 시스템들의 모듈 및 보드 접속들을 위해 주로 이용된다. XAUI는 네 개의 전송 레인과 네 개의 수신 레인을 통해 핀(pin)당 3.125 Gbps의 로 데이터 레이트를 지원한다. XAUI는 두 개의 커넥터들을 가지는 FR4-기반 보드들을 통해 20 인치를 구동하기 위해 정의되기 때문에, XAUI 링크들은 백플레인 접속을 위해 사용되기 시작하고 있다. InfiniBandTM 스위치-파브릭(switch-fabric) 아키텍쳐는 데이터 센터에 있는 접속된 서버 클러스터들과 서브 블레이드들을 대상으로 한다. 이것은 구리, 섬유(fiber) 및 케이블 접속들을 통해 1-, 2- 또는 12-까지의 유선 링크 폭들을 가지고 2.5 Gbps의 유선-속도 접속을 지원한다. 그리하여, 직렬 링크들을 위한 다수의 상호접속 표준들이 존재하더라도, 이들은 폭넓고 다양한 전송 매체를 통한 고속(2 Gbps 이상) 데이터 레이트들을 공통적으로 요구한다.
현재, 직렬 링크 기술들을 사용하는 백플레인은 대략적으로 3 Gbps의 속도에 도달할 수 있다. 그러나, 40 Gbps의 포트 용량과 200 Gbps의 전체 포트 용량들에 대한 요구가 존재한다. 백플레인 환경은 특히 신호를 보내기 어려운 환경이다. 예를 들어, 고속 WAN 라우터들, 엔터프라이즈 및 저장 영역 네트워크 스위치들, 블레이드 서버들 및 통신 장비들에서의 백플레인 환경은 전형적으로, 시그널링 경로, 비아들(vias), 도터보드(daughterboard)-투-마더보드 커넥터들 및 미앤더링(meandering) 신호 라인들의 일부를 포함한다.
데이터 전송 시스템을 설계하는데 있어서, 중요한 설계 결정은 병렬 또는 직렬 링크 구조 중 하나를 선택하는 것이다. 일반적으로, 병렬 데이터 링크들은 낮은 지연을 가진다. 병렬 버스의 물리적 인터페이스에서, 데이터는 로드-저장 애플리케이션들에 대한 각각의 클록 에지(edge)에서 즉시 이용가능하다. 병렬 데이터는 직렬화 전환 또는 디코딩 없이 프로세서 내부에서 제어 기능들에 이용가능하다. 그러나, 병렬 버스들의 낮은 지연은 시스템 설계 상의 비용 문제와 충돌하게 된다. 병렬 버스의 다중 데이터 라인들은 타이밍 스큐(skew)를 최소화하기 위해 길이가 매칭되고 클록 신호와 매칭되는 트레이스들을 가져야 한다. 이러한 트레이스-매칭은 인쇄 회로 기판의 귀중한 공간을 낭비하고, 추가적인 보드 계층들을 필요로 하며, 시스템-레벨 설계를 상당히 복잡하게 한다.
반면에, 직렬 링크들은 지연이 증가되는 대신에 보다 고속의 데이터 레이트들을 지원한다. 현재, 직렬 링크들은 보드와 두 개의 커넥터들의 20 인치를 통해 대략적으로 3 Gbps의 데이터 레이트를 지원할 수 있으며, 그리하여 보드-투-보드 및 칩-투-모듈 접속들의 비용을 낮추는데 적합하다. 최근에, 직렬 링크들의 기존의 단점들, 즉, 직렬화-비직렬화, 인코딩-디코딩 및 심볼 스트림의 클록 복원을 위해 요구되는 추가적인 다이(die) 영역 및 지연은 낮은-지연을 가지며 소형인 트랜시버들의 발전에 의해 개선되고 있다.
병렬 및 직렬 데이터 링크 모두의 비용에 영향을 미치는 주요 인자는 제조성(manufacturability)이다. 전통적으로, 직렬 링크 트랜시버들은 복잡한 신호 기술, 동조된 집적 회로(IC) 프로세서들 및 실리콘 설계 플로우 동안의 특별한 관리 를 요구하기 때문에 구현하기에 어렵다고 간주되어 왔다. 고-용량 애플리케이션들에서 채택되는 직렬-링크 인터페이스들에서, 이들은 표준 프로세스들을 사용하여 공장에서 폭넓게 사용가능하고 표준 칩 패키지 및 보드 설계와 호환될 수 있어야 한다. 추가적으로, 바람직하게는 직렬-링크 인터페이스들은 견고하게 설계되고, 고-수율(yield)의 프로세스에서 용이하게 제작되며, 폭넓은 다양한 관련 장치들과 상호운용가능하여야 한다. 구체적으로, 직렬 링크의 바람직한 특징들은 다음과 같다: 저-손실 및 고-손실 환경 모두에서 동작할 수 있는 능력, 조절가능한 전압 스윙, 동조가능한 등화 계수들, 투명한 기능성 및 채널-대-채널 기반에서 가장 적절한 시그널링 방식을 선택하는 능력.
고속 시그널링 환경에서, 두 개의 값 중 하나를 가지는 심볼들을 사용하는 기존의 바이너리 시그널링이 때때로 달성가능한 데이터 전달 레이트를 제한한다는 것은 잘 알려져 있다. 이전의 직렬 데이터 링크들은 일반적으로 시스템의 각 채널에 대한 최적인 신호 대 잡음비 및 대역폭을 달성하기 위해 바이너리(NRZ 또는 2-PAM) 또는 4-레벨(4-PAM) 펄스 진폭 변조 시그널링 방식 중 하나를 선택하는 기능을 포함하고 있지 않다. 이러한 시스템들이 거의 구현되지 않은 하나의 이유는, 통신 채널을 통해 특정한 데이터 레이트를 달성하기 위하여, 2-PAM 또는 4-PAM 심볼들을 모두 전송할 수 있으며 애플리케이션 로직에 대하여 투명한 인터페이스를 유지하는 시스템은 (2-PAM 심볼들에 대한) 제 1 심볼 레이트와 제 1 심볼 레이트의 1. 5 배의 레이트를 가지는 (4-PAM 심볼들에 대한) 제 2 심볼 레이트 모두에서 동작하여야 하기 때문이다. 이러한 방식에서, 직렬 데이터 링크의 전체 데이터 레이 트는 제 1 PAM 모드와 제 2 PAM 모드 모두에서 일정할 것이다. 또한, 이러한 시스템들은 주파수가 PAM 모두에 따라 좌우되는 다수의 클록들을 제공하여야 할 것이다. 그러나, 이러한 복잡성은 애플리케이션 로직의 대형으로 설치된 베이스와 호환되지 않는다.
그리하여, 투명하고, 멀티-PAM인 바이너리 직렬 데이터 전송과 폭넓은 다양한 다른 커넥터들, 물질들 및 트레이스 길이들을 통한 수신을 제공하는 통신 시스템에 대한 필요성이 본 기술 분야에서 존재한다. 투명 시스템은 자신이 동작하는 PAM 모드에 관계없이 애플리케이션 로직에 대한 일정한 인터페이스를 제공할 것이며, 레거시 애플리케이션 로직과 호환될 수 있다. 추가적으로, 통신 인터페이스는 특정한 물리 채널에 대한 최대 데이터 레이트를 달성할 수 있는 모드를 자동적으로 결정할 수 있는 것이 바람직하다. 인터페이스들은 인터페이스를 사용하는 애플리케이션 로직에 대하여 추천된 모드를 제공할 수 있는 것이 바람직하다. 또한, 인터페이스들은 결정된 모드에서의 동작을 위해 자동적으로 통신 채널을 구성하고 통신 채널에 연결된 시스템들에 대하여 투명한 방식으로 이러한 구성을 최적으로 완성할 수 있는 것이 바람직하다.
본 발명의 전술한 특징들 및 장점들뿐만 아니라 추가적인 특징들 및 장점들은 도면과 함께 아래에서 제공되는 본 발명의 실시예들에 대한 상세한 설명으로부터 보다 명확하게 이해될 것이다.
도 1은 멀티모드 출력 드라이버와 멀티모드 수신기의 모드를 결정하고 설정하기 위한 선택적인 제어 회로를 포함하는 시그널링 시스템을 나타낸다.
도 2는 손실 채널에 대한 전형적인 채널 응답 특성을 나타내며, 여기서 고정된 입력 신호에 대하여, 이용가능한 출력 신호는 시그널링 레이트의 함수로서 감소한다.
도 3A는 예시적인 2-PAM 시그널링 시스템의 아이-다이어그램(eye-diagram)이다.
도 3B는 예시적인 4-PAM 시그널링 시스템의 아이-다이어그램이다.
도 3C는 고-손실, 낮은-커패시턴스 채널에서 예시적인 2-PAM 시그널링 시스템의 아이-다이어그램이다.
도 3D는 고-손실, 낮은-커패시턴스 채널에서 예시적인 4-PAM 시그널링 시스템의 아이-다이어그램이다.
도 3E는 손실 채널에서 예시적인 4-PAM 시그널링 시스템의 아이-다이어그램이다.
도 3F는 손실 채널에서 예시적인 4-PAM 시그널링 시스템의 아이-다이어그램이다.
도 4는 트랜시버의 일 실시예에 대한 아키텍쳐를 나타낸다.
도 5는 두 개의 파이프라인, 클록 선택 회로 및 멀티플렉싱 회로를 포함하는 직렬 변환기의 일 실시예에 대한 세부 구성을 나타낸다.
도 5A는 일 실시예에서 최하위 비트(LSB) 파이프라인을 로딩하기 위해 사용 되는 멀티플렉싱 회로의 일부에 대한 세부 구성을 나타낸다.
도 5B는 일 실시예에서 최상위 비트(MSB) 파이프라인을 로딩하기 위해 사용되는 멀티플렉싱 회로의 일부에 대한 세부 구성을 나타낸다.
도 6A는 하나 이상의 모드 신호들에 기반하여 하나 이상의 클록 신호들을 생성하기 위한 클록 회로의 일 실시예를 나타낸다.
도 6B는 시스템 클록으로부터 출력 클록을 생성하기 위한 위상-고정 루프의 일 실시예를 나타내며, 여기서 출력 클록의 레이트는 하나 이상의 모드 신호들에 따라 좌우된다.
도 6C는 클록 마스킹 회로의 일 실시예를 나타낸다.
도 6D는 모드-의존 클록 레이트를 가지는 보조 클록 신호("DicClk")를 출력하도록 구성된 클록 생성 회로의 일 실시예를 나타낸다.
도 6E는 모드-의존 클록 레이트들을 가지는 두 개의 보조 클록 신호들("Div2Clk" 및 "Div4Clk")을 출력하도록 구성된 클록 생성 회로의 일 실시예를 나타낸다.
도 7은 멀티모드 PAM 수신기에서 사용하기 위한 클록 및 데이터 복원 회로의 일 실시예를 나타낸다.
도 8은 멀티모드 PAM 수신기에서 사용하기 위한 직병렬 변환기의 일 실시예를 나타낸다.
도 9는 시그널링 시스템에서 사용되는 전송 등화 및 반사 소거(RFC) 등화기의 일 실시예에 대한 세부 구성을 나타낸다.
도 10은 멀티모드 PAM 수신기에서 사용하기 위한 RFC 등화기의 일 실시예에 있는 파이프라인들의 재사용을 나타낸다.
도 11은 멀티모드 PAM 수신기에서 사용하기 위한 직병렬 변환기의 일 실시예의 제 1 스테이지를 나타낸다.
도 12는 멀티모드 PAM 수신기에서 사용하기 위한 직병렬 변환기의 일 실시예의 제 2 스테이지를 나타낸다.
도 13은 멀티모드 PAM 수신기에서 사용하기 위한 직병렬 변환기의 일 실시예의 제 3 스테이지를 나타낸다.
도 14는 멀티모드 PAM 수신기에서 사용하기 위한 직병렬 변환기의 일 실시예의 제 4 스테이지를 나타낸다.
도 15는 멀티모드 PAM 수신기에서 사용하기 위한 직병렬 변환기의 일 실시예의 제 5 스테이지를 나타낸다.
도 16은 2-PAM, 10 비트-워드, 2 바이트 모드에서 병렬 입력 데이터의 타이밍 간의 관계, 여러가지 클록 신호들 및 전송 파이프라인들을 나타내는 타이밍 다이어그램이다.
도 17은 2-PAM, 10 비트-워드, 4 바이트 모드에서 병렬 입력 데이터의 타이밍 간의 관계, 여러가지 클록 신호들 및 전송 파이프라인들을 나타내는 타이밍 다이어그램이다.
도 18은 2-PAM, 8 비트-워드, 2 바이트 모드에서 병렬 입력 데이터의 타이밍 간의 관계, 여러가지 클록 신호들 및 전송 파이프라인들을 나타내는 타이밍 다이어 그램이다.
도 19는 2-PAM, 10 비트-워드, 4 바이트 모드에서 병렬 입력 데이터의 타이밍 간의 관계, 여러가지 클록 신호들 및 전송 파이프라인들을 나타내는 타이밍 다이어그램이다.
도 20은 4-PAM, 10 비트-워드, 2 바이트 모드에서 병렬 입력 데이터의 타이밍 간의 관계, 여러가지 클록 신호들 및 전송 파이프라인들을 나타내는 타이밍 다이어그램이다.
도 21은 4-PAM, 10 비트-워드, 4 바이트 모드에서 병렬 입력 데이터의 타이밍 간의 관계, 여러가지 클록 신호들 및 전송 파이프라인들을 나타내는 타이밍 다이어그램이다.
도 22는 4-PAM, 8 비트-워드, 2 바이트 모드에서 병렬 입력 데이터의 타이밍 간의 관계, 여러가지 클록 신호들 및 전송 파이프라인들을 나타내는 타이밍 다이어그램이다.
도 23은 4-PAM, 10 비트-워드, 4 바이트 모드에서 병렬 입력 데이터의 타이밍 간의 관계, 여러가지 클록 신호들 및 전송 파이프라인들을 나타내는 타이밍 다이어그램이다.
도 24는 데이터 전송 시스템을 나타낸다.
도 25는 물리 채널을 통한 심볼 품질 메트릭을 최적화하기 위한 PAM 모드를 결정하는 방법을 나타낸다.
동일한 참조 번호들은 도면들에서 동일한 부분들을 나타낸다.
본 발명의 일 측면은 일련의 심볼을 구동하는 멀티모드 PAM 출력 드라이버를 제공한다. 출력 드라이버는 일련의 심볼로써 출력될 데이터를 수신하도록 구성된 입력 인터페이스를 포함한다. 또한, PAM 모드 신호는 PAM 모드를 분류한다. 출력 드라이버는 또한 수신된 데이터를 PAM 모드 신호에 의해 결정된 지시로 출력하도록 구성된 멀티플렉서 회로를 더 포함한다. 또한, 클록 회로는 PAM 모드 신호에 의해 결정된 클록 레이트를 갖는 출력 클록을 생성하도록 구성된다. 출력 드라이버는, 또한 클록 회로와 멀티플렉서 회로의 출력에 결합된 드라이버 회로를 더 포함한다. 드라이버 회로는 멀티플렉서 회로에 의해 지시된 대로 수신된 데이터를 구동하여 일련의 심볼을 출력하도록 구성된다. 멀티 PAM 모드 출력 드라이버의 일부 실시예는 PAM 모드를 결정하도록 구성된 제어 회로를 더 포함한다.
일부 실시예에서, PAM 모드가 제1 PAM 모드일 때, 상기 일련의 심볼은 N-PAM 심볼이고, PAM 모드가 제2 PAM 모드일 때, 상기 일련의 심볼은 M-PAM 심볼이다. 일반적으로, N과 M 각각은 2, 4, 8, 16, 및 32로 이루어지는 군으로부터 선택되지만 서로 같지 않다.
멀티모드 PAM 출력 드라이버의 일부 실시예는, 멀티모드 PAM 출력 드라이버의 총 출력 데이터 레이트가 제1 PAM 모드 및 제2 PAM 모드에 대하여 동일하도록 구성된 멀티플렉서 회로 및 클록 회로를 포함한다. 일부 실시예는 제2 PAM 모드에서의 일련의 심볼 출력에서의 각각의 심볼이 제1 PAM 모드에서의 일련의 심볼 출력에서의 각각의 심볼의 두 배 많은 정보를 반송할 때, 제1 PAM 모드에서의 클록 레 이트를 제2 PAM 모드에서의 클록 레이트의 두 배로 설정함으로써 이를 성취한다. 예를 들어 제2 PAM 모드에서의 각각의 심볼 출력은 4-PAM 심볼인 한편, 제1 PAM 모드에서의 각각의 심볼 출력은 2-PAM 심볼일 수 있다.
다른 측면은 일련의 심볼을 수신하는 멀티모드 PAM 수신기를 제공한다. 상기 수신기는 수신기의 PAM 모드를 분류하는 PAM 모드 신호에 대한 모드 입력을 포함한다. 또한 상기 수신기는 수신 클록 신호의 클록 레이트로 일련의 심볼을 수신하고, 대응하는 데이터 스트림을 생성하도록 구성된다. 멀티모드 PAM 수신기는 포맷화된 데이터 스트림을 생성하기 위하여 PAM 모드 신호에 따라 데이터 스트림으로부터 데이터를 지시하도록 구성된 멀티플렉서 회로를 더 포함한다. 출력 인터페이스는 멀티플렉서 회로의 출력에 결합된다. 출력 인터페이스는 PAM 모드에 의해 적어도 일부 결정된 레이트로 포맷화된 데이터 스트림으로부터 데이터 워드를 출력하도록 구성된다.
멀티모드 PAM 수신기의 일부 실시예는, PAM 모드가 제1 PAM 모드일 때, 일련의 N-PAM 심볼을 수신하고, PAM 모드가 제2 PAM 모드일 때, 일련의 M-PAM 심볼을 수신한다. 일반적으로, N과 M 각각은 2, 4, 8, 16, 및 32로 이루어지는 군으로부터 선택되지만 서로 같지 않다. 일부 실시예에서, 수신기는 멀티모드 PAM 출력 드라이버의 총 출력 데이터 레이트가 제1 PAM 모드 및 제2 PAM 모드에 대하여 동일하도록 구성된다.
멀티모드 PAM 수신기의 일부 실시예는, PAM 모드가 제1 PAM 모드일 때 수신기 회로의 일부를 디스에이블하도록 구성된다. 일부 실시예는 PAM 모드가 제1 PAM 모드일 때 제1 심볼 길이를 가지고 PAM 모드가 제2 PAM 모드일 때 제2 심볼 길이를 가지도록 구성된 지연 회로를 갖는 수신 등화 회로를 포함한다. 이러한 실시예 중 일부에서, 제1 심볼 길이는 제2 심볼 길이보다 길다. 예를 들어, 제1 심볼 길이는 제2 심볼 길이의 두배이다.
본 발명의 다른 측면은 멀티모드 PAM 트랜시버를 제공한다. 멀티모드 PAM 트랜시버는, 제1 일련의 심볼을 출력하며 PAM 모드를 분류하는 PAM 모드 신호를 수신하도록 구성된 멀티모드 PAM 출력 드라이버를 포함한다. 상기 트랜시버는 또한, 제2 일련의 심볼을 수신하며 PAM 모드 신호를 수신하도록 구성된 멀티모드 PAM 수신기를 포함한다. 제1 일련의 심볼은 PAM 모드가 제1 PAM 모드일 때, N-PAM 심볼을 포함하고, PAM 모드가 제2 PAM 모드일 때, M-PAM 심볼을 포함하며, N은 M과 같지 않다.
멀티모드 PAM 트랜시버의 일부 실시예에서, 멀티모드 PAM 출력 드라이버와 멀티모드 PAM 수신기가 하나의 집적 회로에 구현된다. 멀티모드 PAM 트랜시버의 다른 실시예에서, 멀티모드 PAM 출력 드라이버와 멀티모드 PAM 수신기가 하나의 인쇄회로기판에 구현된다.
멀티모드 PAM 트랜시버의 일부 실시예에서, 제1 일련의 심볼은 PAM 모드가 제1 PAM 모드일 때 제1 심볼 레이트로 출력되는 반면, 상기 제1 일련의 심볼은 PAM 모드가 제2 PAM 모드일 때 제2 심볼 레이트로 출력된다. 이러한 실시예에서, 제1 심볼 레이트는 제2 심볼 레이트보다 크다. 이러한 실시예 중 일부에서는, N, M, 제1 심볼 레이트 및 제2 심볼 레이트는, 멀티 PAM 트랜시버가 제1 PAM 모드에 있을 때의 제1 일련의 심볼의 데이터 레이트는, 멀티 PAM 트랜시버가 제2 PAM 모드에 있을 때의 제1 일련의 심볼의 데이터 레이트와 동일하도록 관련된다.
멀티모드 PAM 트랜시버의 일부 실시예는 PAM 모드 신호를 생성하도록 구성된 제어 회로를 더 포함한다. 이러한 실시예의 일부에서는, 제어 회로가 PAM 모드 신호와 결합되고, 상기 제어 회로가 제2 일련의 심볼로부터 유도된 데이터를 멀티 PAM 수신기로부터 판독하도록 구성되고, 상기 제어 회로가 판독된 데이터에 적어도 일부 기초하여 PAM 모드 신호를 생성하도록 더 구성된다. 이러한 실시예 중 일부에서는, 판독된 데이터는 아이 다이어그램에 관한 정보를 포함한다. 이러한 실시예 중 일부에서는, 판독된 데이터는 에러 레이트에 관한 정보를 포함한다.
멀티모드 PAM 트랜시버의 일부 실시예는, PAM 모드 신호에 의해 결정된 클록 레이트를 갖는 출력 클록을 생성하도록 구성된 클록 회로를 더 포함한다. 이러한 실시예의 일부에서는, 클록 회로가 위상 고정 루프(PLL)를 포함한다.
본 발명의 다른 측면은 심볼 전송 방법을 제공한다. 멀티모드 PAM 출력 드라이버는 미리정의된 다수의 PAM 모드로부터 선택된 분류된 PAM 모드에서 동작하도록 구성된다. 멀티모드 PAM 출력 드라이버는 일련의 심볼을 출력한다. 일련의 심볼은 PAM 모드가 제1 PAM 모드일 때 N-PAM 심볼을 포함한다. 일련의 심볼은 PAM 모드가 제2 PAM 모드일 때 M-PAM 심볼을 포함하며, N은 M과 같지 않다. 일부 실싱PDp서, M과 N은 모두 2, 4, 8, 16, 및 32로 이루어지는 군으로부터 선택된 정수이다.
일부 실시예는, 미리 정의된 심볼 레이트로 제1 신호 경로상에 일련의 심볼 을 구동하도록 멀티모드 PAM 출력 드라이버를 동작하는 단계를 포함한다. 상기 시퀀스는 다수의 심볼을 포함하고, 각각의 심볼은 미리 결정된 제1 PAM 레벨 수 중 각각의 레벨을 갖는다. 멀티모드 PAM 수신기에서 일련의 심볼은 제2 신호 경로로부터 수신된다. 일련의 구동된 심볼과 일련의 수신된 심볼 사이의 관계에 기초하여, 에러 메트릭이 결정된다. 에러 메트릭이 에러 메트릭 역치보다 클 때, 심볼 레이트, PAM 레벨의 수, 또는 이들 모두가 변한다. 이후, 멀티모드 PAM 출력 드라이버를 동작하는 단계, 멀티모드 PAM 수신기에서 수신하는 단계, 에러 메트릭을 결정하는 단계가 반복된다.
본 방법의 이러한 실시예의 일부에서는, 심볼 레이트는 다수의 이용가능한 심볼 레이트로부터 심볼 레이트를 선택하는 것에 의해 결정되며, 상기 다수의 이용가능한 레이트는 제1 심볼 레이트와 제2 심볼 레이트를 포함하며, 제2 심볼 레이트는 제1 심볼 레이트의 두 배이다. 일부 실시예에서, 제2 심볼 레이트와 제1 심볼 레이트 사이의 비는 log2(N)/log2(M)과 같다.
본 방법의 일부 실시예에서, 멀티모드 PAM 출력 드라이버는 다수의 미리 결정된 심볼 레이트로부터 선택된 제1 심볼 레이트로 제1 일련의 심볼을 구동한다. 상기 일련의 심볼은 다수의 심볼을 포함하고, 각각의 심볼은 제1 PAM 레벨 수 중 각각의 레벨을 갖는다. 제1 PAM 레벨 수는 다수의 이용가능한 PAM 레벨로부터 선택된다. 멀티모드 PAM 수신기에서 제1 일련의 심볼이 수신된다. 제1 일련의 수신된 심볼의 전압 및 타이밍 특징에 기초하여, 제1 집합의 신호 특성이 결정된다. 신호 특성의 집합는 제1 심볼 레이트와 제1 PAM 레벨의 수에 대응한다. 이후, 멀티모드 PAM 드라이버는 다수의 미리 결정된 심볼 레이트로부터 선택된 제2 심볼 레이트로 제2 일련의 심볼을 구동하며, 상기 제2 일련의 심볼에서 각각의 심볼은 제2 PAM 레벨 수 중 각각의 레벨을 갖는다. 제2 일련의 심볼은 멀티모드 PAM 수신기에서 수신된다. 제2 신호 특성의 집합은 제2 일련의 수신된 심볼의 전압 및 타이밍 특징에 기초하여 결정된다. 마지막으로, 제1 및 제2 특성 집합에 기초하여, 시스템의 동작의 모드를 선택하고, 상기 동작의 모드는 적어도 심볼 레이트와 PAM 레벨의 수에 의해 분류된다.
데이터 전송 시스템 . 도 1에는 데이터 전송 시스템(100)의 실시예가 기술되어 있다. 임의의 종류의 디지털 또는 아날로그 시스템일 수 있는 전송 디바이스(102)는 신호들(103)을 출력 드라이버(110)에 제공한다. 신호들(103)은 전형적으로 전송될 데이터를 포함한다. 일부 실시예들에서, 시스템 클록("SysClk")은 전송 디바이스(102)로부터 드라이버(110)로 제공될 수 있다. 다른 실시예들에서, 전송 디바이스(102) 및 출력 드라이버(110)는 외부 클록 회로(도시안됨)로부터 시스템 클록(SysClk)을 수신한다. 출력 드라이버(110)는 채널(114)상의 하나 이상의 심볼들(112)을 구동시킨다. 채널(114)은 인쇄회로기판상의 트레이스, 연선들(twisted pair wires)의 세트, 도터(daughter) 카드로부터 마더보드로 그리고 다시 또 다른 도터 카드로의 복잡한 신호 경로, 또는 데이터 전송이 수행되는 다수의 다른 물리적 환경들중 어느 하나일 수 있다. 전형적으로, 전송 디바이스(102) 및 출력 드라이버(110)는 단일 인쇄회로기판(106)상에서 구현될 수 있다. 일부 실시 예들에서, 디바이스(102) 및 드라이버(110)는 동일한 집적회로상에서 구현될 수 있다.
심볼들(112)은 채널(114)을 통해 전파하며 수신기(120)에 의하여 수신된다. 수신기(120)는 심볼들(112)을 디코딩하여 결과적인 신호들(105)을 수신 디바이스(104)에 제공한다. 전형적으로, 신호들(105)은 심볼들(112)로부터 디코딩된 데이터를 포함한다. 채널(114)은 동축 케이블, 인쇄회로기판상의 일련의 금속 트레이스들, 마이크로파 또는 무선주파수 신호들이 전파하는 경로 등을 포함하는(그러나 이에 제한되지 않음) 다수의 형태의 링크들 중 어느 하나 일 수 있다. 부가적으로, 신호들(105)은 수신기 클록("RxClk")을 포함할 수 있다. 일부 실시예들은 수신기 클록(RxClk)을 나타내는 심볼들에 대한 전용 라인을 채널(114)의 부분으로서 포함한다. 다른 실시예들에서, 수신기 클록은 심볼들(112)의 부분으로서 직접 수신된다. 일부 실시예들에서, 수신기 클록(RxClk)은 수신기(120)에 의하여 심볼들(112)로부터 유도된다. 이들 실시예들에서, 수신기(120)는 전형적으로 클록 복원 회로를 포함한다. 수신 디바이스(104)는 임의의 종류의 아날로그 또는 디지털 처리유닛일 수 있다. 일부 실시예들에서, 도 1에 도시된 바와 같이, 수신 디바이스(104) 및 수신기(120)는 단일 인쇄회로기판(108)상에 구현된다. 다른 실시예들에서, 디바이스(104) 및 수신기(120)는 단일 집적회로상에 구현된다.
출력 드라이버(110)의 동작은 제어기 회로(116)에 의하여 선택적으로 영향을 받는다. 예컨대, 하나 이상의 심볼들(112)의 출력 레이트 및 심볼들(112)이 신호(103)의 데이터를 인코딩하는 변조 방식은 제어기 회로(116)에 의하여 출력 드라 이버(110)에 제공된 하나 이상의 신호들의 상태에 따라 변화할 수 있다. 제어기 회로(116)는 인쇄회로기판(106)상에 배치되거나, 인쇄회로기판(108)상에 배치되거나, 인쇄회로기판(106)상에 부분적으로 배치되거나 인쇄회로기판(108)상에 부분적으로 배치되거나, 또는 인쇄회로기판(106)상에 배치되지 않고 또한 인쇄회로기판(108)상에 배치되지 않을 수 있다. 제어기 회로(116)는 수신기(120)의 동작에 선택적으로 영향을 미친다. 예컨대, 수신기(120)는 다양한 변조 방식들에 의하여 변조된 심볼들을 디코딩하도록 구성된 다수의 부회로들을 포함할 수 있다. 일부 실시예들에서, 제어기 회로(116)는 하나 이상의 신호들을 수신기(120)에 제공하여, 수신기(120)로 하여금 현재의 변조방식에서 심볼들(112)을 디코딩하는데 필요하지 않은 일부 부회로들을 디스에이블하도록 하며 결국 전력이 절약된다. 일부 실시예들에서, 제어기 회로(116)는 수신기(120)에 의하여 제공된 정보에 기초하여 하나 이상의 모드 신호들의 상태를 적어도 일부분 결정한다. 수신기(120)는 수신된 심볼들(112)에 대한 정보를 제어기 회로(116)에 제공한다. 일부 실시예들에서, 제공된 정보는 지터, 상승시간, 하강시간, 오버슈트, 및 언더슈트, 또는 이들의 부분집합을 포함하는(그러나, 이에 제한되지 않음), 수신된 심볼들(112)의 타이밍의 다양한 특징에 관한 것이다. 다른 예로서, 제어기 회로(116)는 출력 드라이버(110)로 하여금 데이터의 미리 결정된 검사 시퀀스를 채널(114)상의 심볼들(112)로서 구동시키도록 출력 드라이버(110)에 명령할 수 있다. 그 다음에, 수신기(120)는 수신될때 채널(114)에 의하여 다양한 형태의 왜곡을 받은 심볼들(112)을 디코딩한다. 그 다음에, 수신기(120)는 디코딩된 데이터를 제어기 회로(116)에 제공할 수 있다. 검사 데이터 및 수신된 데이터간의 차이들에 기초하여, 제어기 회로(116)는 채널(114)을 통해 낮은 에러율 전송을 달성하기 위하여 모드 신호의 상태를 변화시킬 수 있다. 일부 실시예들에서, 제어기 회로는 이러한 방식으로 펄스 진폭 변조(PAM) 방식을 선택한다.
도 1에 도시된 데이터 전송 시스템은 복잡한 통신채널(114)을 통한 고데이터율 전송이 바람직한 많은 전형적인 시스템들 중 단지 한 시스템을 나타낸다. 예컨대, 다른 데이터 전송 시스템들에서, 채널(114)은 그것의 길이를 따라 양방향으로 신호를 전파할 수 있는 양방향 채널이다. 이들 시스템들 중 일부 시스템에서, 채널의 양 단부(예컨대, 도 1에서 기판(106) 및 기판(108))상의 디바이스들은 각각 다른 디바이스에 심볼들을 전송하고 다른 디바이스로부터 심볼들을 수신한다. 이들 시스템들은 채널(114)을 통해 양방향으로 심볼들을 동시에 전파함으로서 채널(114)의 양방향성을 이용할 수 있다. 다른 시스템들에서는 심볼들이 채널(114)을 통해 주어진 시간에 한 방향으로만 이동한다. 일부 실시예들에서, 기판들(106, 108)은 각각 출력 드라이버(110) 및 수신기(120)를 포함한다. 일부 실시예들에서, 채널(114)은 하나 이상의 단방향 채널들, 하나 이상의 양방향 채널들, 또는 이들의 결합을 포함할 수 있다.
펄스 진폭 변조(PAM) . 펄스 진폭 변조는 채널을 통해 아날로그 및/또는 디지털 데이터를 전송하기 위하여 사용되는 다수의 디지털 변조 방식들(펄스 구간 변조(PDM) 및 펄스 위치 변조(PPM)를 포함)중 하나이다. 이러한 변조 방식의 다중-레벨 버전은 전송된 심볼들의 주파수를 증가시키지 않고 전송될 수 있는 데이터량 을 증가시키는 수단을 제공한다. 이 다음부터, 심볼이 N-레벨 중 어느 한 레벨이라고 가정할 수 있는 PAM 변조 방식은 N-PAM으로서 언급될 것이다. 따라서, 4-PAM 변조 방식에서, 심볼은 4개의 레벨 중 하나로 가정된다. 예를 들어, 최대 기준 전압(Vref)과 관련하여, 데이터는 4-PAM 방식으로 그레이 코딩될 수 있다. 그레이 코딩된 4-PAM 변조 방식의 예에서, 비트-쌍(00)을 나타내는 심볼은 0의 이상적인 전압 레벨을 가지며, 비트-쌍(10)을 나타내는 심볼은 Vref/3의 이상적인 전압 레벨을 가지며, 비트-쌍(11)을 나타내는 심볼은 Vref의 이상적인 전압 레벨을 갖는다. 몇몇 실시예에서, 심볼들은 인코딩되어 전송 채널에 있는 도전체 쌍에 다양한 전류로서 구동(차동 전류-모드 시그널링)된다. 다른 실시예에서, 심볼들은 단일 도전체에 전류로서 구동(싱글 엔드형 전류-모드 시그널링)된다. 또 다른 실시예에서, 심볼들은 하나 이상의 도전체에 대해 전압 레벨로서 구동된다.
통상의 2-PAM 변조 방식은 단지 두 개의 개별 레벨 중 하나를 추정하는 심볼로 구동한다. 4-PAM 시리얼 링크에서 각각의 심볼은 2-PAM 방식에서 각각의 심볼보다 2배 많은 데이터를 운반한다. 고정된 최대 신호 레벨의 경우, 더 큰 노이즈 이득이 가능한 심볼 레벨들 사이에 존재하므로 2-PAM은 통상적으로 최적의 데이터 전송 레이트를 제공하였다. 더 큰 노이즈 마진에 의해, 차례로, 모호성이 심볼의 디코딩에 존재하기 전에 더 큰 레벨의 노이즈가 신호를 오염시킬 수 있다.
그러나 시스템 설계자들은 1Gbps 이상에서 동작하는 시리얼 링크 기술로 전향함에 따라, 멀티 레벨 시그널링 방식은 고정된 심볼 레이트로 심볼들을 전송하면서 데이터 전송 레이트를 증가시키거나, 낮은 심볼 레이트로 심볼들을 전송하면서 소정의 데이터 전송 레이트를 유지한다. 이러한 융통성은 비트 에러 레이트(수신기가 올바르지 않게 심볼을 디코딩하는 확률)를 최소화하게 한다. 더 높은 데이터 및 심볼 레이트에서, 신호 저하의 다양한 원인은 PAM 변조에 대한 최적 수의 레벨의 선택을 복잡하게 한다. 예를 들어, 교류 전류 또는 전류의 짧은 펄스가 고체 전기 도전체의 외부 표면 부근에 대부분 흐르는 소위 "표피 효과"는 더 높은 주파수에서 도전체의 효과적인 저항을 증가시키는 경향이 있다. 표피 효과로부터 초래된 손실은 대략 주파수의 제곱근에 비례하며, 심볼 레이트(그리고, 결론적으로 주파수)가 증가함에 따라 노이즈 이득을 낮춘다. 다른 예로써, 유전 손실은 보드 트레이스 상의 신호 에너지가 주위의 보드 유전체에 대한 열로 인해 손실되게 한다. 이러한 경우, 트레이스 상의 신호에 의해 유래된 전기장은 유전체 내의 전자 흐름을 초래한다. 이러한 손실은 주파수와 선형적으로 증가한다. 더욱이, 하나의 도전체로부터 다른 도전체로의 신호의 용량성 커플링으로부터 유래하는 혼선은 예를 들어, 신호 트레이스의 근접하게 이격된 어레이의 정밀한 기하구조에 의존하는 복잡한 방식으로 전송된 심볼 상으로 노이즈를 전달한다. 임피던스 부정합에 의한 반사는 새로운 보드, 재료 또는 라인 폭들이 심볼 경로에 도입되기 때문에 다양한 원인으로 인해 발생할 수도 있다. 다른 문제로서, 통상적으로 주파수가 높아질수록 신호 손실이 더 커진다.
최적 데이터 전송을 위한 2-PAM 대 4-PAM . 도2를 참조하면, 통상의 전송 채널의 전달함수(200)의 크기(202)가 도시된다. 전달함수(200)의 크기(202)는 채널로 구동된 신호 레벨에 대한 전송 채널의 출력으로 측정되는 신호 레벨(예를 들어, 전압 레벨 또는 전류 레벨일 수 있음)의 비에 대응한다. 제1 심볼 레이트(204)에서, 채널 응답은 제1 크기(206)를 갖는다. 제2 심볼 레이트(208)에서, 채널 응답은 제2 크기(210)를 갖는다. 제2 크기(210)는 주파수 및 결국 심볼 레이트로 인한 손실(유전 손실, 표피 효과 등을 포함함)의 증가 때문에 제1 크기(206)보다 통상적으로 더 크다. 도2에 도시된 특정 상황에서, 제2 심볼 레이트(208)는 제1 레이트의 절반이며, 제2 크기(210)는 제1 크기(206)의 세배이다. 이러한 상황 아래서, 제2 심볼 레이트(208)에서 동작하는 4-PAM 방식과 관련한 노이즈 이득은 제1차 근사에서 제1 레이트(204)에서 동작하는 2-PAM 방식과 관련한 이득과 동일할 것이다. 더 높은 차수 효과는 통상적으로 (레이트(208)에서 동작하는 4-PAM의) 전자의 노이즈 이득과는 상이한 (레이트(204)에서 동작하는 2-PAM의) 후자의 노이즈 이득을 초래한다. 따라서, PAM 모드 및 심볼 레이트의 자동 검색 및 선택이 요구된다.
4-PAM 방식의 심볼 레이트의 두 배에서 동작하는 2-PAM 방식의 성능을 조사하기 위해, 도3a 및 3b를 참조한다. 도3a에는, 2-PAM 시스템의 소위 "아이 다이어그램(eye diagram)" 300-A가 도시된다. 아이 다이어그램은 필수적으로 데이터 전송 시스템에서 수신된 다수의 심볼의 시간 이력의 오버레이이다. "아이"(306 또는 308)의 길이 및 폭은 전송 시스템에 대한 우수한 특성으로 작용하는데, 이는 이들이 심볼들을 명확하게 디코딩하는데 요구되는 복잡성의 레벨을 결정하기 때문이다. 아이 다이어그램(300-A)은 심볼 레이트의 역수의 두 배인 시간(301)으로부터 시간(304)까지 측정된 시간 간격에 걸치는 이웃한 심볼 쌍에 대한 것이다. (시간(301)으로부터 시간 (302)에 걸치는 시간 간격에 의해 한정된) 심볼 폭은 심볼 레이트의 역수이다. 2-PAM 시스템에서 심볼은, 심볼의 최대 입력 레벨과 관련하여 측정되듯이, 두 레벨: 0(수평축에 대응함) 또는 최대 레벨(제1 크기(206)에 대응함) 중 하나를 갖는다. 아이(306, 308)의 폭은 이에 한정되는 것은 아니지만, 타이밍 지터, 심볼 간 간섭(ISI) 및 전송 채널의 분산을 포함하는 다양한 영향으로 인해 각각 심볼 폭(시간(301)과 시간(302) 사이의 간격)보다 작다. 아이(306, 308)의 높이는 제한 대역 전송 채널에 있어서의 손실과 관련된 많은 영향으로 인해 모두 제 1 크기(206)보다 작다.
도 3b로 돌아가면, 4-PAM 시스템에 대한 아이 다이어그램(300-B)이 도시된다. 도시한 4-PAM 시스템에서, (시간(301)과 시간(304) 사이의 간격으로 규정된) 심볼 폭은 도 3a의 2-PAM 시스템의 심볼 폭의 2배이다. 따라서 도 3b에 나타낸 4-PAM 시스템의 총 데이터 전송률은 도 3a의 2-PAM 시스템과 같다. 4-PAM 시스템에서 (제 2 크기(210)와 거의 동일한) 최대 수신 신호 레벨은 도 2에 나타낸 채널 특성에 따라 2-PAM 시스템의 (제 1 크기(206)와 거의 동일한) 최대 신호 레벨보다 높다. 이는 많은 채널의 경우(예를 들어, 도 2의 특성을 갖는 채널들) 고주파 신호가 저주파 신호보다 더 느리게 감쇠하기 때문이다. 따라서 일정한 입력 심볼 크기에 대해 심볼 레이트가 증가함에 따라 최대 출력 심볼 크기는 감소한다. 특히, 도 3a 및 3b에 나타낸 바와 같이, 제 2 크기(210)는 제 1 크기(206)보다 3배 더 높다. 이러한 상황에서(즉, 전송기에서 일정한 피크-대-피크 전압 진폭을 가정하면), 허용할 수 있는 신호 레벨(316, 318, 319)과 직접 관련된 4-PAM 시스템의 노이즈 마진은 2-PAM 시스템과 실질적으로 동일하다. 4-PAM 시스템에는 심볼마다 3개의 아 이(310, 312, 314)가 있다. (심볼 폭이 2배일 때 채널 응답의 크기가 3배인) 도 3a 및 3b의 특정 가정 하에서는, 4-PAM 또는 2-PAM 시그널링의 채용에 있어서 일정한 1차적인 이점이 없다.
그러나 최신 데이터 전송 시스템에 대항하는 복잡한 전송 채널에서는, 2-PAM 또는 4-PAM 시그널링의 이용에 종종 명백한 이점이 있다. 그 이점은 전압 마진 또는 타이밍 마진, 또는 그 둘 다의 차이에 기인할 수 있다. 예를 들어, 도 3c는 인쇄 회로 기판 환경에서 전송 채널의 통상적인 2-PAM 아이 다이어그램(300-C)을 나타낸다. 도 3d는 동일한 전송 채널의 통상적인 4-PAM 아이 다이어그램(300-D)을 나타낸다. 도 3c를 참조하면, 2-PAM 시스템에서 심볼 폭(시간(301) 내지 시간(302))은 최대 등화 신호 레벨을 레벨(320)로 제한한다. 도 3d를 참조하면, 더 긴 심볼 폭(시간(301) 내지 시간(304)) 및 그에 따른 저주파 성분으로 인해 최대 등화 신호 레벨(326)이 더 높아진다. 그러나 레벨(326)은 2-PAM 최대 레벨(320)의 3배만큼 크지 않고, 그 결과 중간 신호 레벨(322, 324) 또한 비교적 낮다. 따라서 도 3c의 2-PAM 방식에 관련된 아이(328, 330)는 도 3d의 4-PAM 방식에 관련된 아이(332, 334, 336)보다 전압이 상당히 크다. 설명한 심볼 레이트의 이러한 물리적 전송 채널에 대해, 2-PAM 시그널링은 2개의 시스템의 데이터 전송률이 동일하더라도 오류 없는 더 높은 데이터 수신율을 산출하기 쉬울 것이다. 더 급경사의 감쇠 특성을 갖는 다른 채널에서, 4-PAM 아이는 2-PAM 아이보다 더 크고 4-PAM 아이는 오류 없는 더 높은 데이터 레이트를 산출하게 된다.
도 3e 및 3f는 오류 없는 데이터 레이트가 시스템의 타이밍 마진에 의해 제 한되는 2-PAM 및 4-PAM 시스템의 아이 다이어그램(300-E) 및 아이 다이어그램(300-F)을 나타낸다. 도 3e에 나타낸 2-PAM 시스템의 아이(348, 350)는 도 3c에 나타낸 상위 계층 자취의 2-PAM 시스템만큼 넓지 않다. 사실, 아이 다이어그램(300-F)의 아이(352, 354, 356)는 4-PAM 동작의 더 낮은 나이퀴스트 주파수 및 감소한 심볼 간 간섭으로 인해 도 3e에 나타낸 2-PAM 시스템보다 상당히 더 넓다. 따라서 이러한 시스템의 경우, 4-PAM 시그널링은 또 두 시그널링 방식의 데이터 전송률이 동일하더라도 2-PAM 시그널링보다 높은, 오류 없는 데이터 수신율을 제공한다. 특정 물리적 전송 채널에 의해 오류 없는 최적의 데이터 수신율을 산출하기 위해, 데이터 전송 시스템은 4-PAM 및 2-PAM 시그널링 간 선택하도록 구성될 수 있다. 이러한 데이터 전송 시스템에 대한 인터페이스는 애플리케이션 로직에 대해 이러한 선택을 투명하게 한다. 도 1로 돌아가면, 데이터 전송 시스템(100)의 어떤 실시예에서는, 출력 드라이버(110)가 다양한 심볼 레이트로 다중 PAM 심볼을 구동할 수 있는 멀티 모드 PAM 출력 드라이버이다. 마찬가지로, 수신기(120)는 다양한 심볼 레이트로 다중 PAM 심볼을 수신할 수 있는 멀티 모드 PAM 수신기이다.
멀티 모드 PAM 트랜시버 . 도 4를 참조하면, 멀티 모드 PAM 트랜시버(400)의 실시예가 도시된다. 이러한 트랜시버(400)는 출력 드라이버(110)의 실시예, 수신기(120)의 실시예와 같이, 또는 출력 드라이버(110) 및 수신기(120)의 실시예와 같이 데이터 전송 시스템(100)(도 1)의 일부로서 채용될 수 있다. 다시 도 4를 참조하면, 멀티 모드 PAM 트랜시버(400)의 실시예는 멀티 모드 PAM 출력 드라이버(110) 및 멀티 모드 PAM 수신기(120)를 포함한다. 데이터 입력 핀(402)에 의해 트랜시버 에 병렬 데이터가 제시된다. 몇몇 실시예들에서, 40개의 입력 데이터 핀들(402-1 내지 402-40)이 제공된다. 다른 실시예들에서, 핀들의 개수는 트랜시버의 다양한 모드들에 따라 다양하게 16, 20 또는 32가 된다. 핀들(402) 및 핀(404) 뿐만 아니라, 하기에서 설명된 다른 핀들은 몇몇 실시예들에서 집적 회로 패키지 상의 핀들임에 유의하라. 그러나, 패키지 및 핀들의 사용은 본 발명에 필수적인 것은 아니다. 다른 실시예들에서, 핀들(402, 404) 및 본 명세서에 개시된 모든 다른 핀들은 입력 또는 출력 데이터에 사용되는 포트들 또는 임의의 다른 형태의 결합이 될 수 있다.
몇몇 동작 모드들에서, 병렬 인터페이스(406)는 핀들(402)로부터 데이터 처리를 수행한다. 트랜시버(400)의 몇몇 실시예들은 적어도 두개의 별개의 동작 워드 모드들을 갖는다. 제 1 워드 모드에서, 8 비트 그룹들은 전송 채널을 통한 전송용 워드들로 지정된다. 제 2 워드 모드에서, 10 비트의 그룹들은 전송 채널을 통한 전송용 워드들로 지정된다. 몇몇 실시예들에서, 입력 데이터 핀들(402)을 통해 데이터를 공급하는 디바이스가 트랜시버(400)가 현재 동작하는 워드 모드를 인식하지 못하는 것은 바람직할 수 있다. 따라서, 몇몇 실시예들에서, 병렬 인터페이스는 핀들(402)을 통해 하나 이상의 8 비트 그룹들을 수신하고, 트랜시버(400)가 제 2 워드 모드일 때 그룹들을 상응하는 10 비트의 에러 정정 코딩된 그룹들로 인코딩한다. 트랜시버(400)가 제 1 워드 모드일 때, 8 비트 그룹들은 병렬 인터페이스(406)에 의해 래치(latch)된다.
인터페이스(406)는 레지스터들(408)에 인코딩되거나 인코딩되지 않은 데이터 를 제공한다. 몇몇 실시예들에서, 레지스터들(408)은 예를 들면 래치들과 같은 직렬 변환기(410)로 통합된다. 몇몇 실시예들에서, 각각의 레지스터(408)는 SysClk(414)의 에지들에서 데이터의 거의 10 비트를 래치한다. 일 실시예에서, 4개의 레지스터들(408)은 모두 SysClk(414)의 단일 클록 사이클 동안 SysClk(414)의 에지들에서 데이터의 40 비트보다 많이 래치한다. 적어도 두개의 워드 모드들에 부가하여, 상기 실시예에서, 트랜시버(400)는 또한 적어도 2개의 개별 바이트 모드들을 갖는다. 제 1 바이트 모드에서, 2개의 바이트들(8비트 또는 10비트 그룹들)은 병렬 인터페이스(406)에서 동시에 래치된다. 제 2 바이트 모드에서, 4개의 바이트들은 병렬 인터페이스(406)에서 동시에 래치된다. 따라서, 트랜시버(400)가 제 2 워드 모드이고, 제 2 바이트 모드일 때, 레지스터들(408)은 동시에 40 비트를 래치한다. 유사하게, 트랜시버(400)가 제 1 워드 모드이고 제 1 바이트 모드일 때, 레지스터들(408)은 데이터의 16 비트를 동시에 래치한다.
레지스터들(408)에 의해 래치된 데이터는 클록 신호(464)를 전송함으로써 제어된 레이트로 직렬 변환기(410)에 의해 직렬화된다. 클록 회로(480)는 SysClk(414) 및 바람직하게 모드 레지스터(461)에 저장된 모드 신호들(463)에 기초하여 클록 신호(464)를 전송하는 출력들을 발생한다. 직렬 변환기(410)의 동작은 도 5를 참조하여 하기에서 추가로 설명된다. 클록 회로(480)가 도 4에서 멀티 모드 PAM 수신기(120)의 일부로서 도시되지만, 다른 실시예들에서, 클록 회로(480)는 멀티 모드 PAM 출력 드라이버(110)의 일부이다. 몇몇 다른 실시예들에서, 클록 회로(480)의 다수 부분들은 드라이버(110) 및 수신기(120) 사이에 분포된다.
직렬 변환기(410)에는 모드 레지스터(461)로부터의 모드 신호들(463)이 제공된다. 모드 레지스터(461)는 도 4에서 멀티 모드 PAM 수신기(120)의 일부로서 도시되지만, 다른 실시예들에서, 모드 레지스터(461)는 멀티 모드 PAM 출력 드라이버(110)의 일부이다. 다른 실시예들에서, 모드 레지스터(461)는 드라이버(110) 및 수신기(120) 모두의 외부에 포함된다. 다른 실시예들에서, 모드 신호들(463)은 트랜시버(400) 외부의 회로에 의해 직렬 변환기(410)로 제공된다.
직렬화된 데이터는 직렬 변환기(410)로부터 멀티 모드 PAM 출력 드라이버(462)로 제공된다. 드라이버(462)는 출력 핀들(416)을 통해 단일 전송 채널로 심볼들을 구동한다. 몇몇 실시예들에서, 드라이버(462)는 2개의 보충 핀들(416-1, 416-2)에서 서로다른 전류 모드 심볼들을 구동한다. 다른 실시예들에서, 드라이버(462)는 단일 핀(416)을 구동한다. 다른 실시예들에서, 드라이버(462)는 전압 모드 심볼들을 구동한다. 몇몇 다른 실시예들에서, 전송 등화 회로(412)는 출력 드라이버(462)에 제공된 데이터에 기초하며, 등화 정정 신호들을 출력 핀들(416)에 제공한다.
본 명세서에 개시된 트랜시버(400)의 실시예들은 다수의 PAM 모드에서 동작할 수 있다. 제 1 PAM 모드에서, 멀티 모드 PAM 출력 드라이버(462)에 의해 구동된 심볼들은 N-PAM 심볼들이다. 제 1 PAM 모드에서, 멀티 모드 PAM 출력 드라이버(462)에 의해 구동된 심볼들은 N-PAM 심볼들이다. 제 2 모드에서, 심볼들은 M-PAM 심볼들이다. N 및 M은 모두 정수들이며, 몇몇 실시예들에서 2, 4, 8, 16 및 32를 포함하는 그룹으로부터 선택된다. 일 실시예에서, N은 2이고, M은 4이다. 핀들(416)로 구동된 심볼들을 변조하는데 사용되는 PAM 레벨들의 개수에 부가하여, 드라이버(462)가 심볼들을 구동하는 레이트(하기에서 심볼 레이트라 지칭됨)는 트랜시버(400)의 PAM 모드에 따라 변화한다. 상기 실시예에서, 제 1 PAM 모드(심볼들이 2-PAM 심볼들임)에서의 심볼 레이트는 제 2 PAM 모드(심볼들이 4-PAM 심볼들임)에서의 심볼 레이트의 2배이다. 따라서, 상기 PAM 모드에서, 동일한 데이터 전송 레이트가 달성된다.
트랜시버(400)는 또한 데이터 전송 채널로부터 심볼들을 수신한다. 일 실시예에서, 각각의 심볼은 핀들(450-1 및 450-2)을 통해 서로 다른 전류 모드 심볼들로 수신된다. 다른 실시예들에서, 수신된 심볼들은 싱글 엔드형 심볼들이며, 하나의 핀(450)을 통해 수신되고, 전류 모드 또는 전압 모드 심볼들이 될 수 있다. 멀티모드 PAM 수신기(453)는 하나 이상의 심볼들을 수신하고 심볼들의 스트림을 직병렬 변환기(deserializer)와 데이터 복구 회로(456)에 제공한다. 몇몇 실시예들에서, 회로(453, 456)는 클록 및 데이터 복구 회로(700)(도 7)와 직병렬 변환기(800)(도 8)로서 각각 구현된다. 이러한 회로들은 각각 참조된 도면들과 연계하여 이하에서 상세히 논의된다. 몇몇 실시예들에서, 수신기(453)의 출력을 기초로 등화기(454)는 심볼들이 수신기(453)에 들어가기 이전에 등화 신호들을 수신된 심볼들에 부가한다.
몇몇 실시예들에서, 트랜스시버(400)는 상술한 바와 같이 다수의 PAM 모드들에서 동작한다. 몇몇 실시예들에서, 상기 모드는 모드 레지스터(461)에 의해 제공되는 모드 신호들(463)에 의해 전체적으로 결정된다. 다른 실시예들에서, 동작 모 드는 핀들(450) 상에 수신된 심볼들의 부분으로서 수신된 명령들에 의해 영향을 받는다. 일 실시예의 제 1 PAM 모드에서, 수신기(453)에 의해 수신된 심볼들은 제 1 심볼 레이트에서 수신된 N-PAM 신호들이다. 제 2 PAM 모드에서, 상기 심볼들은 제 2 심볼 레이트에서 수신된 M-PAM 신호들이다. 예를 들어, 일 실시예에서, N은 2이고 M은 4이다. 이러한 실시예들에서, 제 1 심볼 레이트는 제 2 심볼 레이트의 2배이다. 심볼들과 더불어, 트랜스시버(400)는 핀들(451)을 통해 심볼 클록을 선택적으로 수신한다. 다른 실시예들에서, 트랜스시버(400)는 트랜스시버(400)를 위한 하나 이상의 모드 신호들, 목표된 PAM 모드를 나타내는 모드 신호의 상태, 워드 모드, 바이트 모드, 또는 이들의 조합을 수신한다. 몇몇 실시예들에서, 차동 쌍(450)은 싱글 엔드형 신호를 수신하기 위한 단일 핀이다. 핀들 또는 쌍(450)에 의해 수신된 하나 이상의 신호들은 전압-모드 또는 전류-모드 신호들일 수 있다.
클록 회로(480)에 의해 제공된 하나 이상의 위상 벡터들(469)과 모드 레지스터(461)에 의해 제공된 모드 신호들(463)에 따라, 직병렬 변환기 및 데이터 복구 회로(456)는 수신기(453)로부터 심볼 스트림을 디코딩하고 디코딩 및 포맷화된 데이터를 레지스터들(458)에 제공한다. 레지스터들(458)은 수신기 클록 신호(465)에 의해 제공된 타이밍에 따라 포맷화된 데이터를 래치한다. 수신기 클록 신호("RxClk")(465)는 출력 핀(467)에도 선택적으로 제공된다. 레지스터들(458)에 의해 래치된 데이터는 출력 핀들(460)에서 이용가능하다. 몇몇 실시예들에서, 40개의 핀들(460)이 있다. 트랜스시버(400)의 다른 실시예들에서, 16, 20, 또는 32 핀들(460)이 있을 수 있다. 몇몇 실시예에서, 인터페이스는 레지스터들(458)과 출 력 핀들(460) 사이에 삽입되어 동작 모드와 무관하게 인접한 세트의 핀들 상에 출력 데이터를 배열한다.
멀티모드 PAM 전송기의 데이터 직렬화 . 도 5를 참조하면, 직렬 변환기(410)의 실시예에서, 데이터는 레지스터들(408)로부터 제공된다(도 4 참조). 일 실시예에서, 각각의 레지스터(408)는 10비트의 데이터만큼 동시에 제공한다. 다른 실시예들에서, 레지스터들(408)은 한번에 10비트 이하의 데이터를 제공할 수 있다. 각각의 레지스터(408)로부터 데이터는 각각 A<0:9>, B<0:9>,C<0:9>, 및 D<0:9>로 라벨링된다. A<0:9>의 표시는 본 발명에서 10비트의 데이터 A0, A1, A2, ..., A9를 집합적으로 지칭하는 것으로 사용된다. 몇몇 워드 모드들에서, 8 데이터 비트들이 각각의 레지스터(408)로부터 제공될 수 있다. 이러한 모드들에서, 하나 이상의 신호 라인들은 임의의 로직 상태에서 유지된다. 유사하게, 몇몇 바이트 모드에서, 4미만의 레지스터들(408)은 데이터를 직렬 변환기(410)로 제공한다. 이러한 모드들에서, 하나 이상의 데이터 라인들은 임의의 로직 레벨들을 가정할 수 있다. 예를 들어, 제 1 바이트 모드에서, 데이터 C<0:9> 및 D<0:9>와 연동되는 모든 데이터 라인들은 2개의 바이트 A 및 B만이 유효 데이터를 포함하기 때문에 임의의 로직 상태를 가정할 수 있다.
다른 실시예들에서, 직렬변환기(410)는 2개 이상의 파이프라인들(504, 406)을 포함한다. 예를 들어, 8-PAM 시그널링을 지원하는 실시예들에서, 직렬변환기(410)는 3개의 파이프라인들 포함한다 - 최상위 비트(LSB)를 위해 1개, 중간 유효비트(ISB)를 위해 1개, 최하위 비트(MSB)를 위해 1개. 일반적으로, 직렬변환 기(410)는 log2(N) 파이프라인들을 포함하고, 여기서 N은 심볼들의 전송에 사용되는 PAM 레벨들의 최대수이다.
도 5를 참조하면, 멀티모드 PAM 트랜스시버(400)의 동작 모드는 몇몇 실시예들에서, 3개의 모드 신호들(463)인 PAM_Mode, Word_Mode, 및 Byte_Mode에 의해 전체적으로 구체화된다. 모드 신호들(463)은 트랜스시버(400)가 있는 패키지 외부의 핀들을 통해 또는 임의의 다른 다양한 수단에 의해 모드 레지스터(도 4의 461)로부터 제공될 수 있다. 일 실시예에서, 모드 신호들(463)의 해석은 다음과 같다: PAM_Mode=0은 2-PAM 모드를 시그널링하고, PAM_Mode=1은 4-PAM 모드를 시그널링하며, Word_Mode=0은 8비트 바이트를 시그널링하는 반면, Word_Mode=1은 10비트 바이트를 시그널링하고, Byte_Mode=0는 워드당 2바이트(즉, 시스템 클록 사이클당 2바이트)를 시그널링하며, Byte_Mode=1은 워드당 4바이트(즉, 시스템 클록 사이클당 4바이트)를 시그널링한다. 다른 실시예들에서, 모드 신호(463)(PAM_Mode)는 1비트이상의 정보를 포함한다. 예를 들어, 8-PAM, 4-PAM, 및 2-PAM 심볼 전송을 지원하는 직렬변환기(410)에서, PAM_Mode는 3개의 별개의 PAM 모드들이 분명하게 식별될 수 있도록 2비트의 정보를 포함한다. 일반적으로, 2-PAM, 4-PAM, 8-PAM,... 및 N-PAM 심볼 전송을 지원하는 실시예들에서, 모드 신호(463)(PAM_Mode)는 적어도 log2(N) 비트의 정보를 포함한다.
클록 회로(480)(도 4)는 TxClk, Div2Clk, 및 Div4Clk(도 5)를 포함하는 하나 이상의 클록 신호들(464)을 직렬변환기(410)에 제공한다. 클록 신호들(464)의 생 성은 이하의 도 6a, 6b, 6c, 6d 및 6e의 설명과 연계하여 상세히 논의된다. 멀티플렉서(502)는 바이트(A, B, C, D)로부터 데이터를 명령하여 최하위 비트(LSB) 파이프라인(504)과 최상위 비트(MSB) 파이프라인(506)에 데이터 스트림을 출력한다. 도 5에 도시된 바와 같이, 각각의 파이프라인들(504, 506)이 10개의 스테이지를 포함하지만, 파이프라인들의 또다른 실시예들은 보다 많거나 보다 적은 스테이지를 포함할 수 있다. 파이프라인(504, 506)은 TxClk의 클록 속도에 의해 지정된 속도에서 스테이지들중 하나를 이동시킨다. 심볼들이 클록 주기당 2번 전송되는 실시예에서, TxClk는 트랜스시버(400)의 1/2 심볼 전송 속도와 같은 클록 주파수를 갖는다. 따라서, 쌍의 데이터는 심볼 주기당 한번 파이프라인(504, 506)을 나가, 직렬 변환기(410)로부터 출력 드라이버(462)로 전달된다. 일부 실시예에서, LSB 파이프라인(504)는 PAM_Mode =0인 경우 디스에이블 되어, 2-PAM 동작 모드를 나타낸다. 이런 방식에서, 직렬 변환기(410)의 전력 소모는 PAM_Mode=0 (2-PAM) 및 PAM_Mode=1 (4-PAM)인 경우 대략 동일하다. 이러한 실시예에서, 모든 파이프라인(504, 506)은 트랜시버(400)가 4-PAM 모드에 있는 경우 4-PAM 심볼 전송 속도와 동일한 클록 주파수에서 동작한다. 2-PAM 모드에서, LSB 파이프라인(504)은 디스에이블로 되고 MSB 파이프라인(506)은 2-PAM 심볼 전송 속도와 동일한 클록 주파수에서 동작한다. 2-PAM 심볼 전송 속도는 바람직하게 4-PAM 심볼 전송 속도의 2배이어서, MSB 파이프라인(506)은 4-PAM 모드에서 MSB 파이프라인(506)에 의해 소모되는 전력에 비해 2-PAM 모드에서 대략 2배의 전력을 소모시킨다. 그러나, 2-PAM 모드에서 LSB 파이프라인(504)을 디스에이블 함으로써, MSB 파이프라인(506)에 의 해 요구되는 추가적인 전력이 직렬 변환기(410)의 전력 소모를 실질적인 증가율 없이 공급될 수 있다.
도 5a를 참조로, LSB 파이프라인(504)에 제공된 비트 L<0:9>의 오더링이 도시된다. 도 5a에 도시된 회로 및 신호는 바람직하게 모두 멀티플렉서(502)(도 5)의 부분들이다. 각각의 멀티플렉서들(520, 522, 524, 532)은 바람직하게 10 ㅧ 2 멀티플렉서들이며, 단일 어드레스 신호에 기초하여 10 라인의 한 세트를 선택한다. PAM_Mode가 어서팅(asserting)되지 않으면(=0), 시스템은 2-PAM 모드에서 동작하고 멀티플렉서(532)의 "0" 입력이 그의 출력 L<9:0>으로 멀티플렉서(532)를 통과한다. PAM_Mode가 어서팅되면(=1), 시스템은 4-PAM 모드에서 동작하고, 멀티플렉서들(520, 522, 524)의 출력은 도 5a에 도시된 회로의 출력에 영향을 미친다. 4-PAM 모드에서만 사용되는 멀티플렉서들(520, 522, 524)은 홀수의 출력 비트상에서만 동작하여, 결국 L<0:9>의 콘텐츠(contents)에 영향을 미친다. 반대로, 도 5B를 참조하면, 멀티플렉서들(540, 542, 544)은 단지 짝수 비트만을 수신하여, 결국 짝수 비트는 4-PAM 모드의 M<0:9>의 콘텐츠에 영향을 미친다.
도 5b를 참조하면, 멀티플렉서(540, 542)는 Word_Mode에 기초한 짝수 비트를 명령하며, 멀티플렉서(544)는 Div2Clk의 상태에 기초하여 "0"과 "1" 사이의 브랜치 입력을 선택하여, 한편으로는 A와 B 사이의 짝수 비트 및 다른 한편으로는 C와 D 사이의 짝수 비트가 교번된다. 상기에서 주목할 것은, 멀티플렉서(540, 542, 544)가 4-PAM 모드(PAM_Mode=1로 지시됨)에서만 사용된다. 2-PAM 모드(PAM_Mode = 0)에서, 멀티플렉서(526, 528, 530)는 활성화된다. 멀티플렉서(526)는 Div2Clk 신호 의 제어하에서, A<0:9>와 B<0:9>를 교대로 통과한다. 유사하게, 멀티플렉서(528)는 Div2Clk 신호의 제어하에서, C<0:9>와 D<0:9>를 교대로 통과한다. 멀티플렉서(530)는 Div4Clk 신호의 제어하에서 A와 B 비트 및 C와 D 비트 사이에서 교번한다. 멀티플렉서(562)는 4-PAM 모드에서 좌측 브랜치로부터(멀티플렉서(544)로부터) 데이터를 통과시키며, 2-PAM 모드에서 우측 브랜치로부터(멀티플렉서(530)로부터) MSB 파이프라인(506)(M<0:9>)으로 데이터를 통과시킨다. 일부 실시예에서, Div2Clk, Div4Clk 또는 이들 모두는 일부 모드에서 멀티플렉서(526, 528, 530)에 대해 로직 로우(=0)로 정적으로 설정된다.
직렬 변환을 위한 모드-종속 클록 생성 . 도 6a를 참조로, 멀티모드 트랜스시버(400)에서의 사용을 위한 클록 회로(480)의 실시예가 도시된다. 본 실시예에서, 클록 회로(480)는 위상-클록 루프(PLL)(620), 클록 마스킹 회로(640), DivClk 발생 회로(660), 및 Div2/4Clk 발생 회로(680)를 포함한다. 바람직하게 PLL(620)은 출력 클록 TxClk를 생성하는 입력 시스템 클록 SysClk 및 모드 신호(463)(PAM_Mode, Word_Mode, Byte_Mode)로서 채택된다. PLL(620) 실시예의 상세한 동작은 하기 도 6b의 설명과 관련하여 개시된다. DivClk 발생 회로(660)는 입력 시스템 클록 SysClk 및 모드 신호(463) 및 출력 신호 DivClk로서 유사하게 채택된다. 회로(660)의 동작 실시예는 하기의 도 6c의 설명과 관련하여 보다 상세하게 개시된다. 클록 마스킹 회로(640)는 PAM_Mode 및 Byte_Mode로부터 클록 마스크 /NoDiv2 및 /NoDiv4를 구동시킨다. 회로(640)의 일 실시예에 대한 설명을 위해 하기 도 6c를 참조하라. 마지막으로, DivClk 뿐만 아니라 클록 마스크(/NoDiv2 및 /NoDiv4)를 기초로, Div2/4Clk 발생 회로(680)는 클록 신호(464)의 일부로서 Div2Clk 및 Div4Clk를 출력한다. 회로(680)의 실시예의 보다 상세한 동작은 하기 도 6e의 설명과 관련하여 논의된다.
도 6b를 참조하면, 위상 고정 루프(PLL)(620)의 실시예가 도시된다. 차동 모드 클록 SysClk가 증폭기(602)에 제공된다. 표기 /SysClk은 신호 SysClk의 논리적 상보형으로 간주된다. SysClk는 임의의 클록 신호일 수 있다. 그러나, 바람직하게는 시스템 클록이다. 증폭기(602)의 싱글 엔드형 출력이 주파수 분할기(divider; 604)에 제공된다. 도 6b에 도시된 바와 같이, PLL(620)은 세 개의 주파수 분할기(604, 606, 610)를 포함한다. 이러한 주파수 분할기는 전력이 공급되는 동안 또는 컨피규레이션(configuration) 프로세스 동안 각각 P, M 및 N의 인자(factor)들에 의해 각각의 입력 신호의 주파수를 분할하도록 구성된다. 또한 PLL(620)로부터 출력된 TxClk 신호의 주파수인 PLL 클록 주파수(fPLL)은
fPLL=fSysClk*(M*N)/P
로 주어지며, 여기서 fSysClk는 시스템 클록의 주파수이다.
P, M 및 N 인자는 PAM_Mode, Word_Mode, Byte_Mode 및 SysClk 레이트에 따라서 컨피규레이션 로직(605)에 의해 결정된다. 심볼이 TxClk 사이클당 하나의 심볼 비율로 전송되는 실시예에서, 워드 당 전송된 심볼의 수(S)는 (M*N)/P와 동일하다. 예컨대, 만약 P=1이고 M=10이고 N=2이면, 워드 당 20 개(S=20)의 심볼이 전송된다. 만약 P=2이고 워드 당 20 개의 심볼이 전송된다면, M=10이고 N=4이다. TxClk 사이 클 당 2 개의 심볼이 전송되는 실시예에서, S=(2*M*N)/P이다. TxClk 사이클 당 하나의 심볼 비율로 심볼이 전송되는 시스템에서, P, M 및 N에 대한 설정값(settings)의 몇몇 예가 표 1에 도시되어 있다. TxClk 사이클 당 2 개의 심볼 비율로 심볼이 전송되는 시스템에서, M 인자는 2 개의 인자에 의해 4 또는 5로 감소된다.
분할기(604, 606, 610)에 대한 예시적인 설정값
PAM_Mode Word_Mode Byte_Mode Sym/Clock P(604) M(606) N(610)
0 1 0 20 1 10 2 또는
2 10 4
0 1 1 40 1 10 4
0 0 0 16 1 8 2 또는
2 8 4
0 0 1 32 1 8 4
1 1 0 10 2 10 2
1 1 1 20 1 10 2 또는
2 10 4
1 0 0 8 2 8 2
1 0 1 16 1 8 2 또는
2 8 4
일부 실시예에서, 주파수 분할기(604)는 입력 신호가 출력부로 통과시키거나(즉, P=1), 또는 PAM_Mode 신호의 상태 및 SysClk(SysClk 레이트)에 기초하여 입력 클록 신호의 클록 주파수의 절반을 갖는 출력 클록 신호를 생성한다(즉, P=2). 다른 실시예에서, 예컨대 2-PAM, 4-PAM 및 8-PAM 모드를 이용하여 데이터를 전송할 수 있는 시스템에서, P에 대한 넓은 범위의 값(예컨대, 1, 2, 4)이 사용될 수 있다. 또 다른 실시예에서, 주파수 분할기(604)는 입력 클록 신호의 주파수의 1/P를 갖는 출력 클록 신호를 생성하며, P는 직렬 채널에 전송된 각각의 심볼에서 인코딩된 비트 수에 따라 결정된다. 또한 P는 시스템 클록 속도에 따라 결정될 수 있다. 당업자는 입력 클록 속도에서 두 개 중 임의의 전력의 분할이 2진 주파수 분할기의 연결(concatenation)에 의해 달성될 수 있다는 것을 용이하게 알 것이다.
PLL(620)의 출력 클록(TxClk 및 /TxClk)는 상이한 쌍의 클록 신호들이다. 각각의 클록 주기(period) 당 하나의 심볼이 전송되는 실시예에서, PLL(620)의 피드백 부분(portion)의 일부로서, 주파수 분할기(606)는 Word_Mode 신호의 상태에 따라서 8개 또는 10 개의 인자를 이용하여 TxClk의 주파수를 분할한다. 분할 인자(M)에 대한 설정값의 예는 표 1에 도시되어 있다. Word_Mode가 어서팅될 때(각각의 바이트가 10 비트를 포함하는 제 2 워드 모드에 대응하는, Word_Mode=1), 분할기(606)는 TxClk의 주파수를 10 개의 인자를 이용하여 분할한다. 선택적으로, Word_Mode가 선언되지 않을 때(각각의 바이트가 8 비트를 포함하는 제 1 워드 모드에 대응하는, Word_Mode=0), 분할기(606)는 TxClk의 주파수를 8 개의 인자를 이용하여 분할한다. 클록 주기 당 두 개의 심볼이 전송되는 실시예에서, 분할기(606)는 Word_Mode 신호의 상태에 따라서 4개 또는 5개의 인자를 이용하여 TxClk의 주파수를 분할한다.
다음에 분할기(606)의 출력은 증폭기(608)에 제공되고, 증폭기의 싱글 엔드형 출력은 분할기(610)를 통과한다. 분할기(610)는 Byte_Mode 및 PAM_Mode의 상태에 기초하여 2개 또는 4개의 인자를 이용하여 입력의 주파수를 분할하도록 로직(605)에 의해 구성된다. 일부 실시예에서, 분할기(610)에 대한 주파수 분할 인자(N)는 시스템 클록 속도에 기초한다. 분할 인자(N)에 대한 설정값의 예는 표 1에 도시되어 있다. 일부 실시예에서, 주파수 분할 인자(N)는 전송 디바이스 및 시스템 클록 속도의 작동 모드에 따라 1,2 또는 4로 설정된다.
상 비교기(phase comparator)(612)는 분할기(604)와 분할기(610)의 출력을 비교한다. 비교기(612)는 분할기(604)의 출력과 분할기(610)의 출력 사이의 상 차이에 비례하는 신호를 전압-제어 오실레이터(VCO)(614)로 출력한다. 또한, 상 벡터(469)는 VCO(614)에 의해 클록 및 데이터 복구 회로(700), 수신기(120)의 일부, 및 멀티모드 트랜시버(400)의 일부(도 4)에 제공된다.
클록 신호에 대해, 비교기(612)의 출력은 두 가지 상태들 - 두개의 클록 신호들이 동위상일 때는 제로값, 그렇지 않을 때는 고정값 - 에서 대부분의 시간을 소모할 것이다. VCO(614)는 비교기(612)의 출력에 비례하는 주파수로 공진하는 신호를 발생시킨다. 그 후, 제한기(616)는 이러한 신호(일반적으로 사인파)를 클록 신호로서 사용하기에 적합한 사각파 신호로 변환시킨다. 그 후, 제한기(616-2)의 출력(TxClk) 및 제한기(616-1)의 상보 출력(/TxClk)이 출력된다.
직렬 변환기(410)(도 5)에서 멀티플렉서(502)(도5)에 의해 요구되는 보조 클록 신호들(Div2Clk 및 Div4Clk)을 발생시키기 위해, 제 1의 여러 개의 예비 신호들이 생성된다. 도 6C를 참조하면, 클록 마스킹 회로(640)는 두 개의 그러한 예비 신호들(NoDiv2 및 NoDiv4)의 상태를 모드 신호들(Byte_Mode 및 PAM_Mode)로부터 결정하기 위한 조합 논리를 포함한다. 이러한 예비 신호들 중 제 1 신호(NoDiv2)는, 어서팅될 때(=1) 클록 신호(Div2Clk)가 논리 로우(=0) 상태로 디스에이블되어야 한다는, 해석을 갖는다. 인버터(642)와 NAND 게이트(644)의 동작은, Byte_Mode가 디어서팅(=1, 4-PAM 심볼들이 구동되는 모드에 해당함)되고 PAM-Mode는 어서팅(=1, 4-PAM 심볼들이 구동됨)될 때만 디어서팅되는 NoDiv2를 유발시킨다. 그러므로, 이러한 모드 설정 내에서만 Div2Clk 가 디스에이블 된다. 반대로, 2-PAM 심볼들이 구동되거나 워드당 4 바이트가 이용되는 모든 모드들에서, NoDiv2는 디어서팅되고 Div2Clk는 인에이블된다.
제 2 예비 신호, NoDiv4는 유사한 해석을 갖는다. NoDiv4가 어서팅(=1)될 때, Div4Clk는 논리 로우(=0)으로 디스에이블된다. NOR 게이트(646)의 동작은, Byte_Mode가 어서팅(=1, 워드당 4 바이트로 표시됨)되고 PAM-Mode는 디어서팅(=0, 2-PAM 심볼들이 구동되는 것으로 표시됨)될 때만 디어서팅되는 NoDiv2를 유발시킨다. 그러므로, 이러한 모드 설정으로 인해, Div4Clk가 인에이블된다. PAM_Mode가 어서팅(=1, 4-PAM 심볼들이 구동되는 것으로 표시됨)되거나 Byte_Mode가 디어서팅(=0, 워드당 2 바이트로 표시됨)되면, NoDiv4가 어서팅되고(=1)되고, NoDiv4는 디스에이블(논리 로우 상태에서 로우에 놓임)되도록 표시된다.
도 6d를 참조하면, DivClk의 생성, Div2/Clk 생성 회로(680)(도6a)에 의해 필요한 최종 예비 신호는 DivClk 생성 회로(660)에 의해 달성된다. TxClk는 PLL(도 6b)로부터 수신되어 주파수 분할기(664)로 입력된다. Word_Mode가 디설팅(=0, 바이트당 8비트가 존재하는 동작 모드로 표시됨)될 때, 주파수 분할기(664)는 이러한 입력 주파수를 8로 나눈다. 그러므로, Word_Mode=0 일때, DivClk 생성 회로(660)은 TxClk의 1/8 주파수를 가지고 클록 신호(DivClk)를 출력한다. 역으로, Word_Mode가 어서팅(=1, 바이트당 10비트가 존재하는 동작 모드로 표시됨)될 때, 주파수 분할기(664)는 그 입력 주파수를 10으로 나눈다. 그러므로, Word_Mode=1일 때, DivClk 생성 회로(660)는 TxClk의 1/10 주파수를 가지로 클록 신호(DivClk)를 출력한다. 두 개의 심볼들이 클록 주기당 전송되는 실시예에서, 분할기(664)는 Word_Mode 신호의 상태에 따라, TxClk의 주파수를 4 또는 5로 나눈다.
도 6e를 참조하면, Div2/4 생성 회로(680)의 실시예가 도시된다. 클록 마스크 신호(NoDiv2 및 NoDiv4)는 클록 마스크 회로(640)(도 6c)로부터 수신되고, DivClk는 DivClk 생성 회로(640)로부터 수신된다. NoDiv2가 디어서팅(=0, Div2Clk가 인에이블되는 것으로 표시됨), 플립-플롭(686), NAND 게이트(682), 및 인버터(684)는 함께 인자 2 주파수 분할기를 형성한다. 그러므로, 이러한 경우에, DivClk 는 DivClk 의 절반의 주파수를 갖는다. 반대로, NoDiv2가 어서팅(=1, Div2Clk가 디스에이블되는 것으로 표시됨)될 때, 게이트(682)는 피드백 루프를 이탈하고, 인버터(684) 및 플립-플롭(686)은 함께 Div2Clk를 논리 로우(=0) 값의 일정한 값으로 가정하도록 한다.
여전히 도 6e를 참조하면, NoDiv4가 어서팅(=1, Div4Clk가 디스에이블되는 것으로 표시됨)될 때, 게이트들(692, 688)의 출력들은 논리 하이(=1)로 둘다 일정하고, 이에 의해 XOR 게이트(690)의 출력은 논리 로우(=0)로 일정하다. 그러므로, NoDiv4가 어서팅될때, Div4Clk는 논리 로우(=0)에서 일정한 값을 갖는다. 한편, NoDiv4가 디어서팅(=0, Div4Clk가 인에이블되는 것으로 표시됨)될 때, 게이트들(692 및 688)은 그 입력들에 대해 인버터들로써 작용한다. 그러므로, 만일 Div2Clk 역시 인에이블되면, 플립-플롭(694), NAND 게이트(692), 및 XOR 게이트(690)는 피드백 루프를 형성한다. 게이트(690)의 익스클루시브-오어(XOR) 동작은 플립-플롭(694)의 지연과 함께 Div2Clk의 주파수를 갖는 효과를 가짐으로써, Div4Clk는 DivClk의 클록 주파수의 1/4로 생성된다.
다양한 모드들에서의 신호의 타이밍 관계 . 2-PAM 모드 동작을 더욱 상세하게 이해하기 위해, 도 16을 참조한다. 도 16에서, SysClk, TxClk, Div2Clk, Div4Clk, 및 MSB 및 LSB 파이프라인들의 타이밍 관계가 도시된다. 2-PAM, 워드당 2 바이트, 바이트 모드당 10비트(Work_Mode=1, PAM_Mode=0, 및 Byte_Mode=0)에서, A 및 B는 SysClk의 상승 에지 상에서 래치된다. TxClk는 SysClk의 20배 속도로 동작하고, 비트는 하나의 TxClk 주기당 MSB 파이프라인 및 LSB 파이프라인 각각으로 로딩된다. 이러한 모드에서, Div2Clk는 SysClk의 속도로 동작하지만 180도 위상차이를 갖는다. 이러한 모드에서, Div4Clk는 절대 어서팅되지 않는다. 멀티플렉서(562)(도5)에 따른 LSB 파이프라인에는 제로만이 로딩된다. MSB 파이프라인에는 A, A0, A1, ..., A9로부터의 10개 비트가 로딩되고, 그리고 나서 B, B0, B1, ..., B9로부터의 10개 비트가 로딩된다. 도5B를 참조하면, 멀티플렉서(530)는 Div4Clk가 디어서팅되는 경우에 그의 "0" 입력을 일정하게 선택한다. 또한, 멀티플렉서(530)는 Div2Clk의 상태에 따라 A<0:9> 및 B<0:9>를 교대로 제공한다. 따라서, M<0:9>는 번갈아가면서 A<0:9> 및 B<0:9> 값인 것으로 가정된다.
도17을 참조하면, 2-PAM, 워드당 4바이트, 바이트 모드당 10 비트 (Word_Mode=1, PAM_Mode=0, 및 Byte_Mode=1로 표시됨)가 도시되어 있다. 여기서, Div2Clk는 SysClk의 레이트의 두 배로 동작하고, Div4Clk는 SysClk와 동일한 레이트로 동작하나, 180도의 이상(out of phase)으로 동작한다. TxClk는 SysClk의 레이트의 40배로 동작한다. 따라서, 도5a를 참조하면, 멀티플렉서(530)는 멀티플렉서(526 및 528)의 출력을 교대로 출력한다. 또한, 멀티플렉서(526 및 528)는 멀티플렉서(530)의 교대 레이트의 두 배로 입력을 교대로 선택한다. 따라서, A<0:9>, B<0:9>, C<0:9> 및 D<0:9>는 순차적으로 M<0:9> 출력에 각각 나타난다. 도17을 참조하면, 이것은 이러한 모드의 MSB 파이프라인의 진정 목적하는 비트 패턴으로 보인다.
도18 및 도19를 참조하면, 1 바이트가 8 비트를 포함하는 2-PAM 모드의 동작(Word_Mode=0)은 이미 언급한 모드와 전체적으로 유사하다. 핵심적인 차이점은 단지 첫번째 8 비트<0:7> TxClk가 MSB 파이프라인으로부터 제거되도록 이들 모드에서 SysClk에 대하여 조절된다는 점이다.
4-PAM 모드의 동작을 이해하기 위하여, 도20, 도21, 도22, 및 도23이 먼저 참조된다. 도시된 각 4-PAM 모드에서, "짝수(even)" 비트들(즉, 참조번호 0, 2, 4, 등으로 참조된 비트들)이 MSB 파이프라인에 위치하고, "홀수" 비트들(즉, 참조번호 1, 3, 5, 등으로 참조된 비트들)은 LSB 파이프라인에 위치한다. 따라서, 도5a를 참조하면, 멀티플렉서들(520, 522, 및 524)(멀티플렉서(532)에 의해 일관되게 그의 "1"입력을 선택하는 유일한 관련 멀티플렉서들)은 홀수 비트들에만 관련되며, 이것은 궁극적으로 L<0:9>의 콘텐츠에 영향을 미친다. 대조적으로, 도5B를 참조하면, 멀티플렉서들(540, 542, 및 544)은 단지 짝수 비트만을 수신하며, 짝수 비트들은 예상되는 바와 같이 M<0:9>의 콘텐츠에 영향을 비친다.
도22 및 도23을 참조하면, 바이트당 비트의 숫자가 8개인 모드에서, B0의 MSB가 A6의 MSB 이후에 즉시 전달된다는 점을 알 수 있다. MSB 파이프라인은 일부 실시예에서는 10의 길이를 가지며 심볼 클록(TxClk) 사이클당 1 비트를 출력한다. 따라서, 2-PAM 모드에서, 8-비트 바이트와 10-비트 바이트 사이의 구별이 거의 중요치 않았으나 (파이프라인에 로딩된 마지막 두개의 비트가 전달되지 않았으므로), 4-PAM 모드에서는 이러한 구별은 MSB 파이프라인의 로딩에 영향을 미친다. 2-PAM에서와 같은 방식으로 처음에 파이프라인이 로딩되었다면, 예를 들어 MSB 파이프라인은 M<0:3>에서는 A0, A2, A4, 및 A6를, M<5:9>에서는 B0, B2, B4, 및 B6를 포함할 것이다. 그러나, 한 바이트가 8개의 비트를 포함하는 모드에서, B(B0)의 첫번째 MSB가 A(A6)의 마지막 MSB에 근접되어야 한다. 따라서, M4는 B0의 콘텐츠를 유지하여야 한다. 다시 도5a를 참조하면, 멀티플렉서(520)는, Word_Mode=0 일때, 요구되는 바와 같이, A1, A3, A5, 및 A7을 M<0:3>에 할당하고, B1, B3, B5, 및 B7을 M<4:7>에 할당한다. Word_Mode=1 일때, A1 내지 A9의 M<0:4>로의 자연적 할당과 B1 내지 B9의 M<5:9>로의 자연적 할당이 일어난다. 멀티플렉서(522)는 C 및 D로부터의 비트들에 대하여 완전히 유사한 방식으로 동작한다. 도5b를 참조하면, 작수 비트들에 대한 멀티플렉서들(540 및 542)의 동작은 홀수 비트들에 대한 각각의 멀티플렉서들(520 및 522)의 동작과 완전히 유사하다.
멀티플렉서(544)(도5b) 및 멀티플렉서(524)(도5a)는, Div2Clk의 상태에 기초하여, 첫번째 두개의 바이트들 A 및 B로부터 비트들을 선택하고 두번째 두개의 바이트들 C 및 D로부터 비트들을 선택한다. 도19, 도20, 도21, 및 도22로부터 명백하듯이, 4개의 바이트들이 시스템 클록 사이클 당 전달되는 모드에서(Byte_Mode=1), Div2Clk는 주파수에 록킹되나, SysClk와는 180도 이상(out of phase)이 된다. 대조적으로, SysClk 사이클 당 전송될 바이트들의 갯수가 두개인 모드에서(Byte_Mode=0), Div2Clk는 어서팅되지 않는다. 따라서, C 및 D로부터의 정보는, 멀티플렉서(544)(도5B) 및 멀티플렉서(524)(도5A)의 "0" 입력의 일관된 선택에 의해, MSB 또는 LSB 파이프라인에 전파되지 않는다.
멀티모드 PAM 수신기 회로 . 도7을 참조하면, 클록 및 데이터 복구 회로(700)(멀티모드 PAM 수신기 회로(453)의 일부, 도4)가 도시된다. 멀티모드 PAM 심볼은 바람직하게는 상이한 전류-모드 심볼로서 핀(450)에 도달한다. 다음, 멀티모드 PAM 심볼은 하나 이상의 디코딩된 비트들로 수신되어 디코딩된다. 도4에 도시된 실시예는 4-PAM 및 2-PAM 심볼의 디코딩이 가능하다. 따라서, 두개의 디코딩된 비트들(MSBRx 및 LSBRx)이 클록 및 데이타 복구 회로(700)에 의해 발생된다. 상이한 모드 심볼들의 수신 및 디코딩을 위한 다양한 시스템 및 방법들이, 2000년 1월 6일 출원되고 발명의 명칭이 "낮은 레이턴시(latency) 멀티-레벨 통신 인터페이스"인 미국 특허출원 제09/478,916호에 설명되어 있으며, 본원 명세서에 전체로서 참조된다. 일부 실시예에서, 두개 이상의 디코딩된 비트들이 회로(700)에 의해 발생될 수 있다. 예를 들어, 회로(700)의 일부 구현예는 8-PAM 심볼들을 수신하고 세 개의 디코딩된 비트들(심볼내 정보 중 가장 덜 중요한 비트에 대응하는 비트(LSBRx), 심볼내 정보 중 중간으로 중요한 비트에 대응하는 비트(ISBRx),및 심볼내 정보 중 가장 중요한 비트에 대응하는 비트(MSBRx))를 발생시키는 것으로 구성된다. 또 다른 실시예에서, 회로(700)는 N-PAM 심볼들을 수신하고, log2(N) 디코딩된 비트들을 생성하도록 구현된다. 이러한 실시예들에서, 각 디코딩된 비트의 상태는 수신된 심볼에서 정보의 일 비트에 대응한다.
도7의 실시예는 싱글 엔드형 심볼들에서 동작한다. 더블 엔드형 대 싱글 엔드형 증폭기(770)는 먼저 심볼들을 싱글-엔드형 신호 Vin으로 변환한다. 수신기(453)는 복수의 하부 회로들을 포함한다. 예를 들어, MSB 수신기 하부 회로(712C)는 수신된 입력 신호의 전압 값 Vin을 기준 전압 VrefM와 비교하여, 비교 결과 값 MSBRx을 래칭하는 래칭 비교기(732)를 포함한다. VrefM은 일반적으로 시그널링 시스템에 대한 1/2(one-half) 최대 신호 레벨이다. 다라서, 이진 코딩 또는 그레이 코딩된 4-PAM 또는 2-PAM 심볼에 있어서, MSBRx는 수신된 신호 값이 최대 신호 값의 1/2 보다 큰 경우에만 어서팅된다. 그리고 나서, MSBRx 상태는 수신된 심볼의 최상위 비트(MSB)를 나타내고, 2-PAM "1"이 수신되거나, 4-PAM "10"이 수신되거나, 또는 4-PAM "11"이 수신되는 경우에만 어서팅될 것이다.
제2 하부 회로(714C)는 2개의 래칭 비교기(734 및 736)를 포함한다. 래칭 비교기(734 및 736)는 수신된 입력 신호의 전압 값 Vin을 기준 전압들 Vref0 및 Vref1과 비교하고, 비교 결과 값들(735 및 737)을 래칭한다. 일 실시예에서, Vref0는 1/6 최대 신호 레벨이고, Vref1은 1/5 최대 신호 레벨이다. 수신된 심볼의 최하위 비트를 디코딩하기 위해서, MSBRx 및 비교 신호들(735 및 737)은 조합 논리부(738)에 의해 처리된다. 조합 논리부(738)는 그레이 코딩된 신호들을 디코딩하여, 심볼이 각각 1/2 또는 1/3 최대 신호 레벨과 대략 동일한 레벨을 각각 갖는 "11" 또는 "01"을 나타내는 경우에, LSBRx가 어서팅된다. 멀티 모드 PAM 수신기(453:도4)가 2-PAM 모드인 경우, 하부 회로(714C)는 전원이 공급될 필요가 없는데, 왜냐하면 결과적인 LSBRx가 수신된 심볼을 디코딩할 필요가 없기 때문이다. 래칭 비교기들(734 및 736)과 관련되는 전력 소비는 매우 클 수 있다. 그러나, 2-PAM 모드에서, 래칭 비교기(732)는 심볼들을 2번씩 래칭하여, 4-PAM 모드에 비해, 2-PAM 모드에서 보다 많은 전력을 소비한다. 따라서, 전원이 차단되는(de-energizing) 하부 회로(714C)에 의해 제공되는 절약은 소정 예산 내에서 전력 사용을 유지할 수 있다. 심볼이 수신기 클록의 양 에지들에서 수신되는 실시예에서, 2개의 수신기들(453)이 사용된다: 하나는 홀수 데이터에 대해서, 그리고 다른 하나는 짝수 데이터에 대해서 사용됨.
실시예에서, 래칭 비교기들(732, 734, 736)은 각각 RxClk에 의해 클록킹 된다. RxClk는 클록 복원 회로(780)에 의해 디코딩된 심볼 비트들 LSBRx 및 MSBRx로부터 복원된다. 일부 실시예들에서, 클록 및 데이터 복원 회로(700)는 멀티 모드 PAM 트랜시버의 일부이다. 따라서, 위상 벡터들(469)은 예를 들어, PLL(620:도6B)로 부터 제공될 수 있고, 클록 복원을 지원하는데 사용될 수 있다. RxClk는 핀들(450)에서 수신되는 심볼들의 심볼 레이트에서 동작된다. 직병렬 변환에 있어서, 추가적인 클록 DivRx가 일부 실시예들에서 사용된다. 도7에 제시되는 바와 같이, DivRx는 주파수 분할기(790)에 의해 RxClk로부터 구동된다. Word_Mode가 디어서팅되는 경우(=0, 바이트 당 8비트를 나타냄), 주파수 분할기(790)는 1/8 RxClk 주파수를 갖는 클록 DivRx를 생성한다. 역으로, Word_Mode가 어서팅되는 경우(=1, 바이트 당 10비트를 나타냄), 주파수 분할기(790)은 1/10 RxClk 주파수를 갖는 클록 DivRx를 생성한다. 클록 주기 당 2개의 심볼들이 전송되는 실시예에서, 분할기(790)는 Word_Mode 신호의 상태에 따라 4 또는 5의 인자로 RxClk 주파수를 나눈다.
직병렬 변환 멀티-PAM 심볼들 . 도8을 참조하면, 직병렬 변환기(800)(도4의 직병렬 변환기 및 데이터 복원 회로(456)의 일부)가 제시된다. 직병렬 변환기(800)는 MSB 파이프라인(806), LSB 파이프라인(804), 및 멀티플렉서 회로(802)를 포함한다. 수신기(453)(도4)로부터의 데이터 스트림들 MSBRx 및 LSBRx를 정렬(order)하도록 멀티플렉서 회로(802)(아래에서, 도11,12,13,14,15와 관련하여 상술됨)가 구성된다. 데이터 정렬은 PAM_모드, Word_Mode, 및 Byte_Mode의 상태들에 따라 수행된다. 또한, 데이터 스트림의 포맷팅은 클록 및 데이터 복원 회로(700)에 의해 제공되는, 2개의 클록 신호들(RxClk 및 DivRx)에 기반하여 수행된다. 포맷팅의 결과로서, 신호 라인 A<O:9>, B<0:9>, C<0:9>, 및 D<0:9>는 멀티플렉서 회로 출력에 커플링되는 출력 인터페이스(미도시)에 제공된다. 출력 인터페이스는 적어도 부분적으로, PAM_모드 상태에 의해 결정되는 레이트에서 포맷화된 데이터 스트림으로부터 데이터 워드들을 출력하도록 구성된다. 일부 모드들에서, 멀티 모드 PAM 수신기(120), 단지 신호 라인들 A,B,C 및 D의 부분집합만이 데이터를 전달한다. 예를 들어, 2 바이트 모드(Word_Mode는 디어서팅됨)에서, 단지 A 및 B 만이 유효한 데이터를 전달한다. 워드 모드 당 8 비트에서(Word_Mode는 디어서팅됨), 그리고 4-바이트 모드에서(Byte_Mode는 어서팅됨), 단지 A<0:7>,B<0:7>, C<0:7>, 및 D<0:7> 만이 유효한 데이터를 전달한다.
도11은 멀티플렉서(802) 내의 회로의 일 상태를 보여주는 도이다. 데이터 비트들 MSBRx 스트림은 10번 또는 8번의 수신 클록 사이클에서 한 번씩 MSB 파이프라인으로부터 퍼지(purge)되어, MSB 워드<0:9>를 야기한다. Byte_Mode가 디어서팅되면(2 바이트 모드에 대응됨), M<0:9>가 멀티플렉서(1106)의 "0" 입력을 통해 통과되고, DivRx의 에지에서, 2개의 워드 클록 사이클마다 한 번씩 래치(1108)에 의해 래칭된다. DivRx는 워드 클록의 주파수의 반을 갖는다. 따라서, 일련의 제1 비트 집합 M<0:9>는 A2<0:9>으로 래치되고, 다음 비트 집합은 B2<0:9>에서 나타난다. 소망의 모드가 2바이트 모드인 경우 C2<0:9> 및 D2<0:9>의 상태는 중요하지 않다.
또한, 도11을 참조하면, (4바이트 모드에 대응하여) Byte_Mode가 어서팅될 때, 래치들(1102, 1104, 및 1108)은 함께 1 워드 지연으로 작용하여, M<0:9>에서 수신된 제1 워드를 A2<0:9>로, 제2 워드를 B2<0:9>로, 제3 워드를 C2<0:9>로, 제4 워드를 D2<0:9>로 전송한다. 래치(1104)의 입력은 래치(1102 및 1108)에 대하여 DivRx의 대향 에지에 응답함을 주의하여야 한다. 마지막으로, 도15를 참조하면, 임의의 2-PAM 모드에 해당하는 PAM_Mode가 디어서팅될 때, 멀티플렉서(802)의 다른 부분이 A2<0:9>에서 A<0:9>로, B2<0:9>에서 B<0:9>로, C2<0:9>에서 C<0:9>로, 그리고 D2<0:9>에서 D<0:9>로 통과한다.
멀티 모드 PAM 수신기(120)가 4-PAM 모드일 때 멀티플렉서(802)의의 동작을 도시하기 위하여, 이제 멀티플렉서(802)내의 다양한 회로들을 도시하고 있는 도12, 13 및 14를 참조한다. 도12를 참조하면, DivRx는 래치(1201)가 제1 바이트를 래치하도록 하여, MSB 파이프라인(806)의 출력 M<9:0>(도8)에 나타난다. MSB 파이프라인의 제2 바이트는 변경되지 않고 M<9:0>로써 통과된다. 유사하게, LSB 파이프라인(804)의 출력 L<9:0>의 "이른" 바이트는 DivRx의 에지에서 래치(1202)에 의해 래치되며, "늦은" 바이트는 L<9:0>으로 통과된다.
도13을 참조하면, Word_Mode의 상태에 기초하여 M, ME, L, 및 LE에 포함된 데이터에 조정이 이루어진다. Word_Mode가 (10 비트가 각각의 바이트에 포함된 모드에 대응하여) 어서팅될 때, 각 멀티플렉서(1302, 1304, 1306, 1308)의 "1" 입력이 선택된다. Word_Mode가 (1 바이트가 8 비트를 포함하는 모드에 대응하여) 디어서텅될 때, 각 멀티플렉서(1302, 1304, 1306, 1308)의 "0" 입력이 선택된다. 이 경우, 출력 MBE, MB, LBE, 및 LB 각각에서 제1의 4비트만이 특정 바이트에 속할 때, 상기 출력들에 대한 조정이 이루어질 필요가 있다. 따라서, ME에 있는 제2의 4비트 집합(7 내지 4)은 일 바이트의 제1의 4 MSB를 나타내므로, ME<8:5>는 MBE의 비트(7 내지 4) (MBE<7:4>)로 된다. 유사하게, 멀티플렉서(1304, 1306, 1308)는 비트 M<8:5>, LE<8:5>, 및 L<8:5>를 비트 MB<7:4>, LBE<7:4>, 및 LB<7:4>로 각각 이동시킨다. 워드모드에 대한 조정이 수행되었으므로, 데이터는 3개가 단지 하나의 워드모드, 즉 바이트당 10비트인 것처럼 처리될 수 있다.
이제 도14를 참조하면, 데이터 MBE, MB, LBE, 및 LB에 대한 조정이 이루어진다. Byte_Mode가 워드당 4바이트에 대응하여 어서팅될 때, 파이프라인으로부터의 모든 이른 바이트는 바이트 A 또는 B 중 하나인 것으로 해석되고, 파이프라인으로부터의 모든 늦은 바이트는 바이트 C 또는 D 중 하나인 것으로 해석된다. 따라서, 멀티플렉서(1402 및 1404)는 LBE 및 MBE의 이른 부분을 바이트 A4 및 B4로 할당하는 한편, 늦은 바이트 MB 및 LB는 C4 및 D4로 통과된다. 4-PAM 심볼을 적절한 이진 시퀀스로 변환하기 위하여, LSB 및 MSB가 적절하게 인터리빙되어야 하는 방식에 대한 조정이 또한 이루어진다. 이와는 반대로, Byte_Mode가 디어서텅될 때, A와 B만이 유효 데이터를 포함하는 것으로 예측된다. 따라서, 멀티플렉서(1402 및 1404)는 파이프라인으로부터의 모든 이른 바이트 LBE 및 MBE를 무시하고, LB 및 MB를 적절한 인터리빙을 이용하여 A4 및 B4로 통과시킨다. 마지막으로, 도15를 참조하면, 4-PAM 모드에서의 동작에 대응하여 PAM_Mode가 어서팅될 때, 멀티플렉서(1502, 1504, 1506, 1508)의 "1" 입력이 선택되며, A4, B4, C4, D4가 A, B, C, D로 각각 해석된다. 2-PAM 모드에서의 동작에 대응하여 PAM_Mode가 디어서팅될 때, 멀티플렉서(1502, 1504, 1506, 1508)의 "0" 입력이 선택되며, A2, B2, C2, D2(도11 참조)가 A, B, C, D로 각각 해석된다.
등화. 도9는 등화 전송기(412)와, 고속 신호 경로(922)를 경유하여 서로 결합된 등화기(454)를 포함하는 시그널링 시스템을 도시한다. 일 실시예에서, 신호 경로(922)는 구성 신호 경로(922A 및 922C)(예를 들어 0 아닌 전파지연을 도입하고 각각의 임피던스 특성을 나타내는 전송 라인)에 의해 형성되며, 각각의 경로는 회로 보드 인터페이스(925 및 927)(예를 들어 커넥터)를 경유하여 서로와 결합되는 회로 보드에 배치된다. 특정의 실행에서, 신호 경로는 채널(114)의 부분으로써 백플레인에 형성되며, 신호 경로(922A 및 922C)는 인터페이스(925 및 927)를 경유하여 백플레인에 착탈가능하게 결합되는 각각의 도터보드(예를 들어 라인 카드)상에 형성된다. 등화 전송기(412) 및 등화기(454)는, 일부 실시예에서, 도터보드에 장착되는 각각의 집적 회로(IC)에 실행된다. 등화 전송기(412)는 데이터 전송의 분야에서 통상의 지식을 가진 자에게 이해될 것처럼, 여러 주지 형태의 등화 전송기 중 하나일 수 있다. 예를 들어, 등화 전송기(412)는 일부 실시예에서 프리 엠퍼시스(pre-emphasis) 섹션을 포함하며, 프리 엠퍼시스 섹션은 하나 이상의 지연 요소, 탭 웨이트(tap weight) 곱셈기, 및 가산기를 포함한다.
다시 도9를 참조하면, 수신측 등화기(454)는 샘플링 회로(923), 버퍼(932), 탭 선택 회로(928) 및 탭 선택 로직(939)을 포함한다. 심볼들은 샘플링 회로(923)에 의해 샘플링된 후, 어플리케이션 로직에 의한 최종 사용을 위해 버퍼(932)에 저장된다. 버퍼링된 데이터는 적어도 소정의 시간 동안 저장되고 소정 수의 심볼 지연 시간에 이르기까지 이력 데이터를 나타내므로, 버퍼링된 데이터는 포스트 탭(post-tap) 데이터 값의 이상적인 소스를 형성한다. 부가적으로, 탭 선택 회로(928)에 의해, 버퍼링된 데이터 값의 부분집합이 수신측 등화기 회로에 있는 소스 등화기 탭에 선택될 수 있다. 데이터 값의 부분집합은, 반사의 정밀한 심볼 지연시기 및 다른 높은 지연시기 왜곡에 따라 선택될 수 있으므로, 비교적 작은 수의 데이터값이 선택되어 왜곡의 지연시기와 정합하는 지연시기를 갖는 수신측 등화 탭을 형성한다. 이러한 배치에 의해, 수신기의 기생 커패시턴스(즉, 다량의 수신측 등화 탭에 의한 결과임)를 크게 증가시키지 않고 높은 지연시기 왜곡이 수신측 등화에 의해 감소될 수 있다.
일 실시예에서, 탭 선택 로직(939)은 구성값에 따라 탭 선택 신호를 출력하는 구성 회로이다. 구성값은 데이터 전송 시스템에 의해(예를 들어, 시스템 시작시에) 자동적으로 생성되어도 좋고, 경험적으로 결정되어 구성 회로 또는 시스탬 내의 어딘가에 저장되어도 좋다.
다시 도9를 참조하면, 수신측 버퍼(932)내의 사범위(dead range)를 이용하여, 전송 등화 및 수신 등화 사이의 낮은- 및 높은- 지연시기 등화 함수의 분배가 성취된다. 즉, 소스 수신측 등화 탭(즉 R)에 선택될 저장된 데이터값의 범위는 많은 심볼 시간(P)만큼 샘플링 순간으로부터 오프셋된다. 도9의 실시예에서, 버퍼(932)는 사범위 요소(933) 및 선택가능한 범위의 요소(935)를 구비하는 쉬프트 레지스터에 의해 형성되며, 탭 선택기(928)는 탭 데이터 소스의 부분집합을 선택하도록 선택가능한 범위의 요소(935)에 결합된다. 대안의 실시예에서, 버퍼(932)의 사범위 요소(933)는, 데이터를 수신하고 데이터를 버퍼(932)로 전송하는 데 필요한 시간에 따라서, P보다 적은 저장 요소 또는 심지어는 0 저장 요소를 포함할 수 있다. 마지막으로, 버퍼(932)는 요소(933 및 935)에 의해 형성되는 쉬프트 레지스터와 더불어(또는 이에 대신하여) 하나 이상의 병렬 레지스터를 포함해도 좋다.
등화에 있어서의 버퍼의 중요성을 알았으므로, 이제 멀티 모드 PAM 수신기에 포함하기에 적절한 등화기(454)의 실시예를 살펴본다. 도10을 참조하면, 심볼이 핀(450)에 수신을 위해 도달한다. 세 개의 비교기(1002, 1008, 1014)는 4-PAM 심볼을 디코딩하는데 필요한 세 개의 각각의 이진 비교를 생성한다. 따라서, 기준 신호(1004)는 일반적으로 최대 수신 신호 레벨의 1/6이고, 신호(1006)는 최대값의 1/2이며, 신호(1012)는 최대값의 5/6이다. PAM_Mode가 어서팅될 때, 멀티플렉서(1016)의 "1" 입력이 선택되고, 비교기(1002, 1008, 1014)에 의한 세 개의 이진 비교 신호 출력은 각각 버퍼(1005, 1010, 1018)에 진입한다. 탭 선택기(928)는 다음에 세 개의 버퍼의 내용에 기초하여 등화 신호를 계산하고, 핀(450)상의 심볼에 부가하기 위하여 4-PAM 등화 신호를 제공한다.
다시 도10을 참조하면, PAM_Mode가 디어서팅될 때, 버퍼들(1018) 중 하나는 등화기(454)의 유효 버퍼 길이를 4-PAM 모드일 때의 등화기(454)의 유효 버퍼 길이의 심볼의 2배수로 연장하기 위하여 사용된다. 멀티플렉서(1016)는, PAM_Mode가 디어서팅될 때, 버퍼(1010 및 1018)를 결합하여 둘의 합에 해당하는 길이를 갖는 버퍼를 생성한다. 2-PAM 심볼은 4-PAM 심볼의 두 배의 심볼 레이트로 도달하므로, 동일한 지속기간에 걸리는 반사를 효과적으로 제거하기 위하여 부가적인 탭을 갖는 것이 중요하다. 따라서 등화기(454)는 2-PAM 모드에서 4-PAM 모드에서보다 두 배 많은 저장된 심볼을 사용하여, 동일한 절대 시간을 커버하고, 시스템에서의 동일한 물리적 불연속에 의해 발생되는 반사의 제거를 가능하게 한다.
PAM 모드의 자동 결정. 많은 데이터 전송 시스템에서, 2-PAM 또는 4-PAM 시그널링이 가장 높은 수득가능한 데이터 전송 레이트에 이르게 될 지 여부를 선험적으로 예측하는 것은 어렵다. 이러한 어려움은 데이터 전송 시스템이 둘 이상의 구별가능한 PAM 모드 심볼을 송수신하도록 더 구성될 때 단지 악화되기만 한다. 예를 들어, 일부 실시예는 2-PAM, 4-PAM, 8-PAM, 16-PAM, 및 32-PAM 심볼을 송수신하도록 구성된다. 따라서, 일부 실시예는 전송 채널에 대한 심볼 품질의 측정에 기초하여, 가장 높은 가능한 데이터 전송 레이트에 이르게 될 PAM 모드를 결정하는 시스템 및 방법을 제공한다.
도24를 참조하면, 실시예에서, 데이터 전송 시스템(2400)은 전송 디바이스(2402), 수신 디바이스(2410), 및 마스터 제어 회로(2450)를 포함한다. 일부 실시예에서, 마스터 제어 회로(2450)는 전송 디바이스(2402)와 수신 디바이스(2410)가 각각 배치된 곳과 다른 집적 회로에 배치된다. 이러한 실시예에서, 마스터 제어 회로(2450)는 별도의 명령 채널(2440)에 의해 디바이스(2402 및 2410)와 결합된다. 명령 채널은 저속의 병렬 또는 직렬 데이터 통신 채널로서, 인쇄 회로 기판(PCB) 트레이스(trace) 및 동축 케이블링을 포함하는(이에 제한되지는 않는다) 많은 물리적 매체 중 하나로 이루어지는 채널일 수 있다. 예를 들어, 도1을 다시 참조하면, 이러한 실시예에서, 마스터 제어 회로(도24에서 2450)는 제어기 회로(116)의 요소 중 하나로써 포함된다. 멀티모드 PAM 출력 드라이버(도24에서 2404)는 도1의 출력 드라이버(110)에 대응하며, 멀티모드 PAM 수신기(도24에서 2414)는 도1의 수신기(120)에 대응한다. 도24를 다시 참조하면, 이러한 실시예에서, 명령 채널(2440)은 데이터 통신 채널(2420)로부터 물리적으로 구별가능하다. 다른 실시예에서, 데이터 통신채널(2420) 및 명령 채널(2440)은 동일한 물리적 매체를 포함해도 좋다. 이러한 실시예 중 일부에서는, 소정의 주파수 대역에 대하여 채널(2420)상에서 고속 데이터 통신이 얻어지는 반면, 이러한 대역 외부에서는 채널(2440)에 대하여 저속 명령 채널 통신이 이루어진다. 예를 들어, 일부 실시예에서, 채널(2420)은 소정의 캐리어 주파수에서 변조된 PAM 심볼을 반송하는 한편, 명령 채널(2440)은 기저대역에서 온오프 키잉된(on-off keyed; OOK) 명령 심볼을 반송한다.
도24에 의한 실시예에서, 마스터 제어 회로(2450)는 하나 이상의 PAM 모드에서 데이터 전송 시스템(2400)의 성능의 자동화된 검사를 조정한다. 이러한 결과로, 마스터 제어 회로(2450)는 커플링(2452)을 경유하여 채널(2440)상에 검사 명령을 전송한다. 검사 명령은 동작 코드(OpCode)를 식별하는 정보, 전송 디바이스 식별자(TxID), 수신 디바이스 식별자(RxID), 및 PAM 모드(PAM_Mode)를 포함한다. 전송 명령 시퀀서(2408)는 검삼 명령을 채널(2440)로부터 커플링(2454)을 경유하여 수신한다. 시퀀서(2408)는 명령에 있는 OpCode에 기초하여, 명령이 검사명령이라는 것을 인식한다. 시퀀서(2408)는 그 다음 디바이스(2402)에 해당하는 디바이스 식별자를 검사 명령에 있는 전송 디바이스 식별자(TxID)와 비교한다. 디바이스(2402)에 해당하는 디바이스 식별자는, 일부 실시예에서, 명령 시퀀서(2408) 내부의 레지스터에 저장된다. 다른 실시예에서는, 디바이스(2402) 내부의 레지스터(비도시)에 저장된다. TxID가 디바이스(2402)에 해당하는 식별자와 매칭 되는지를 결정한 후, 명령 시퀀서(2408)는 특정 PAM 모드에서 동작하도록 멀티모드 PAM 출력 드라이버(2404)를 구성한다. 특정 PAM 모드는 검사 명령의 PAM_Mode 부분에 의해 결정된다. 시퀀서(2408)는 모드 레지스터(2409)에서 하나 이상의 PAM 모드 비트의 상태를 설정함으로써 특정 PAM 모드에서 동작하도록 멀티모드 PAM 출력 드라이버(2404)를 구성한다.
일단 드라이버(2404)의 PAM 모드가 설정되면, 전송 명령 시퀀서(2408)는 일련의 심볼을 전송하기 위하여 멀티모드 PAM 출력 드라이버(2404)를 구성한다. 일련의 심볼은 일부 실시예에서, 명령 시퀀서(2408)에 의해 저장된 소정의 일련의 심볼이다. 다른 실시예에서, 일련의 심볼은 명령 시퀀서(2408)에 의해 동적으로 계산된다. 예를 들어, 일련의 심볼은 검사 명령의 일부로써 제공되는 난수 시드(random seed)에 기초하여(또는 대안으로 미리정의된 시드에 기초하여) 계산되는 의사난수 노이즈(PN) 심볼 시퀀스여도 좋다. 시퀀서(2408)는 커플링(2458)을 경유하여 멀티모드 PAM 출력 드라이버(2404)의 병렬형 비트 단위의 인터페이스로 전송될 심볼을 제공한다. 멀티모드 PAM 출력 드라이버는, 그 입력된 심볼에 기초하여, 데이터통신 채널(2420)에 일련의 심볼을 전송하기 시작한다.
디바이스(2402)로부터 채널(2420)을 통해 디바이스(2410)로의 신호 전송에 해당하는 심볼 품질의 메트릭(metric)의 측정을 얻기 위하여, 수신 디바이스(2410)는 수신 명령 시퀀서(2412)를 포함한다. 수신 명령 시퀀서(2412)는 커플링(2460)을 통해 마스터 제어 회로(2450)에 의해 발부된 검사 명령을 수신한다. 검사 명령에 포함된 수신 디바이스 식별자(RxID)를 비교할 때, 시퀀서(2412)는 RxID를 디바이스(2410)에 해당하는 디바이스 식별자와 비교하고 디바이스(2410)가 현재 검사중에 있는 심볼을 수신하고 있는지를 결정한다. 디바이스(2410)에 해당하는 디바이스 식별자는, 일부 실시예에서, 명령 시퀀서(2412)의 내부에 있는 레지스터에 저장된다. 다른 실시예에서, 디바이스(2410) 내부에 있는 레지스터(비도시)에 저장되며, 상기 레지스터는 시퀀서(2412)에 결합된다.
다음, 수신 명령 시퀀서(2412)는 특정 PAM 모드에서 동작하도록 멀티모드 PAM 수신기(2414)를 구성한다. 특정 PAM 모드는 검사 명령의 PAM_Mode 부분에 의해 결정된다. 시퀀서(2412)는 모드 레지스터(2418)에서 하나 이상의 PAM 모드 비트의 상태를 설정함으로써 특정 PAM 모드에서 동작하도록 멀티모드 PAM 수신기(2414)를 구성한다.
일단 수신기(2414)의 PAM 모드가 설정되면, 시퀀서(2412)는 디바이스(2402)에 의해 채널(2420)상에 전송된 일련의 심볼의 도달을 기다린다. 심볼이 멀티모드 PAM 수신기(2414)에 도달하기 시작할 때(수신기(2414)내에 포함된 클록의 출력 및 데이터 회복 회로에 의해 지시됨), 명령 시퀀서(2412)는 심볼 품질의 하나 이상의 메트릭을 측정하기 시작한다.
일부 실시예에서, 시퀀서(2412)는 채널(2420)상의 임의의 전송과 상관없이, 디바이스(2402)에 의해 전송되는 일련의 심볼에 대해 알고 있다. 이러한 실시예의 일부에서, 전송 명령 시퀀서(2408)에 의해 저장된 소정의 심볼의 시퀀스는 또한 수신 명령 시퀀서(2412)에 의해 저장된다. 이러한 실시예의 다른 것에서는, 심볼의 시퀀스는 수신 명령 시퀀서(2412)에 의해 동적으로 계산된다. 예를 들어, 일련의 심볼은 검사 명령의 일부로써 제공되는 난수 시드(random seed)에 기초하여 (또는 대안으로 미리정의된 시드에 기초하여) 계산되는 의사난수 노이즈(PN) 심볼 시퀀스여도 좋다.
수신기(2414)에서의 심볼의 도착 후에, 수신 명령 시퀀서(2412)는 하나 이상의 심볼 품질 메트릭을 측정 및/또는 계산한다. 예를 들어, 수신 명령 시퀀서(2412)가 수신되는 심볼에 대응하여 디바이스(2402)에 의해 전송되는 심볼을 알고 있는 실시예에서, 하나 이상의 심볼 품질 메트릭의 계산은 바람직하게는 심볼 에러의 계산을 포함한다. 예를 들어, 일부 실시예에서, 수신 명령 시퀀서(2412)는 디바이스(2410)에 의한 심볼의 수신 이전에, 일련의 집합의 전압 및 시간 샘플링 파라메터의 제1 집합을 커플링(2470)을 통하여 멀티모드 PAM 수신기(2414)에 전송한다. 그리고 난 후, 수신 명령 시퀀서(2412)는 제1 집합의 디코딩 된 심볼을 멀티모드 PAM 수신기(2414)로부터 커플링(2469)을 경유하여 수신하고 수신된 심볼의 총 수에 대한 부정확하게 디코딩된 부분집합으로부터의 심볼의 비로 정의되는 제1 심볼 에러 레이트를 계산한다. 그리고 나서, 수신 명령 시퀀서(2412)는 일련의 전압 집합 및 시간 샘플링 파라메터의 제2 집합을 커플링(2470)을 경유하여 멀티모드 PAM 수신기(2414)에 전송한다. 그리고 난 후, 수신 명령 시퀀서(2412)는 제2 집합의 디코딩 된 심볼을 수신기(2414)로부터 수신하고 제2 심볼 에러 레이트를 계산한다. 데이터 수신 분야에서 통상의 지식을 가진 자라면, 이 프로세스가 반복될 수 있고, 전압, 및 멀티모드 PAM 수신기(2414)에 대한 타이밍 마진이 계산될 수 있음을 쉽게 이해할 것이다. 이러한 실시예의 일부에서, 이와 같이 계산된 전압 및 타이밍 마진이 커플링(2466)을 통하여 마스터 제어 회로(2450)에 제공된다.
검사 명령은 일반적으로 마스터 제어 회로(2450), 전송 디바이스(2402), 및 수신 디바이스(2410) 사이의 파워 업 핸드쉐이크(power-up handshake) 동안 발부된다. 각각이 소정의 PAM 모드에 대응하는 하나 이상의 검사 명령이 발부되어도 좋다. 이러한 실시예의 일부에서, 마스터 제어 회로(2450)는 4-PAM 검사를 지시하는 검사 명령을 발부한다. 마스터 제어 회로(2450)는 그리고 난 후 검사가 완결되기를 기다리고, 커플링(2468)을 경유하여 수신 디바이스(2410)로부터 제1 집합의 심볼 품질 메트릭을 판독한다. 그리고 난 후, 마스터 제어 회로(2450)는 2-PAM 검사를 지시하는 검사 명령을 발부한다. 그리고 난 후, 2-PAM 검사로부터의 제2 집합의 심볼 품질 메트릭이, 검사 시퀀스의 완결에 이르러, 수신 디바이스(2410)로부터 커플링(2468)을 경유하여 마스터 제어 회로에 의해 수신된다. 제1 및 제2 집합의 심볼 품질 메트릭의 값에 기초하여, 마스터 제어 회로는 채널(2420)로의 데이터 전송을 위한 최적의 PAM 모드를 결정한다. 그리고나서, 이 PAM 모드를 강화하기 위하여, 회로는 채널(2440)에 준비 명령을 발부하며, 상기 준비명령은 준비 OpCode와 결정된 PAM 모드를 포함한다. 명령 시퀀서(2408 및 2412)는 그리고 나서 준비 명령을 커플링(2454 및 2460) 각각을 통해 수신한다. 준비 명령에서 지시된 PAM 모드에 기초하여, 전송 명령 시퀀서(2408)는 하나 이상의 PAM 모드 비트를 모드 레지스터(2409)에 설정하고, 준비 명령에서 지시된 PAM 모드에서 동작하도록 멀티모드 PAM 출력 드라이버(2404)를 구성한다. 유사하게, 수신 명령 시퀀서(2412)는 하나 이상의 PAM 모드 비트를 모드 레지스터(2418)에 설정하고, 준비 명령에서 지시된 PAM 모드에서 동작하도록 멀티모드 PAM 수신기(2414)를 구성한다. 그리고 나서, 데이터 전송 시스템(2400)은 채널(2420)을 통하여 데이터 전송에 대한 준비가 되고, 디바이스(2402)에서의 어플리케이션 회로(비도시)에서 디바이스(2410)에서의 어플리케이션 회로(비도시)로의 통신을 가능하게 한다.
다른 실시예에서, 세 개 이상의 검사 명령이 마스터 제어 회로(2450)에 의해 발부되고, 세 개 이상의 심볼 품질 메트릭 집합이 회로(2450)에 의해 수신되고, 세 개 이상의 PAM 모드 중 하나가 선택되어 준비 명령을 경유하여 강화된다. 예를 들어, 채널(2420)에 대한 8-PAM, 4-PAM, 및 2-PAM 전송이 각각 검사되고, 최적의 집합의 심볼 품질 메트릭을 갖는 PAM 모드가 선택되고 강화된다.
일부 실시예에서, 시스템(2400)은 둘 이상의 전송기와 둘 이상의 수신기를 포함하며, 멀티 홉(multi-hop) 신호 경로에 대하여 하나 이상의 심볼 품질 메트릭을 측정하도록 구성된다. 일부 실시예에서, 시스템(2400)은 왕복(round-trip) 신호 경로에 대하여 하나 이상의 심볼 품질 메트릭을 측정하도록 구성된다. 이러한 실시예 중 일부에서는, 시스템(2400)이 하나 이상의 트랜시버(도24에 비도시)를 포함한다.
도25를 참조하면, 데이터 전송을 위한 최적의 PAM 모드를 결정하는 방법(2500)에 있어서, 심볼 품질 메트릭이 단계 2502에서 제1 심볼 레이트에서 제1 모드(예를 들어 4-PAM 모드)에 대하여 우선 측정된다. 도24를 참조하면, 단계 2502는 검사 명령을 발부하는 마스터 제어 회로(2450), 검사 명령을 수신하는 시퀀서(2408), 및 모드 레지스터(2409)에 적절한 비트(PAM_Mode=1)를 설정하고 4-PAM 시그널링을 알리는 시퀀서(2408)를 포함한다. 멀티모드 PAM 출력 드라이버(2404)는 그리고나서 4-PAM 심볼을 구동하도록 구성된다. 단계 2502는 커플링(2458)을 통하여 멀티모드 PAM 출력 드라이버(2404)로 검사 비트를 전송하는 시퀀서(2408)를 더 포함한다. 드라이버(2404)는 그리고 나서 제1 심볼 레이트로 검사 비트를 채널(2420)상에 인코딩하는 하나 이상의 4-PAM 심볼의 제1 시퀀스를 구동한다.
일부 실시예에서, 단계 2502는 4-PAM 모드(즉 PAM_Mode=1)에 따라서 모드 레지스터(2418)의 내용을 설정하는 단계를 더 포함한다. 따라서, 멀티모드 PAM 수신기(2414)는 채널(2420)로부터 하나 이상의 4-PAM 심볼을 수신하도록 구성된다. 수신 명령 시퀀서(2412)는 그리고나서 디코딩된 검사 비트를 수신기(2414)로부터 커플링(2469)을 경유하여 수신한다. 디코딩된 검사 비트는 그리고 나서, 일부 실시예에서, 시퀀서(2412)에 의해 마스터 제어 회로(2450)에 제공된다. 다른 실시예에서, 시퀀서(2412)는 하나 이상의 심볼 품질 메트릭을 결정하기 위하여 계산을 수행하고 그렇게 계산된 메트릭의 값을 마스터 제어 회로(2450)에 제공한다. 그렇게 계산된 심볼 품질 메트릭은, 일부 실시예에서, 비트 에러 레이트를 포함한다. 예를 들어, 시퀀서(2412)는 드라이버(2404)에 최초에 제공된 하나 이상의 검사 비트를 수신기(2414)로부터 수신된 하나 이상의 디코딩된 비트와 비교한다. (비교되는 비트의 총 수에 의해 나누어진 상이한 비트의 수로써 결정되는) 비트 에러 레이트는 그리고 나서 수신 명령 시퀀서(2412)에 의해 4-PAM 시그널링에 대하여 계산된다. 비트 에러 레이트, 또는 이로부터 유도된 일부 품질은 4-PAM 시그널링에 대한 심볼 품질 메트릭으로써 마스터 제어 회로(2450)에 제공된다. 대안의 실시예에서, 시퀀서(2412)에 의해 계산된 심볼 품질 메트릭은 마진을 포함한다. 이 마진은 전압 마진, 타이밍 마진, 또는 수신기(2414)에 의해 수신된 심볼의 수많은 다른 아날로그 특징 중 하나일 수 있다. 예를 들어, 수신 명령 시퀀서(2412)는 일부 실시예에서, 4-PAM 심볼을 디코딩하기 위하여 수신기(2414)에 의해 사용되는 등화된 전압 레벨(예를 들어, 도3b의 레벨(316, 318, 319) 참조)을 저장한다. 다른 예로서, 수신 명령 시퀀서(2412)는 일부 실시예에서 수신기(2414)에 의한 4-PAM의 수신에 관련된 타이밍 마진을 측정하고 저장한다. 이 타이밍 마진은 예를 들어 수신되고 등화된 전압 레벨이 그 샘플링된 값의 고정된 범위내에 정착하는 데 걸리는 시간으로써 결정된, 각각의 가능한 심볼 전송을 위한 평균 신호 정착 시간일 수 있다. 측정된 마진, 또는 이로부터 유도된 일부 품질은 4-PAM 시그널링에 대한 심볼 품질 메트릭으로써 마스터 제어 회로(2450)에 제공된다.
도25를 참조하면, 방법 2500에서, 단계 2540는 제2 모드(예를 들어 2-PAM 모드)에 대하여 상술된 전체 프로세스를 반복한다. 도24를 참조하면, 시퀀서(2408)는 모드 레지스터(2409)에 적절한 비트(PAM_Mode=0)를 설정하고, 2-PAM 시그널링을 알린다. 멀티모드 PAM 출력 드라이버(2404)는 이에 의해 2-PAM 심볼을 구동하도록 구성된다. 시퀀서(2408)는 그리고 나서 검사 비트를 멀티모드 PAM 출력 드라이버(2404)로 전송한다. 드라이버(2404)는 그리고 나서, 제2 심볼 레이트로, 채널(2420)상에 검사 비트를 인코딩하는 하나 이상의 2-PAM 심볼의 제2 집합을 구동한다. 제2 심볼 레이트는 바람직하게는 단계 2502에서 사용되는 제1 심볼 레이트의 두 배이다.
레지스터(2418)는 2-PAM 시그널링(즉, PAM_Mode=0)에 대한 적절한 비트를 저장하도록 수신 명령 시퀀서(2412)에 의해 설정된다. 멀티모드 PAM 수신기(2414)는 그리고 나서 채널(2420)로부터 하나 이상의 2-PAM 심볼을 수신하도록 구성된다. 시퀀서(2412)는 그리고 나서 수신기(2414)로부터의 디코딩된 검사 비트를 수신한다. 그후 디코딩 된 검사 비트는 일부 실시예에서, 마스터 제어 회로(2450)로 수신 명령 시퀀서(2412)에 의해 제공된다. 마스터 제어 회로(2450)는 그후 2-PAM 시그널링에 대한 심볼 품질 메트릭의 집합을 결정하고 저장한다. 다른 실시예에서, 심볼 품질 메트릭의 집합은 수신 명령 시퀀서(2412)에 의해 계산되고 마스터 제어 회로(2450)에 제공된다.
도25를 참조하면, 마스터 제어 회로(2450; 도24)는 단계 2506에서 4-PAM 및 2-PAM 시그널링에 대하여 저장된 심볼 품질 메트릭을 비교하고 최소의 비트 에러 레이트를 얻는 PAM 모드를 선택한다. 대안으로, 회로(2450)는 4-PAM 및 2-PAM 시그널링에 대하여 저장된 심볼 품질 메트릭을 비교하고 최대의 전압 또는 타이밍 마진을 얻는 PAM 모드를 선택한다.
비록 도24에 도시된 것처럼, 저장된 심볼 품질 메트릭이 디바이스들(2402 및 2410) 사이에서 교환되는 심볼의 편방향 전송에 기초하여 결정되었지만, 다른 실시예에서는, 심볼 품질 메트릭이 양방향 심볼 전송에 기초하여 결정된다.
설명을 목적으로 하는 상기 기재는 완전한 발명의 이해를 제공하기 위하여 특정 술어를 사용하였다. 그러나 특정한 상세는 본 발명을 실시하기 위하여 필요로 되지 않는다는 것이 당업계에서 통상의 지식을 가진 자에게 명백할 것이다. 본 실시예는 본 발명의 원리와 그 실질적인 어플리케이션을 가장 잘 설명하고, 그에 의해 당업자가 본 발명과, 생각되는 특정의 사용에 적합한 다양한 수정을 하여 다양한 실시예를 가장 잘 이용하도록 선택되고 기재되었다. 따라서, 전술한 개시가 본 발명을 개시된 정확한 형태로 소진하거나 제한하려는 것은 아니다. 많은 수정과 변형이 전술한 교시의 관점에서 가능하다.
본 발명의 범위는 다음의 청구범위와 이들의 균등물에 의해 정의되어야 한다.

Claims (86)

  1. 일련의 심볼을 구동하는 멀티모드 PAM 출력 드라이버로서, 상기 출력 드라이버는:
    PAM 모드 신호에 의해 결정된 클록 레이트를 갖는 출력 클록을 생성하는 클록 회로 - 상기 PAM 모드 신호는 출력 드라이버의 PAM 모드를 분류함 -; 및
    상기 출력 클록의 클록 레이트에 의해 결정된 레이트로 일련의 심볼을 구동하는, 클록 회로에 결합된 드라이버 회로
    를 포함하는, 멀티모드 PAM 출력 드라이버.
  2. 제32항에 있어서,
    PAM 모드가 제1 PAM 모드일 때, 상기 일련의 심볼은 N-PAM 심볼이고;
    PAM 모드가 제2 PAM 모드일 때, 상기 일련의 심볼은 M-PAM 심볼이고; 및
    N은 M과 같지 않은,
    멀티모드 PAM 출력 드라이버.
  3. 제32항에 있어서, 클록 회로는 다수의 다른 클록 레이트의 각각에서 출력 클록을 생성하며, 다수의 다른 클록 레이트의 각각은 각각의 PAM 모드에 대응하는, 멀티모드 PAM 출력 드라이버.
  4. 제32항에 있어서, 클록 회로는, PAM 모드 신호와 단지 하나의 기준 클록 신호를 수신하도록 결합된, 조정가능한 클록 레이트 곱셈 회로를 포함하는, 멀티모드 PAM 출력 드라이버.
  5. 제4항에 있어서, 조정가능한 클록 레이트 곱셈 회로는 PAM 모드 신호에 반응하는 제1 회로와 워드 길이 모드 신호에 반응하는 제2 회로를 포함하며, 워드 길이 모드 신호는 일련의 심볼과 연관된 워드 길이를 분류하는, 멀티모드 PAM 출력 드라이버.
  6. 제4항에 있어서, 클록 회로는 PAM 모드 신호에 반응하는 제1 서브 회로와 워드 길이 모드 신호에 반응하는 제2 서브 회로를 포함하는 위상 고정 루프를 포함하며, 워드 길이 모드 신호는 일련의 심볼과 연관된 워드 길이를 분류하는, 멀티모드 PAM 출력 드라이버.
  7. 제32항에 있어서, 클록 회로는 PAM 모드 및 일련의 심볼과 연관된 워드 길이를 분류하는 워드 길이 모드에 따른 클록 레이트에서 출력 클록을 생성하는, 멀티모드 PAM 출력 드라이버.
  8. 제32항에 있어서, 드라이버 회로의 입력에 결합된 출력을 구비하는 멀티모드 직렬 변환기를 더 포함하며, 상기 멀티모드 직렬 변환기는 병렬로 데이터를 수신하 고 PAM 모드에서 적어도 일부 결정된 차수로 수신된 데이터를 직렬 변환하는, 멀티모드 PAM 출력 드라이버.
  9. 제8항에 있어서, 멀티모드 직렬 변환기는 PAM 모드 및 워드 길이 모드 신호에 의해 분류된 워드 길이 모드에 따라 적어도 일부분 결정된 차수로 수신된 데이터를 직렬 변환하는, 멀티모드 PAM 출력 드라이버.
  10. 제9항에 있어서, 드라이버 회로는 제1 파이프라인과 제2 파이프라인을 포함하며, 제1 파이프라인과 제2 파이프라인은 멀티모드 직렬 변환기로부터 지시된(ordered) 데이터를 수신하는, 멀티모드 PAM 출력 드라이버.
  11. 제10항에 있어서, PAM 모드가 제1 PAM 모드일 때 드라이버 회로는 제1 파이프라인을 디스에이블 하는, 멀티모드 PAM 출력 드라이버.
  12. 일련의 심볼을 수신하는 멀티모드 PAM 수신기로서, 상기 수신기는:
    PAM 모드 신호에 의해 결정된 클록 레이트를 갖는 수신 클록을 생성하는 클록 회로 - 상기 PAM 모드 신호는 수신기의 PAM 모드를 분류함 -; 및
    상기 수신 클록의 클록 레이트로 일련의 심볼을 수신하고, 대응하는 데이터 스트림을 생성하는 수신기 회로
    를 포함하는, 멀티모드 PAM 수신기.
  13. 제12항에 있어서,
    PAM 모드가 제1 PAM 모드일 때, 상기 일련의 심볼은 N-PAM 심볼이고;
    PAM 모드가 제2 PAM 모드일 때, 상기 일련의 심볼은 M-PAM 심볼이고; 및
    N은 M과 같지 않은,
    멀티모드 PAM 수신기.
  14. 제12항에 있어서, 클록 회로는 다수의 다른 클록 레이트의 각각에서 출력 클록을 생성하도록 구성가능하며, 다수의 다른 클록 레이트의 각각은 각각의 PAM 모드에 대응하는, 멀티모드 PAM 수신기.
  15. 제12항에 있어서, 클록 회로는, PAM 모드 신호와 단지 하나의 기준 클록 신호를 수신하도록 결합된, 조정가능한 클록 레이트 곱셈 회로를 포함하는, 멀티모드 PAM 수신기.
  16. 제15항에 있어서, 조정가능한 클록 레이트 곱셈 회로는 PAM 모드 신호에 반응하는 제1 회로와 워드 길이 모드 신호에 반응하는 제2 회로를 포함하며, 워드 길이 모드 신호는 일련의 심볼과 연관된 워드 길이를 분류하는, 멀티모드 PAM 수신기.
  17. 제15항에 있어서, 클록 회로는 PAM 모드 신호에 반응하는 제1 서브 회로와 워드 길이 모드 신호에 반응하는 제2 서브 회로를 포함하는 위상 고정 루프를 포함하며, 워드 길이 모드 신호는 일련의 심볼과 연관된 워드 길이를 분류하는, 멀티모드 PAM 수신기.
  18. 제12항에 있어서, 클록 회로는 PAM 모드 및 일련의 심볼과 연관된 워드 길이를 분류하는 워드 길이 모드에 따른 클록 레이트에서 수신 클록을 생성하는, 멀티모드 PAM 수신기.
  19. 제12항에 있어서, 수신기 회로의 출력에 결합된 입력을 구비하는 멀티모드 직렬 변환기를 더 포함하며, 상기 멀티모드 직렬 변환기는 PAM 모드 신호에 따라 데이터 스트림으로부터 직렬 변환된 데이터를 지시하여 병렬 데이터 서브 스트림을 갖는 포맷화된 데이터 스트림을 생성하는, 멀티모드 PAM 수신기.
  20. 제12항에 있어서,
    수신 클록은 제1 수신 클록을 포함하고, 수신 클록의 클록 레이트는 제1 클록 레이트를 포함하고, 클록 회로는 워드 길이 모드에 따라 제1 클록 레이트에 대한 비율 관계를 갖는 제2 클록 레이트를 갖는 제2 수신 클록을 더 생성하며;
    수신기는 수신기 회로의 출력에 결합된 입력을 갖는 멀티모드 직병렬 변환기를 더 포함하며, 멀티모드 직병렬 변환기는 제2 수신 클록에 의해 제어되는 레이트 에서 수신기 회로로부터의 데이터 스트림을 포맷화된 데이터 스트림으로 변환하는, 멀티모드 PAM 수신기.
  21. 제19항에 있어서, 상기 수신 회로는 제1 파이프라인과 제2 파이프라인을 포함하는 등화 회로를 포함하며, 상기 등화회로는 PAM 모드에 따라 구성되어, PAM 모드가 제1 PAM 모드일 때 상기 제1 파이프라인과 제2 파이프라인은 병렬로 연결되며, PAM 모드가 제2 PAM 모드일 때 상기 제1 파이프라인과 제2 파이프라인은 직렬로 연결되는, 멀티모드 PAM 수신기.
  22. 멀티모드 PAM 트랜시버로서,
    PAM 모드 신호에 의해 결정된 클록 레이트를 갖는 출력 클록을 생성하는 클록 회로 - 상기 PAM 모드 신호는 출력 드라이버의 PAM 모드를 분류하고, 상기 클록 회로는 PAM 모드 신호에 의해 결정된 클록 레이트를 갖는 수신 클록을 더 생성함 -;
    상기 출력 클록의 클록 레이트에 의해 결정된 레이트로 제1 일련의 심볼을 구동하는, 클록 회로에 결합된 드라이버 회로; 및
    상기 수신 클록의 클록 레이트로 제2 일련의 심볼을 수신하고, 대응하는 데이터 스트림을 생성하는 수신기 회로
    를 포함하는, 멀티모드 PAM 트랜시버.
  23. 제22항에 있어서,
    PAM 모드가 제1 PAM 모드일 때, 상기 일련의 심볼은 N-PAM 심볼이고;
    PAM 모드가 제2 PAM 모드일 때, 상기 일련의 심볼은 M-PAM 심볼이고; 및
    N은 M과 같지 않은,
    멀티모드 PAM 트랜시버.
  24. 제22항에 있어서, 클록 회로는 다수의 다른 클록 레이트의 각각에서 출력 클록을 생성하며, 다수의 다른 클록 레이트의 각각은 각각의 PAM 모드에 대응하는, 멀티모드 PAM 트랜시버.
  25. 제항에 있어서, 클록 회로는, PAM 모드 신호와 단지 하나의 기준 클록 신호를 수신하도록 결합된, 조정가능한 클록 레이트 곱셈 회로를 포함하는, 멀티모드 PAM 트랜시버.
  26. 데이터 전송 방법으로서,
    PAM 모드 신호에 의해 결정된 클록 레이트를 갖는 출력 클록을 생성하는 단계 - 상기 PAM 모드 신호는 데이터 스트림을 일련의 심볼로써 전송하기 위한 PAM 모드를 분류함 -; 및
    상기 출력 클록의 클록 레이트에 의해 결정된 레이트로 일련의 심볼을 통신 링크상에서 구동하는 단계
    를 포함하는, 데이터 전송 방법.
  27. 제76항에 있어서,
    PAM 모드가 제1 PAM 모드일 때, 상기 일련의 심볼은 N-PAM 심볼이고;
    PAM 모드가 제2 PAM 모드일 때, 상기 일련의 심볼은 M-PAM 심볼이고; 및
    N은 M과 같지 않은,
    데이터 전송 방법.
  28. 제76항에 있어서, 상기 생성하는 단계는 PAM 모드 신호, 단일 기준 클록 신호 및 워드 길이 모드 신호에 반응하며, 상기 워드 길이 모드 신호는 일련의 심볼과 연관된 워드 길이를 분류하는, 데이터 전송 방법.
  29. 데이터 전송을 수신하는 방법으로서,
    PAM 모드 신호에 의해 결정된 클록 레이트를 갖는 수신 클록을 생성하는 단계 - 상기 PAM 모드 신호는 전송된 일련의 심볼과 연관된 PAM 모드를 분류함 -; 및
    상기 수신 클록의 클록 레이트로 일련의 심볼을 수신하고, 대응하는 데이터 스트림을 생성하는 단계
    를 포함하는, 데이터 전송을 수신하는 방법.
  30. 제29항에 있어서,
    PAM 모드가 제1 PAM 모드일 때, 상기 일련의 심볼은 N-PAM 심볼이고;
    PAM 모드가 제2 PAM 모드일 때, 상기 일련의 심볼은 M-PAM 심볼이고; 및
    N은 M과 같지 않은,
    데이터 전송을 수신하는 방법.
  31. 제29항에 있어서, 상기 생성하는 단계는 PAM 모드 신호, 단일 기준 클록 신호 및 워드 길이 모드 신호에 반응하며, 상기 워드 길이 모드 신호는 일련의 심볼과 연관된 워드 길이를 분류하는, 데이터 전송을 수신하는 방법.
  32. 일련의 심볼을 구동하는 멀티모드 PAM 출력 드라이버로서, 상기 출력 드라이버는:
    일련의 심볼로 출력될 데이터를 수신하는 입력 인터페이스;
    PAM 모드를 분류하는 PAM 모드 신호를 수신하는 인터페이스;
    수신된 데이터를 PAM 모드 신호에 의해 결정된 차수(order)로 출력하는 멀티플렉서 회로;
    PAM 모드 신호에 의해 결정된 클록 레이트를 갖는 출력 클록을 생성하는 클록 회로;
    클록 회로와 멀티플렉서 회로의 출력에 결합되고, 일련의 심볼을 구동하는 드라이버 회로 - 상기 심볼은 멀티플렉서 회로에 의해 출력된 차수로 구동됨 -
    을 포함하는, 멀티모드 PAM 출력 드라이버.
  33. 제32항에 있어서,
    PAM 모드가 제1 PAM 모드일 때, 상기 일련의 심볼은 N-PAM 심볼이고;
    PAM 모드가 제2 PAM 모드일 때, 상기 일련의 심볼은 M-PAM 심볼이고; 및
    N은 M과 같지 않은,
    멀티모드 PAM 출력 드라이버.
  34. 제33항에 있어서, N과 M 각각은 2, 4, 8, 16, 및 32로 이루어지는 군으로부터 선택되는, 멀티모드 PAM 출력 드라이버.
  35. 제33항에 있어서, N과 M 각각은 2 및 4로 이루어지는 군으로부터 선택되는, 멀티모드 PAM 출력 드라이버.
  36. 제32항에 있어서, 상기 멀티플렉서 회로 및 클록 회로는, 멀티모드 PAM 출력 드라이버의 총 출력 데이터 레이트가 제1 PAM 모드 및 제2 PAM 모드에 대하여 동일하도록 구성된, 멀티모드 PAM 출력 드라이버.
  37. 제33항에 있어서, 상기 멀티플렉서 회로 및 클록 회로는, 멀티모드 PAM 출력 드라이버의 총 출력 데이터 레이트가 제1 PAM 모드 및 제2 PAM 모드에 대하여 동일하도록 구성된, 멀티모드 PAM 출력 드라이버.
  38. 제33항에 있어서, 제1 PAM 모드에서의 클록 레이트는 제2 PAM 모드에서의 클록 레이트의 두 배이고,
    제2 PAM 모드에서의 일련의 심볼 출력에서의 각각의 심볼은 제1 PAM 모드에서의 일련의 심볼 출력에서의 각각의 심볼의 두 배 많은 정보를 반송하는, 멀티모드 PAM 출력 드라이버.
  39. 제32항에 있어서, PAM 모드를 결정하도록 구성된 제어 회로를 더 포함하는, 멀티모드 PAM 출력 드라이버.
  40. 제32항에 있어서,
    워드 길이 모드를 분류하는 워드 길이 모드 신호를 수신하도록 구성된 인터페이스를 더 포함하고,
    멀티플렉서 회로는 워드 길이 모드에 따라 수신된 데이터를 지시하도록 더 구성되고,
    클록 회로는 PAM 모드 신호 및 워드 길이 모드에 의해 적어도 일부 결정된 클록 레이트로 출력 클록을 생성하도록 구성된
    멀티모드 PAM 출력 드라이버.
  41. 제32항에 있어서,
    바이트 길이 모드를 분류하는 바이트 길이 모드 신호를 수신하도록 구성된 인터페이스를 더 포함하고,
    상기 멀티플렉서 회로는 PAM 모드 신호 및 바이트 길이 모드 신호에 의해 적어도 일부 결정된 지시로 수신된 데이터를 지시하도록 구성된,
    멀티모드 PAM 출력 드라이버.
  42. 제41항에 있어서,
    상기 클록 회로는 PAM 모드 신호 및 바이트 길이 모드 신호에 의해 적어도 일부 결정된 클록 레이트로 출력 클록을 생성하도록 구성된, 멀티모드 PAM 출력 드라이버.
  43. 제1항에 있어서, 상기 드라이버 회로는 제1 파이프라인과 제2 파이프라인을 포함하고, 상기 제1 및 제2 파이프라인은 멀티플렉서 회로로부터 수신된 지시된 데이터를 저장하도록 구성된, 멀티모드 PAM 출력 드라이버.
  44. 제43항에 있어서, 상기 드라이버 회로는 PAM 모드가 제1 PAM 모드일 때 제1 파이프라인을 디스에이블하도록 구성된, 멀티모드 PAM 출력 드라이버.
  45. 일련의 심볼을 구동하는 멀티모드 PAM 수신기로서, 상기 수신기는:
    PAM 모드를 분류하는 PAM 모드 신호를 수신하도록 구성된 인터페이스;
    수신 클록 신호;
    수신 클록 신호의 클록 레이트로 일련의 심볼을 수신하고, 대응하는 데이터 스트림을 생성하도록 구성된 수신기 회로;
    포맷화된 데이터 스트림을 생성하기 위하여 PAM 모드 신호에 따라 데이터 스트림으로부터 데이터를 지시하도록 구성된 멀티플렉서 회로;
    멀티플렉서 회로의 출력에 결합된 출력 인터페이스 - 상기 출력 인터페이스는 적어도 일부는 PAM 모드에 의해 결정된 레이트로 포맷화된 데이터 스트림으로부터 데이터 워드를 출력하도록 구성됨 -;
    을 포함하는, 멀티모드 PAM 수신기.
  46. 제45항에 있어서,
    PAM 모드가 제1 PAM 모드일 때, 상기 일련의 심볼은 N-PAM 심볼이고;
    PAM 모드가 제2 PAM 모드일 때, 상기 일련의 심볼은 M-PAM 심볼이고; 및
    N은 M과 같지 않은,
    멀티모드 PAM 수신기.
  47. 제46항에 있어서, N과 M은 2, 4, 8, 16, 및 32로 이루어지는 군으로부터 선택되는, 멀티모드 PAM 수신기.
  48. 제46항에 있어서, N과 M 각각은 2 및 4로 이루어지는 군으로부터 선택되는, 멀티모드 PAM 수신기.
  49. 제45항에 있어서, 상기 수신기 회로는, PAM 모드가 제1 PAM 모드일 때 N-PAM 심볼을 수신하도록 동작하고, PAM 모드가 제2 PAM 모드일 때 M-PAM 심볼을 수신하도록 동작하게 구성된, 멀티모드 PAM 수신기.
  50. 제46항에 있어서, 상기 수신기 회로는 PAM 모드가 제1 PAM 모드일 때 수신기 회로의 일부를 디스에이블하도록 구성된, 멀티모드 PAM 수신기.
  51. 제46항에 있어서, 상기 수신기 회로는, PAM 모드가 제1 PAM 모드일 때 제1 심볼 길이를 가지고 PAM 모드가 제2 PAM 모드일 때 제2 심볼 길이를 가지도록 구성된 지연 회로를 갖는 반사 소거 등화 회로를 포함하는, 멀티모드 PAM 수신기.
  52. 제51항에 있어서, 상기 제1 심볼 길이는 제2 심볼 길이보다 긴, 멀티모드 PAM 수신기.
  53. 제51항에 있어서, 상기 제1 심볼 길이는 제2 심볼 길이의 두 배인, 멀티모드 PAM 수신기.
  54. 제46항에 있어서, 상기 수신기회로 및 멀티플렉서 회로는 멀티모드 PAM 수신 기의 총 데이터 비율이 제1 PAM 모드 및 제2 PAM 모드에 대하여 동일하도록 구성된, 멀티모드 PAM 수신기.
  55. 제45항에 있어서,
    바이트 길이 모드를 분류하는 바이트 길이 모드 신호를 수신하도록 구성된 인터페이스를 더 포함하고,
    상기 멀티플렉서 회로는 바이트 길이 모드에 따라 데이터 스트림으로부터 데이터를 지시하도록 더 구성된,
    멀티모드 PAM 수신기.
  56. 제55항에 있어서, 수신 클록 신호로부터 바이트 클록 신호를 생성하도록 구성된 클록 회로를 포함하고, 상기 바이트 클록 신호는 바이트 길이 모드에 의해 적어도 일부 결정된 클록 레이트를 갖는, 멀티모드 PAM 수신기.
  57. 제45항에 있어서,
    바이트 길이 모드를 분류하는 바이트 길이 모드 신호를 수신하도록 구성된 인터페이스를 더 포함하고,
    상기 멀티플렉서 회로는, PAM 모드가 제1의 미리정의된 PAM 모드일 때, 바이트 길이 모드에 따라 데이터 스트림으로부터 데이터를 지시하도록 구성된,
    멀티모드 PAM 수신기.
  58. 제57항에 있어서, 수신 클록 신호로부터 바이트 클록 신호를 생성하도록 구성된 클록 회로를 포함하고, 상기 바이트 클록 신호는 바이트 길이 모드에 의해 적어도 일부 결정된 클록 레이트를 갖는, 멀티모드 PAM 수신기.
  59. 제45항에 있어서, 사기 수신기 회로는 제1 수신기 서브회로와 제2 수신기 서브회로를 포함하고, 각각의 제1 및 제2 수신기 서브회로는 하나 이상의 신호를 출력하도록 구성된, 멀티모드 PAM 수신기.
  60. 제59항에 있어서, 상기 제1 수신기 서브회로에 의해 출력된 신호출력은 일련의 심볼에 대응하는 일련의 최상위 비트(MSB)를 나타내고;
    상기 제2 수신기 서브회로에 의해 출력된 신호출력은 일련의 심볼에 대응하는 일련의 최하위 비트(LSB)를 나타내는, 멀티모드 PAM 수신기.
  61. 제59항에 있어서, 상기 수신기 회로는 PAM 모드가 제1 미리정의된 PAM 모드일 때 제2 수신기 서브회로를 디스에이블하도록 구성된, 멀티모드 PAM 수신기.
  62. 멀티모드 PAM 트랜시버로서,
    제1 일련의 심볼을 출력하며 PAM 모드를 분류하는 PAM 모드 신호를 수신하도록 구성된 멀티모드 PAM 출력 드라이버; 및
    제2 일련의 심볼을 수신하며 PAM 모드 신호를 수신하도록 구성된 멀티모드 PAM 수신기를 포함하며,
    PAM 모드가 제1 PAM 모드일 때, 상기 제1 일련의 심볼은 N-PAM 심볼을 포함하며;
    PAM 모드가 제2 PAM 모드일 때, 상기 제1 일련의 심볼은 M-PAM 심볼을 포함하며;
    N은 M과 같지 않은,
    멀티모드 PAM 트랜시버.
  63. 제62항에 있어서, 상기 멀티모드 PAM 출력 드라이버 및 멀티 모드 PAM 수신기는 단일 집적 회로상에 구현되는, 멀티모드 PAM 트랜시버.
  64. 제62항에 있어서, 상기 멀티모드 PAM 출력 드라이버 및 멀티 모드 PAM 수신기는 단일 인쇄회로기판상에 구현되는, 멀티모드 PAM 트랜시버.
  65. 제62항에 있어서,
    상기 제1 일련의 심볼은 PAM 모드가 제1 PAM 모드일 때 제1 심볼 레이트로 출력되고;
    상기 제1 일련의 심볼은 PAM 모드가 제2 PAM 모드일 때 제2 심볼 레이트로 출력되고; 및
    상기 제1 심볼 레이트가 제2 심볼 레이트보다 큰
    멀티모드 PAM 트랜시버.
  66. 제65항에 있어서, N, M, 제1 심볼 레이트 및 제2 심볼 레이트는, 멀티 PAM 트랜시버가 제1 PAM 모드에 있을 때 및 멀티 PAM 트랜시버가 제2 PAM 모드에 있을 때 제1 일련의 심볼의 데이터 레이트가 근사적인 방식으로 관련되어 있는, 멀티모드 PAM 트랜시버.
  67. 제65항에 있어서, 제1 심볼 레이트와 제2 심볼 레이트와의 비는 log2(M)/log2(N)과 대략 같은, 멀티모드 PAM 트랜시버.
  68. 제62항에 있어서, PAM모드 신호를 생성하도록 구성된 제어 회로를 더 포함하는, 멀티모드 PAM 트랜시버.
  69. 제68항에 있어서, 상기 멀티모드 PAM 출력 드라이버, 멀티 모드 PAM 수신기, 및 제어 회로는 단일 집적 회로상에 구현되는, 멀티모드 PAM 트랜시버.
  70. 제68항에 있어서, 상기 멀티모드 PAM 출력 드라이버, 멀티 모드 PAM 수신기, 및 제어 회로는 단일 인쇄회로기판상에 구현되는, 멀티모드 PAM 트랜시버.
  71. 제68항에 있어서,
    상기 제어 회로가 멀티 PAM 수신기에 결합되고;
    상기 제어 회로가 제2 일련의 심볼로부터 유도된 데이터를 멀티 PAM 수신기로부터 판독하도록 구성되고; 및
    상기 제어 회로가 판독된 데이터에 적어도 일부 기초하여 PAM 모드 신호를 생성하도록 더 구성되는,
    멀티모드 PAM 트랜시버.
  72. 제62항에 있어서, PAM 모드 신호에 의해 결정된 클록 레이트를 갖는 출력 클록을 생성하도록 구성된 클록 회로를 더 포함하는, 멀티모드 PAM 트랜시버.
  73. 심볼 전송 방법으로서,
    분류된 PAM 모드에서 동작하도록 멀티모드 PAM 출력 드라이버를 구성하는 단계 - 분류된 PAM 모드는 미리정의된 다수의 PAM 모드로부터 선택됨 -;
    멀티모드 PAM 출력 드라이버를 이용하여, 일련의 심볼을 출력하는 단계를 포함하며,
    PAM 모드가 제1 PAM 모드일 때, 일련의 심볼은 N-PAM 심볼을 포함하며;
    PAM 모드가 제2 PAM 모드일 때, 일련의 심볼은 M-PAM 심볼을 포함하며; 및
    N은 M과 같지 않은, 심볼 전송 방법.
  74. 제73항에 있어서, N과 M은 모두 2, 4, 8, 16, 및 32로 이루어지는 군으로부터 선택되는 정수인, 심볼 전송 방법.
  75. 제73항에 있어서, N과 M은 모두 2 및 4로 이루어지는 군으로부터 선택되는 정수인, 심볼 전송 방법.
  76. 데이터 전송 방법으로서,
    제1 심볼 레이트로 채널에서 제1 일련의 심볼을 구동하도록 멀티모드 PAM 출력 드라이버를 동작하는 단계 - 상기 시퀀스는 다수의 심볼을 포함하고, 각각의 심볼은 미리 결정된 제1 PAM 레벨 수 중 각각의 레벨을 갖음 -;
    멀티모드 PAM 수신기에서 채널로부터 제1 일련의 심볼을 수신하는 단계;
    일련의 구동된 심볼과 일련의 수신된 심볼 사이의 관계에 기초하여, 제1 심볼의 품질 메트릭을 결정하는 단계;
    제2 심볼 레이트로 채널에서 제2 일련의 심볼을 구동하도록 멀티모드 PAM 출력 드라이버를 동작하는 단계 - 상기 시퀀스는 다수의 심볼을 포함하고, 각각의 심볼은 미리 결정된 제2 PAM 레벨 수 중 각각의 레벨을 갖음 -; 및
    멀티모드 PAM 수신기에서 채널로부터 제2 일련의 심볼을 수신하는 단계를 포함하며,
    상기 미리 결정된 제1 및 제2 PAM 레벨 수가 상이한, 데이터 전송 방법.
  77. 제76항에 있어서, 제1 및 제2 심볼 레이트가 상이한, 데이터 전송 방법.
  78. 제76항에 있어서, 제1 및 제2 심볼 레이트와 제1 및 제2 PAM 레벨 수는 일련의 심볼의 데이터 레이트가 상수가 되도록 관련된, 데이터 전송 방법.
  79. 제76항에 있어서, 상기 제2 심볼 레이트는 제1 심볼 레이트의 두 배인, 데이터 전송 방법.
  80. 제76항에 있어서,
    상기 제1 PAM 레벨 수는 N에 의해 표시되고;
    상기 제2 PAM 레벨 수는 M에 의해 표시되고;
    제2 심볼 레이트와 제1 심볼 레이트 사이의 비는 log2(N)/log2(M)과 같은,
    데이터 전송 방법.
  81. 데이터 전송 방법으로서,
    다수의 미리 결정된 심볼 레이트로부터 선택된 제1 심볼 레이트로 제1 일련의 심볼을 구동하도록 멀티모드 PAM 출력 드라이버를 동작하는 단계 - 상기 일련의 심볼은 다수의 심볼을 포함하고, 각각의 심볼은 미리 결정된 제1 PAM 레벨 수 중 각각의 레벨을 갖고, 제1 PAM 레벨 수는 다수의 이용가능한 PAM 레벨로부터 선택됨 -;
    멀티모드 PAM 수신기에서 제1 일련의 심볼을 수신하는 단계;
    제1 심볼 레이트와 제1 PAM 레벨 수에 대응하는 제1 심볼 품질 메트릭을 결정하는 단계;
    다수의 미리 결정된 심볼 레이트로부터 선택된 제2 심볼 레이트로 제2 일련의 심볼을 구동하도록 멀티모드 PAM 출력 드라이버를 동작하는 단계 - 상기 제2 일련의 심볼은 다수의 심볼을 포함하고, 각각의 심볼은 제2 PAM 레벨 수 중 각각의 레벨을 갖고, 제2 PAM 레벨 수는 다수의 이용가능한 PAM 레벨로부터 선택됨 -;
    멀티모드 PAM 수신기에서 제2 일련의 심볼을 수신하는 단계;
    상기 제1 및 제2 심볼 품질 메트릭에 기초하여, 시스템의 동작의 모드를 선택하는 단계 - 상기 동작의 모드는 적어도 다수의 PAM 레벨에 의해 분류됨- 를 포함하는, 데이터 전송 방법.
  82. 제81항에 있어서, 상기 심볼 품질 메트릭은 비트 에러 레이트인, 데이터 전송 방법.
  83. 제81항에 있어서, 상기 심볼 품질 메트릭은 전압 마진인, 데이터 전송 방법.
  84. 제81항에 있어서, 상기 심볼 품질 메트릭은 타이밍 마진인, 데이터 전송 방 법.
  85. 제81항에 있어서, 상기 동작의 모드를 선택하는 단계는 PAM 모드 신호의 상태를 설정하는 단계를 포함하는, 데이터 전송 방법.
  86. 멀티모드 PAM 트랜시버로서,
    PAM 모드를 분류하는 PAM 모드 신호에 따라서 제1 일련의 심볼을 출력하는 수단; 및
    제2 일련의 심볼을 수신하고 PAM 모드 신호를 수신하는 수단을 포함하며,
    PAM 모드가 제1 PAM 모드일 때, 제1 일련의 심볼은 N-PAM 심볼을 포함하며;
    PAM 모드가 제2 PAM 모드일 때, 제1 일련의 심볼은 M-PAM 심볼을 포함하며; 및
    N은 M과 같지 않은, 멀티모드 PAM 트랜시버.
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