JP2007510377A - 透明マルチモードｐａｍインタフェース - Google Patents

Abstract

高速、マルチモードＰＡＭシンボル送信のための方法および装置が提供される。マルチモードＰＡＭ出力ドライバは、一つ以上のシンボルを駆動し、一つ以上のシンボルのＰＡＭ変調において用いられるレベルの数は、ＰＡＭモード信号の状態に依存している。さらに、一つ以上のシンボルは、シンボルレートで駆動され、該シンボルレートは、ＰＡＭモード信号に従って選択され、その結果駆動されたシンボルのデータレートが、ＰＡＭモード信号の状態の変化に関して一定である。所与の物理環境でのシンボル送受信について、ＰＡＭレベルの最適数を決定する方法が、さらに提供される。

Description

本出願は、２００３年１０月２７日に出願された米国仮特許出願番号第６０／５１５，１７９号明細書、および２００４年３月１９日に出願された米国通常特許出願第１０／８０５，４１３号明細書の優先権を主張し、その両方の開示内容を本明細書に援用する。

発明の分野
本発明は、データ送受信のためのシステムの分野に関し、かつ特に本発明は、高速、マルチＰＡＭモードシリアルデータリンクへのインタフェースを提供するシステムおよび方法に関する。

発明の背景
中央処理装置の速度が増し続けていると共に、高速データ送信に対する需要が増え続けていることから、低待ち時間で高速データリンクの開発が必要となる。現在のシステムの低速および高待ち時間データリンクの使用の結果、データリンクに起因する性能に対する障害がしばしば生じる。

現在のデータ送信に必要な高速および低待ち時間のみならず、各種物理条件における性能もまた重要である。例えば、２００４年から、シリアルリンクベースＰＣＩエクスプレス相互接続は、チップ対モジュール接続、ならびに基板対基板およびバックプレーン接続における今日のＰＣＩバスの代替品として配置されている。ＰＣＩエクスプレス仕様は、秒当たり２．５ギガビット（Ｇｂｐｓ）の生データレートを画定する。ＰＣＩエクスプレスロードマップは、最大３２レーン幅のインタフェースおよび高速（５．０Ｇｂｐｓ）接続を予測している。ＸＡＵＩシリアルリンクインタフェースは、主として１０Ｇｂｐｓイーサネット（登録商標）システムで、モジュールと基板とを接続するためのものである。ＸＡＵＩは、４つの送信レーンおよび４つの受信レーン上で、ピンロウデータレート当たり３．１２５Ｇｂｐｓをサポートする。ＸＡＵＩリンクは、２つのコネクタを持つＦＲ４ベースの基板上で２０インチを駆動するように画定されているので、バックプレーン接続のために使用し始めている。インフィニバンド（商標）スイッチファブリックアーキテクチャは、データセンターでの接続されたサーバクラスタおよびサーバブレードを対象としている。該アーキテクチャは、銅、ファブリック、およびケーブル接続について、１、２または最大１２ワイヤリンク幅の２．５Ｇｂｐｓワイヤ速度接続をサポートする。したがって、シリアルリンクの多くの相互接続規格があるが、該規格は、各種送信媒体を通じての高速（２Ｇｂｐｓ超）データレートに対する共通の需要を共有している。

現在、シリアルリンク技術を用いるバックプレーンは、ほぼ３Ｇｂｐｓの速度に達しうる。しかしながら、４０Ｇｂｐｓのポート容量および２００Ｇｂｐｓの総ポート容量に対する需要がある。バックプレーン環境全体に信号を送るのは特に困難である。例えば、高速ＷＡＮルータ、企業およびストレージエリアネットワークスイッチ、ブレードサーバ、および遠隔通信機器におけるバックプレーン環境は、典型的に、シグナリング経路の一部として、ビア（ホール）、ドーターボード対マザーボードコネクタ、および蛇行信号線を含む。

データ送信システムの設計において、重要な設計決定は、パラレルリンク構造またはシリアルリンク構造の選択である。一般に、パラレルデータリンクは、低待ち時間を享受する。並列バスの物理インタフェースで、データは、ロード−ストアアプリケーションについて、各クロックエッジ上で即座に使用可能である。パラレルデータは、シリアル変換または復号化を遂行することなく、処理装置内での制御機能が使用可能である。しかしながら、並列バスの低待ち時間は、システム設計にコストを課す。並列バスの多重データ線は、タイミングスキューを最小にするために、トレースの長さを一致させ、かつクロック信号と一致されなければならない。このトレースマッチングは、印刷回路基板上の貴重な不動産を浪費し、余分の基板層を必要とすることがあり、かつシステムレベル設計をかなり複雑にする。

対照的に、シリアルリンクは、待ち時間が増すという犠牲を払って、高送信レートを歴史的に享受してきた。現在、シリアルリンクは、基板および２つのコネクタの２０インチにわたって、ほぼ３Ｇｂｐｓのデータレートをサポートすることができ、ひいては基板対基板およびチップ対モジュール接続のコストを下げるのに好適となった。最近、シリアルリンクの従来の欠点、すなわちシンボルストリームのシリアル化−パラレル化、符号化−復号化、およびクロック回復にとって必要なさらなるダイ領域および待ち時間は、コンパクトな低待ち時間トランシーバの開発によって軽減されてきた。

パラレルデータリンクおよびシリアルデータリンクの両方のコストに影響を及ぼす重要な要因は、製造可能性である。従来から、シリアルリンクトランシーバは、シリコン設計フローにおいて、ミックスドシグナルの専門技術、調整された集積回路（ＩＣ）プロセス、および特別な注意を必要として、実現するのが困難であるとみなされてきた。大量アプリケーションにおいて採用されるべきシリアルリンクインタフェースについては、標準工程を用いるファウンドリにおいて広く使用可能でならなければならず、かつ標準チップパッケージおよび基板設計と互換性がなければならない。さらに、シリアルリンクインタフェースは、頑丈な設計でなければならず、高収率工程で容易に製造され、かつ各種比較装置と互換可能であるのが望ましい。具体的に、シリアルリンクの望ましい特徴：低損失環境および高損失環境の両方で機能できること、調節可能な電圧振れ、調整可能な等化係数、透明な機能性、およびチャネル対チャネルベースで最も適切なシグナリング方式を選択する能力がある。

高速シグナリング環境において、２値のうちの一つを有するシンボルを使用する従来の２進シグナリングが、時々、達成可能なデータ転送レートを制限するということは周知である。以前のシリアルデータリンクは、一般に、システムの各チャネルについて最適な信号対雑音比および帯域幅を達成するために、２進（非ゼロ復帰（ＮＲＺ）または２−ＰＡＭ）または４−レベル（４−ＰＡＭ）パルス振幅変調シグナリング方式を選択する能力を含まない。そのようなシステムがほとんど出現しなかった一つの理由は、通信チャネルを通じて特定のデータレートを達成するために、アプリケーション論理に対する透明インタフェースを維持しつつ、２−ＰＡＭシンボルおよび４−ＰＡＭシンボルの両方を送信することができるシステムは、第１シンボルレート（２−ＰＡＭシンボル用）および第２シンボルレート（４−ＰＡＭシンボル用）の両方で動作可能でなければならず、第２シンボルレートは、第１シンボルレートの２分の１であるということである。このようにして、シリアルデータリンクの総データレートは、第１ＰＡＭモードおよび第２ＰＡＭモードの両方において一定のままであるだろう。さらに、そのようなシステムは、その周波数がＰＡＭモードによって決まる多数のクロックを提供しなければならないだろう。しかしながら、この複雑さは、アプリケーション論理の大きなインストールされたベースと互換性がない。

したがって、先行技術では、各種異なるコネクタ、材料、およびトレース長を通じて、透明なマルチＰＡＭおよび２進シリアルデータの送受信を提供する通信システムが必要である。透明なシステムは、それが動作するＰＡＭモードにかかわらず、アプリケーション論理に一定のインタフェースを提供し、レガシーアプリケーション論理との互換性が可能となる。さらに、通信インタフェースは、特定の物理チャネルについて最高データレートを達成することができるモードを自動的に決定することができるのが望ましい。インタフェースを使用するアプリケーション論理に対する勧告と同じように決定されるモードを提供することができるインタフェースが望ましい。通信チャネルに接続されるシステムに透明であるように、決定されたモードの動作に対する通信チャネルを十分自動的に構成し、かつそのような構成を最適に完了することができるインタフェースもまた望ましい。

本発明の上記特徴および利点ならびにそのさらなる特徴およびその利点を、図面に関連して、本発明の実施形態の詳細な説明の結果として以下でより明確に理解されよう。

同じ参照番号が、数図面を通じて対応する部分を指す。

実施形態の説明
本発明の一態様は、シンボルシーケンスを駆動するマルチモードＰＡＭ出力ドライバを提供する。出力ドライバは、シンボルシーケンスとして出力されるべきデータを受信するように構成される入力インタフェースを含む。さらに、ＰＡＭモード信号は、ＰＡＭモードを特定する。出力ドライバは、ＰＡＭモード信号によって決定される順序で、受信されたデータを出力するように構成されるマルチプレクサ回路構成をさらに含む。さらに、クロック回路は、ＰＡＭモード信号によって決定されるクロックレートを有する出力クロックを発生させるように構成される。出力ドライバはまた、クロック回路にかつマルチプレクサ回路の出力に結合されるドライバ回路を含む。ドライバ回路は、シンボルシーケンスを出力するために、マルチプレクサ回路によって順序付けられるように、受信されたデータを駆動するように構成される。マルチＰＡＭモード出力ドライバの実施形態の中には、ＰＡＭモードを決定するように構成される制御回路構成をさらに含むものもある。

ある実施形態では、シンボルシーケンスは、ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルであり、かつＰＡＭモードが第２モードである場合、Ｍ−ＰＡＭシンボルである。典型的に、ＮおよびＭは、各々２、４、８、１６、および３２からなる群から選択されるが、互いに等しくない。

マルチモードＰＡＭ出力ドライバの実施形態の中には、マルチモードＰＡＭ出力ドライバの総出力データレートが、第１ＰＡＭモードおよび第２ＰＡＭモードについて同じであるように構成されるマルチプレクサ回路構成およびクロック回路を含むものもある。実施形態の中には、第２ＰＡＭモードで出力されるシンボルシーケンスにおける各シンボルが、第１ＰＡＭモードで出力されるシンボルシーケンスにおける各シンボルの２倍の情報を搬送する場合、第１ＰＡＭモードでのクロックレートを、第２ＰＡＭモードでのクロックレートの２倍に設定することによってこれを達成するものもある。例えば、第２ＰＡＭモードでの各シンボル出力は、４−ＰＡＭシンボルであってもよく、一方、第１ＰＡＭモードでの各シンボル出力は、２−ＰＡＭシンボルである。

他の態様は、シンボルシーケンスを受信するマルチモードＰＡＭ受信機を提供する。受信機は、ＰＡＭモードを特定するＰＡＭモード信号のためのモード入力を含む。さらに、受信機は、受信クロック信号のクロックレートで、シンボルシーケンスを受信し、かつ対応するデータストリームを発生させるように構成される。マルチモードＰＡＭ受信機は、フォーマットされたデータストリームを発生させるために、ＰＡＭモード信号に従って、データストリームからのデータを順序付けるように構成されるマルチプレクサ回路構成をさらに含む。出力インタフェースは、マルチプレクサ回路構成の出力に結合される。出力インタフェースは、少なくともひとつには、ＰＡＭモードによって決定されるレートで、フォーマットされたデータストリームからデータワードを出力するように構成される。

マルチモードＰＡＭ受信機の実施形態の中には、ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルシーケンスを受信し、かつＰＡＭモードが第２モードである場合、Ｍ−ＰＡＭシンボルシーケンスを受信するものもある。典型的に、ＮおよびＭは、各々２、４、８、１６、および３２からなる群から選択されるが、互いに等しくない。ある実施形態では、受信機は、マルチモードＰＡＭ受信機の総データレートが、第１ＰＡＭモードおよび第２ＰＡＭモードについて同じであるように構成される。

マルチモードＰＡＭ受信機の実施形態の中には、ＰＡＭモードが第１ＰＡＭモードである場合、受信機回路の一部分を使用禁止にするように構成されるものもある。実施形態の中には、ＰＡＭモードが第１ＰＡＭモードである場合、第１シンボル長を有し、かつＰＡＭモードが第２ＰＡＭモードである場合、第２シンボル長を有するように構成される遅延回路を有する受信等化器回路を含むものもある。これらの実施形態のあるものでは、第１シンボル長は、第２シンボル長より長い。例えば、第１シンボル長は、第２シンボル長の２倍であってもよい。

他の態様は、マルチモードＰＡＭトランシーバを提供する。マルチモードＰＡＭトランシーバは、第１シンボルシーケンスを出力し、かつＰＡＭモードを特定するＰＡＭモード信号を受信するように構成される、マルチモードＰＡＭ出力ドライバを含む。トランシーバは、第２シンボルシーケンスを受信するように、かつＰＡＭモード信号を受信するように構成される、マルチモードＰＡＭ受信機をさらに含む。第１シンボルシーケンスは、ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルを含み、かつＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルを含み、ここでＮはＭに等しくない。

マルチモードＰＡＭトランシーバのある実施形態では、マルチモードＰＡＭ出力ドライバおよびマルチモードＰＡＭ受信機は、一つの集積回路上で具体化される。マルチモードＰＡＭトランシーバの他の実施形態では、マルチモードＰＡＭ出力ドライバおよびマルチモードＰＡＭ受信機が、一つの印刷回路基板上で具体化される。

マルチモードＰＡＭトランシーバのある実施形態では、第１シンボルシーケンスは、ＰＡＭモードが第１ＰＡＭモードである場合、第１シンボルレートで出力され、一方ＰＡＭモードが第２ＰＡＭモードである場合、第２シンボルレートで出力される。これらの実施形態のあるものでは、第１シンボルレートは、第２シンボルレートより大きい。これらの実施形態のあるものでは、Ｎ、Ｍ、第１シンボルレート、および第２シンボルレートは、第１シンボルシーケンスのデータレートが、マルチモードＰＡＭトランシーバが第１ＰＡＭモードである場合、マルチモードＰＡＭトランシーバが第２ＰＡＭモードである場合の第１シンボルシーケンスのデータレートに等しいように関係づけられている。

マルチモードＰＡＭトランシーバの実施形態の中には、ＰＡＭモード信号を発生させるように構成される制御回路構成をさらに含むものもある。これらの実施形態のあるものでは、制御回路構成は、マルチモードＰＡＭ受信機に結合され、制御回路構成は、マルチモードＰＡＭ受信機から、第２シンボルシーケンスから導出されるデータを読み出すように構成され、かつ制御回路構成は、少なくともひとつには、読み出されたデータに基づいて、ＰＡＭモード信号を発生させるようにさらに構成される。これらの実施形態のあるものでは、読み出されたデータは、アイダイアグラムについての情報を含む。これらの実施形態のあるものでは、読み出されたデータは、エラーレートについての情報を含む。

マルチモードＰＡＭトランシーバの実施形態の中には、ＰＡＭモード信号によって決定されるクロックレートを有する出力クロックを発生させるように構成されるクロック回路をさらに含むものもある。これらの実施形態のあるものでは、クロック回路は、フェーズロックドループ（ＰＬＬ）を備える。

他の態様は、シンボル送信方法を提供する。マルチモードＰＡＭ出力ドライバは、複数の予め画定されたＰＡＭモードから選択される特定されたＰＡＭモードで動作するように構成される。マルチモードＰＡＭ出力ドライバは、シンボルシーケンスを出力する。シンボルシーケンスは、ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルを含む。シンボルシーケンスは、ＰＡＭモードが第２ＰＡＭモードである場合、ＮがＭに等しくない状態では、Ｍ−ＰＡＭシンボルを含む。ある実施形態では、ＭおよびＮは、どちらも２、４、８、および１６からなる群から選択される整数である。

実施形態の中には、所定シンボルレートで、シンボルシーケンスを駆動して第１信号経路上に追い込むために、マルチモードＰＡＭ出力ドライバを動作させるステップを含む方法を提供するものもある。該シーケンスは、複数のシンボルを含み、各シンボルは、所定数のＰＡＭレベルのうちのそれぞれのレベルを有する。マルチモードＰＡＭ受信機で、シンボルシーケンスは、第２信号経路から受信される。駆動されたシンボルシーケンスと受信されたシンボルシーケンスとの関係に基づいて、誤りメトリックが決定される。誤りメトリックが、誤りメトリック閾値より大きい場合、シンボルレート、ＰＡＭレベルの数、あるいは両方が変化される。その後、マルチモードＰＡＭ出力ドライバを動作させるステップ、マルチモードＰＡＭ受信機で受信するステップ、および誤りメトリックを決定するステップが繰り返される。

方法のこれらの実施形態のあるものでは、シンボルレートは、複数の使用可能シンボルレートの中からシンボルレートを選択することによって決定され、該複数の使用可能レートは、第１シンボルレートおよび第２シンボルレートを含み、第２シンボルレートは、第１シンボルレートの２倍である。ある実施形態においては、第２シンボルレートと第１シンボルレートとの比は、ｌｏｇ_２（Ｎ）／ｌｏｇ_２（Ｍ）に等しい。

方法のある実施形態では、マルチモードＰＡＭ出力ドライバは、複数の所定シンボルレートから選択される第１シンボルレートで、第１シンボルシーケンスを駆動する。該シーケンスは、複数のシンボルを含み、各シンボルは、第１の数のＰＡＭレベルのうちのそれぞれのレベルを有する。該第１の数のＰＡＭレベルは、複数の使用可能ＰＡＭレベルから選択される。マルチモードＰＡＭ受信機で、第１シンボルシーケンスが受信される。受信された第１シンボルシーケンスの電圧およびタイミング特性に基づいて、第１組の信号特性が決定される。該組の信号特性は、第１シンボルレートにかつ第１の数のＰＡＭレベルに対応する。その後、マルチモードＰＡＭドライバは、複数の所定シンボルレートから選択される第２シンボルレートで、第２シンボルシーケンスを駆動し、第２シンボルシーケンスの各シンボルは、第２の数のＰＡＭレベルのうちのそれぞれのレベルを有する。第２シンボルシーケンスは、マルチモードＰＡＭ受信機で受信される。第２組の信号特性は、受信された第２シンボルシーケンスの電圧およびタイミング特性に基づいて決定される。最後に、システムの動作モードを選択する第１および第２組の特性に基づいて、動作モードが、少なくともシンボルレートおよび多くのＰＡＭレベルによって特定される。

データ送信システム。
図１を参照して、データ送信システム１００の実施形態を示す。送信装置１０２は、任意の種類のディジタルまたはアナログ処理システムでありうるが、信号１０３を出力ドライバ１１０に与える。信号１０３は、典型的に、送信されるべきデータを含む。ある実施形態では、システムクロック（「ＳｙｓＣｌｋ」）がまた、送信装置１０２からドライバ１１０に与えられてもよい。他の実施形態では、送信装置１０２および出力ドライバ１１０は、システムクロックＳｙｓＣｌｋを、外部クロック回路構成（図示せず）から受信する。出力ドライバ１１０は、一つ以上のシンボル１１２を駆動してチャネル１１４上に追い込む。チャネル１１４は、印刷回路基板、一組のツイストペアワイヤ、ドーターカードからマザーボード上にかつ他のドーターカードに戻る複雑な信号経路、あるいはそれに通じてデータ送信が達成されるべき多くの他の物理環境のうちの任意の一つ上でのトレースでありうる。典型的に、送信装置１０２および出力ドライバ１１０は、一つの印刷回路基板１０６上で具体化される。ある実施形態では、装置１０２およびドライバ１１０は、同じ集積回路上で具体化されてもよい。

シンボル１１２は、チャネル１１４上を伝播し、かつ受信機１２０によって受信される。受信機１２０は、シンボル１１２を復号し、かつ結果として生じる信号１０５を受信装置１０４に与える。典型的に、信号１０５は、シンボル１１２から復号されるデータを含む。チャネル１１４は、同軸ケーブルを含むが、それに限定されない多くの種類のリンク、印刷回路基板上の一連の金属トレース、マイクロ波または無線周波数信号が伝播する経路などのうちの任意の一つでありうる。さらに、信号１０５はまた、受信機クロック（「ＲｘＣｌｋ」）を含んでもよい。実施形態の中には、チャネル１１４の一部として、受信機クロックＲｘＣｌｋを表すシンボル専用ラインを含むものもある。受信機クロックは、他の実施形態では、シンボル１１２の一部として直接受信される。ある実施形態では、受信機クロックＲｘＣｌｋは、受信機１２０によってシンボル１１２から導出される。これらの実施形態では、受信機１２０は、典型的に、クロック回復回路構成を含む。受信装置１０４は、任意の種類のアナログまたはディジタル処理装置でもありうる。ある実施形態では、図１に示されるように、受信装置１０４および受信機１２０は、一つの印刷回路基板１０８上で具体化される。他の実施形態では、装置１０４および受信機１２０は、一つの集積回路上で具体化される。

出力ドライバ１１０の動作は、オプションでは、制御器回路構成１１６によって影響される。例えば、一つ以上のシンボル１１２の出力レート、およびシンボル１１２が信号１０３内のデータを符号化する変調方式は、制御器回路構成１１６によって出力ドライバ１１０に与えられる一つ以上のモード信号の状態によって変動することがある。制御器回路構成１１６は、印刷回路基板１０６、印刷回路基板１０８上に存在してもよく、部分的に基板１０６上および部分的に基板１０８上に存在してもよく、あるいは基板１０６上にも基板１０８上にも存在しなくてもよい。制御器回路構成１１６は、オプションでは、受信機１２０の動作に影響を及ぼす。例えば、受信機１２０は、さまざまな変調方式によって変調されるシンボル１１２を復号するように構成される複数のサブ回路を含んでもよい。制御器回路構成１１６は、ある実施形態では、一つ以上のモード信号を受信機１２０に与え、それによって受信機１２０は、本変調方式においてシンボル１１２を復号する必要がない任意のサブ回路を使用禁止にすることができ、電力を節約する。ある実施形態では、制御回路構成１１６は、少なくともひとつには、受信機１２０によって与えられる情報に基づいて、一つ以上のモード信号の状態を決定する。受信機１２０は、受信されるシンボル１１２についての情報を、制御器回路構成１１６に与える。ある実施形態では、提供された情報は、ジッタ、立上がり時間、立下り時間、オーバシュート、およびアンダシュート、またはこれらのサブセットを含むが、それに限定されない受信されたシンボル１１２のタイミングのさまざまな態様のことをいう。他の例として、制御器回路構成１１６は、出力ドライバ１１０に、所定の試験データシーケンスを駆動してシンボル１１２としてチャネル１１４上に追い込むよう指示する。次に、受信機１２０は、受信されるとき、チャネル１１４によって与えられるさまざまな種類の歪を被ってきたシンボル１１２を復号する。次に、受信機１２０は、復号されたデータを制御器回路構成１１６に与えてもよい。試験データと受信されたデータとの差に基づいて、制御器回路構成１１６は、次にモード信号の状態を変化させて、チャネル１１４を通る低エラーレート送信を達成してもよい。ある実施形態では、制御器回路構成は、このようにして、パルス振幅変調（ＰＡＭ）方式を選択する。

図１に示されるデータ送信システムは、複雑な通信チャネル１１４を通じての高データレートシグナリングが望ましい多くの典型的なシステムのうちの一つのみを表す。例えば、他のデータ送信システムでは、チャネル１１４は双方向性であり、その長さに沿って両方向に信号を伝播することができる。これらのシステムのあるものでは、チャンネル１１４の対向端部上の装置（例えば、図１の基板１０６および基板１０８）は、各々シンボルを他方に送受信する。これらのシステムは、シンボルをチャネル１１４上の両方向に同時に伝播することによって、チャネル１１４の双方向性を活用してもよい。他のシステムでは、シンボルは、チャネル１１４上を任意の所与の時間に一方向にのみ走行する。ある実施形態では、基板１０６および１０８は、各々出力ドライバ１１０および受信機１２０を含む。これらの実施形態では、チャネル１１４は、一つ以上の一方向性チャネル、一つ以上の双方向チャンネル、あるいはそのある組合せを含んでもよい。

パルス振幅変調（ＰＡＭ）。
パルス振幅変調は、アナログおよび／またはディジタルデータをチャネルを通じて送信するために用いられる多くのディジタル変調方式の一つである（他の方式は、パルス幅変調（ＰＤＭ）およびパルス位置変調（ＰＰＭ）を含む）。この変調方式のマルチレベルバージョンは、送信シンボルの周波数を上げることなく送信されてもよいデータの量を増加させる手段を提供する。以下では、シンボルがＮレベルのうちの任意の一つをとることがあるＰＡＭ変調方式を、Ｎ−ＰＡＭと呼ぶ。したがって、４−ＰＡＭ変調方式において、シンボルは４つのレベルのうちの任意の一つをとってもよい。例えば、最大基準電圧Ｖｒｅｆと相対的に、データは、４−ＰＡＭ方式でグレイコード化されうるだろう。例証的なグレイコード化４−ＰＡＭ変調方式において、ビット対（００）を表すシンボルは、０の理想的なレベルを有し、ビット対（０１）を表すシンボルは、Ｖｒｅｆ／３の理想的な電圧レベルを有し、ビット対（１１）を表すシンボルは、２^＊Ｖｒｅｆ／３の理想的な電圧レベルを有し、かつビット対（１０）を表すシンボルは、Ｖｒｅｆの理想的な電圧レベルを有する。ある実施形態では、シンボルは、送信チャネル（差動電流モードシグナリング）の一対の導体上で、さまざまな電流として符号化されかつ駆動される。他の実施形態では、シンボルは、信号導体（シングルエンド電流モードシグナリング）上で、電流として駆動される。さらに他の実施形態では、シンボルは、一つ以上の導体上で、電圧レベルとして駆動される。

従来の２−ＰＡＭ変調方式は、わずか２つの別個のレベルの一方をとるシンボルを駆動する。４−ＰＡＭシリアルリンクの各シンボルは、２−ＰＡＭ方式における各シンボルの２倍のデータを搬送する。一定の最大信号レベルについては、２−ＰＡＭにより、より大きなノイズマージン（雑音余裕度）が、可能なシンボルレベル間に存在するので、従来から最適データ転送レートが得られてきた。次に、より大きなノイズマージンによって、より高レベルのノイズが、シンボルを復号する際にあいまいさが現れる前に、信号を損なうようになる。

しかしながら、システム設計者が、１Ｇｂｐｓを超えて動作するシリアルリンク技術に移行するにつれて、マルチレベルシグナリング方式は、シンボルを一定のシンボルレートで送りつつデータ送信レートを増す、またはより低いシンボルレートでシンボルを送信しつつ所与のデータ送信レートを維持する便利な手段を提供する。この可撓性によって、ビットエラーレート（受信機がシンボルを間違って復号する確率）の最小化が可能である。より高いデータおよびシンボルレートでは、さまざまな信号劣化源は、ＰＡＭ変調についての最適数のレベルの選択を複雑にする。例えば、交流または電流の短いパルスが、固体電導体の外面のほぼ近くを流れるといういわゆる「表皮効果」は、より高い周波数で導体の有効な抵抗を上げる傾向がある。表皮効果から生じる損失は、周波数の平方根にほぼ比例し、シンボルレート（結果として、周波数）が増すにつれて、ノイズマージンを下げる。他の例として、誘電損失によって、基板トレース上の信号エネルギーは、周囲の基板誘電体に熱として失われる。この場合、トレース上の信号によって誘起される電界は、誘電体内に電子流を生じる。この損失は、周波数に対して比例的に増大する。さらに、一導体から他の導体への信号の容量性結合に起因する漏話は、例えば狭い間隔で配置されている信号トレースの正確な幾何学的形状に依存する複雑な方法で、ノイズを送信されたシンボル上に与える。インピーダンス不整合による反射は、新たな基板、材料、または線幅が、シンボル経路に導入されるにつれて、さまざまな理由で生じることがある。他の問題と同様に、一般に、周波数が高ければ高いほど、それだけ信号損失が大きくなる。

最適データ送信についての２−ＰＡＭ対４−ＰＡＭ
図２を参照して、典型的な送信チャネルの転送関数２００の大きさ２０２を図示する。転送関数２００の大きさ２０２は、送信チャネルの出力で測定される信号レベル（例えば、電圧レベルまたは電流レベルでありうる）と、駆動されてチャネル上に追い込まれる信号レベルとの比に対応する。第１シンボルレート２０４では、チャネル応答は、第１の大きさ２０６を有する。第２シンボルレート２０８では、チャネル応答は、第２の大きさ２１０を有する。第２の大きさ２１０は、典型的に、周波数、よってシンボルレートに対する損失（誘電損失、表皮効果などを含む）の増加のため、第１の大きさ２０６より大きい。図２に示される特定の状況では、第２シンボルレート２０８は、第１レート２０４の半分であり、かつ第２の大きさ２１０は、第１の大きさ２０６の３倍である。これらの状況下で、第２シンボルレート２０８で動作する４−ＰＡＭ方式に関連するノイズマージンは、第１レート２０４で動作する２−ＰＡＭ方式に関連するノイズマージンと、一次近似下では同じだろう。高次効果の結果、一般的に、（レート２０８で動作する４−ＰＡＭの）前者のノイズマージンと異なる（レート２０４で動作する２−ＰＡＭの）後者のノイズマージンが生じる。したがって、ＰＡＭモードおよびシンボルレートの自動検出および選択の必要がある。

次に４−ＰＡＭ方式のシンボルレートの２倍で動作する２−ＰＡＭ方式の性能を検査するために、図３Ａおよび３Ｂに注意を向ける。図３Ａに、２−ＰＡＭシステムのいわゆる「アイダイアグラム」３００−Ａを示す。アイダイアグラムは、本質的に、データ送信システムにおける複数の受信されたシンボルの時系列のオーバーレイである。“目”３０６または３０８の長さと幅は、シンボルを明白に復号するのに必要な複雑さのレベルを決定するので、送信システムのメリットの数値として役立つ。アイダイアグラム３００−Ａは、シンボルレートの逆数の２倍である時間３０１から時間３０４まで測定される時間間隔にわたる一対の隣接するシンボルについてである。シンボル幅（時間３０１〜時間３０２にわたる時間間隔によって画定される）は、シンボルレートの逆数である。２−ＰＡＭシステムのシンボルは、２つのレベル：シンボルの最大入力レベルと相対的に測定されるような、０（横軸に対応する）または最大レベル（第１の大きさ２０６に対応する）の一方を有する。目３０６および３０８の幅は、各々、送信チャネルにおけるタイミングジッタ、符号間干渉（ＩＳＩ）、および分散を含むが、それに限定されないさまざまな影響のため、信号幅（時間３０１と時間３０２との間隔）未満である。目３０６および３０８の高さは、どちらも、その多くが帯域制限送信チャネルにおける損失に関連するものである多くの影響のため、第１の大きさ２０６未満である。

図３Ｂを注目して、４−ＰＡＭシステムについてのアイダイアグラム３００−Ｂを示す。示した４−ＰＡＭシステムでは、シンボル幅（時間３０１と時間３０４との間隔によって画定される）は、図３Ａの２−ＰＡＭシステムのシンボル幅の２倍である。したがって、図３Ｂに示される４−ＰＡＭシステムの総データ送信レートは、図３Ａの２−ＰＡＭシステムと同じである。４−ＰＡＭシステムの最大受信信号レベル（第２の大きさ２１０にほぼ等しい）は、図２に示されるチャネル特性に従って、２−ＰＡＭシステムの最大信号レベル（第１の大きさ２０６にほぼ等しい）より高い。このことは、多くのチャネル（例えば、図２の特徴を有するチャネル）について、高周波信号は、低周波信号よりひどく減衰されるからである。したがって、固定入力シンボルの大きさについて、シンボルレートが増すにつれて、最大出力シンボルの大きさが減少する。特に、かつ図３Ａおよび図３Ｂに示されるように、第２の大きさ２１０は、第１の大きさ２０６の３倍である。これらの状況下では（すなわち、送信機で一定のピーク間電圧振幅を仮定すると）、許容信号レベル３１６、３１８、および３１９に直接関連する４−ＰＡＭシステムのノイズマージンは、２−ＰＡＭシステムのノイズマージンにほぼ相等する。４−ＰＡＭシステムでは、シンボルごとに、３つの目３１０、３１２、３１４がある。図３Ａおよび図３Ｂの特定の前提の下では（チャネル応答の大きさは、シンボル幅が２倍にされると３倍になる）、４−ＰＡＭシグナリングまたは２−ＰＡＭシグナリングを使用する際に明確な一次利点がない。

しかしながら、現在のデータ送信システムに見られる複雑な送信チャネルでは、２−ＰＡＭシグナリングまたは４−ＰＡＭシグナリングを用いる明確な利点があることが多い。利点は、電圧マージンの差またはタイミングマージンの差から生じることがある。例えば、図３Ｃは、印刷回路基板の環境では、送信チャネルの典型的な２−ＰＡＭアイダイアグラム３００−Ｃを示す。図３Ｄは、同じ送信チャネルの、典型的な４−ＰＡＭアイダイアグラム３００−Ｄを図示する。図３Ｃを参照して、２−ＰＡＭシステムでは、シンボル幅（時間３０１から時間３０２まで）は、最大等化信号レベルをレベル３２０に制限する。図３Ｄを参照して、より長いシンボル幅（時間３０１から時間３０４まで）、ひいてはより低い周波数成分の結果、より高い最大等化信号レベル３２６が生じる。しかしながら、レベル３２６は、２−ＰＡＭ最大レベル３２０の３倍ではなく、その結果、中間信号レベル３２２および３２４はまた、比較的低い。したがって、図３Ｃの２−ＰＡＭ方式に関連する目３２８および３３０は、図３Ｄの４−ＰＡＭ方式に関連する目３３２、３３４、および３３６より電圧がかなり大きい。示したシンボルレートでのこの物理送信チャネルについては、次に２−ＰＡＭシグナリングにより、たとえ２つのシステムのデータ送信レートが同一であっても、おそらくより高いエラーフリーデータ受信レートが得られるだろう。より急峻な減衰特性を持つ異なるチャネルでは、４−ＰＡＭの目は、２−ＰＡＭの目より大きく、かつ４−ＰＡＭの目により、おそらくより高いエラーフリーデータレートが得られるだろう。

図３Ｅおよび３Ｆは、エラーフリーデータレートがシステムのタイミングマージンによって制限される、２−ＰＡＭおよび４−ＰＡＭシステムのアイダイアグラム３００−Ｅおよびアイダイアグラム３００−Ｆを示す。図３Ｅに示される２−ＰＡＭシステムの目３４８および３５０は、図３Ｃに示される最上層トレースの２−ＰＡＭシステムの目ほど幅が広くない。実際、アイダイアグラム３００−Ｆにおける目３５２、３５４および３５６は、４−ＰＡＭ動作のより低いナイキスト周波数および減じられた符号間干渉のため、図３Ｅに示される２−ＰＡＭシステムの目より著しく幅が広い。したがって、このシステムについて、４−ＰＡＭシグナリングは、たとえ再度２つのシグナリング方式のデータ送信レートが同じであっても、２−ＰＡＭシグナリングより高いエラーフリーデータ受信レートを提供する。次に、特定の物理送信チャネルを通じて最適エラーフリーデータ受信レートを生じるために、データ送信システムは、４−ＰＡＭシグナリングと２−ＰＡＭシグナリングとの間で選択するように構成されてもよい。そのようなデータ送信システムへのインタフェースによって、この選択は、アプリケーション論理に透明になる。図１に戻って、データ送信システム１００のある実施形態では、出力ドライバ１１０は、さまざまなシンボルレートで、マルチＰＡＭシンボルを駆動することができるマルチモードＰＡＭ出力ドライバである。同様に、受信機１２０は、さまざまなシンボルレートで、マルチＰＡＭシンボルを受信することができるマルチモードＰＡＭ受信機である。

マルチモードＰＡＭトランシーバ
図４を参照して、マルチモードＰＡＭトランシーバ４００の実施形態を示す。そのようなトランシーバ４００は、出力ドライバ１１０の実施形態、受信機１２０の実施形態、あるいは出力ドライバ１１０および受信機１２０の両方の実施形態のように、データ送信システム１００（図１）の一部として使用されてもよい。再度図４を参照して、マルチモードトランシーバ４００の一実施形態は、マルチモードＰＡＭ出力ドライバ１１０およびマルチモードＰＡＭ受信機１２０を含む。パラレルデータは、データ入力ピン４０２を経て、トランシーバに提示される。ある実施形態では、４０の入力データピン４０２−１〜４０２−４０がある。他の実施形態では、ピンの数は、トランシーバのさまざまなモードに対応する１６、２０、または３２である。ピン４０２およびピン４０４ならびに以下で説明すべき他のピンは、ある実施形態では、集積回路パッケージ上のピンであることに注目する。しかしながら、パッケージおよびピンの使用は、本発明にとって不可欠なものではない。他の実施形態では、ピン４０２、４０４、およびここで説明する他のピン全てはまた、ポート、またはデータを入力または出力するために用いられる任意の他の種類のカップリングであってもよい。

パラレルインタフェース４０６は、ある動作モードでは、ピン４０２からのデータの処理を行なう。例えば、トランシーバ４００の実施形態の中には、動作の少なくとも２つの別個のワードモードを有するものもある。第１ワードモードでは、８ビットのグループが、送信チャネルを通じての送信のためのワードとして指定される。第２ワードモードでは、１０ビットのグループが、送信チャネルを通じての送信のためのワードとして指定される。ある実施形態では、入力データピン４０２を経てデータを供給する装置は、トランシーバ４００が現在動作しているワードモードを認識している必要がない。したがって、ある実施形態では、パラレルインタフェースは、トランシーバ４００が第２ワードモードである場合、８ビットの一つ以上のグループをピン４０２を経て受信し、かつ該グループを１０ビットの対応する誤り訂正コード化グループに符号化する。トランシーバ４００が第１ワードモードである場合、８ビットのグループは、パラレルインタフェース４０６によってラッチされる。

インタフェース４０６は、符号化されたデータまたは非符号化されたデータを、レジスタ４０８に与える。ある実施形態では、レジスタ４０８は、例えばラッチとして、シリアル変換器４１０に組み込まれる。ある実施形態では、各レジスタ４０８は、ＳｙｓＣｌｋ４１４のエッジ上の、多くて１０ビットのデータをラッチする。一実施形態では、４つのレジスタ４０８は、ＳｙｓＣｌｋ４１４の一つのクロックサイクル中、ＳｙｓＣｌｋ４１４のエッジ上の最大４０ビットのデータをいっしょにラッチする。少なくとも２つのワードモードに加えて、この実施形態では、トランシーバ４００はまた、少なくとも２つの別個のバイトモードを有する。第１バイトモードでは、２バイト（８または１０ビットのグループ）は、パラレルインタフェース４０６で同時にラッチされる。第２バイトモードでは、４バイトは、パラレルインタフェース４０６で同時にラッチされる。したがって、トランシーバ４００が第２ワードモードおよび第２バイトモードである場合、レジスタ４０８は、４０ビットを同時にラッチする。同様に、トランシーバ４００が第１ワードモードおよび第１バイトモードである場合、レジスタ４０８は、１６ビットのデータを同時にラッチする。

次に、レジスタ４０８によってラッチされたデータは、送信クロック信号４６４によって制御されるレートで、シリアル変換器４１０によってシリアル化される。クロック回路構成４８０は、ＳｙｓＣｌｋ４１４、好ましくはモードレジスタ４６１に記憶されるモード信号４６３に基づいて、送信クロック信号４６４を発生させかつ出力する。シリアル変換器４１０の動作を、以下で、図５の考察に関連してさらに説明する。クロック回路構成４８０は、図４では、マルチモードＰＡＭ受信機１２０の一部として示されるが、他の実施形態では、クロック回路構成４８０は、マルチモードＰＡＭ出力ドライバ１１０の一部である。さらに他の実施形態では、クロック回路構成４８０のさまざまな部分は、ドライバ１１０と受信機１２０とに配置される。

シリアル変換器４１０にはまた、モードレジスタ４６１からのモード信号４６３が与えられる。モードレジスタ４６１は、図４では、マルチモードＰＡＭ受信機１２０の一部として示されるが、他の実施形態では、モードレジスタ４６１は、マルチモードＰＡＭ出力ドライバ１１０の一部である。さらに他の実施形態では、モードレジスタ４６１は、ドライバ１１０および受信機１２０の両方の外部に収容される。さらに他の実施形態では、モード信号４６３は、トランシーバ４００の外側にある回路構成によってシリアル変換器４１０に与えられる。

シリアル化されたデータは、シリアル変換器４１０からマルチモードＰＡＭ出力ドライバ４６２に与えられる。ドライバ４６２は、出力信号ピン４１６を経て、シンボルを駆動してを信号送信チャネル上に追い込む。ある実施形態では、ドライバ４６２は、２つの相補ピン４１６−１および４１６−２上で、差動電流モードシンボルを駆動する。他の実施形態では、ドライバ４６２は、一つのピン４１６を導出する。さらに他の実施形態では、ドライバ４６２は、電圧モードシンボルを駆動する。ある実施形態では、送信等化回路構成４１２は、出力ドライバ４６２に与えられるデータに基づいて、等化修正信号を、出力ピン４１６に与える。

ここで説明するトランシーバ４００の実施形態は、複数のＰＡＭモードで動作することができる。第１ＰＡＭモードでは、マルチモードＰＡＭ出力ドライバ４６２によって駆動されるシンボルは、Ｎ−ＰＡＭシンボルである。第２モードでは、該シンボルは、Ｍ−ＰＡＭシンボルである。ＮおよびＭは、ある実施形態では、両方とも２、４、８、１６および３２からなる群の中から選択される整数である。一実施形態では、Ｎは２であり、かつＭは４である。駆動されてピン４１６上に追い込まれるシンボルを変調するために用いられるＰＡＭレベルの数に加えて、ドライバ４６２がシンボルを駆動するレート（以下シンボルレートと呼ぶ）はまた、トランシーバ４００のＰＡＭモードで変動する。この実施形態では、第１ＰＡＭモードでのシンボルレート（シンボルは２−ＰＡＭシンボルである）は、第２ＰＡＭモードでのシンボルレート（シンボルは４−ＰＡＭシンボルである）の２倍である。したがって、いずれかのＰＡＭモードでは、同じデータ送信レートが達成される。

トランシーバ４００はまた、データ送信チャネルからシンボルを受信する。一つの実施形態では、各シンボルは、差動電流モードシンボルとして、ピン４５０−１および４５０−２を経て受信される。他の実施形態では、受信されたシンボルは、一つのピン４５０を経て受信されるシングルエンドシンボルであってもよく、かつ電流モードシンボルまたは電圧モードシンボルであってもよい。マルチモードＰＡＭ受信機４５３は、一つ以上のシンボルを受信し、かつシンボルストリームを、デシリアル変換器およびデータ回復回路構成４５６に与える。ある実施形態では、回路構成４５３および４５６は、それぞれクロックおよびデータ回復回路７００（図７）およびデシリアル変換器８００（図８）として実現される。これらの回路は、それぞれの参照図に関連して、以下で詳細に論じる。ある実施形態では、等化器４５４は、受信機４５３の出力に基づいて、等化信号を、それらが受信機４５３に入る前に、受信されたシンボルに付加する。

ある実施形態では、上述したように、トランシーバ４００は、複数のＰＡＭモードで動作する。該モードは、ある実施形態では、モードレジスタ４６１によって与えられるモード信号４６３によって完全に決定される。他の実施形態では、動作モードは、ピン４５０上で受信されるシンボルの一部として受信されるコマンドによって影響される。一実施形態の第１ＰＡＭモードでは、受信機４５３によって受信されるシンボルは、第１シンボルレートで受信されるＮ−ＰＡＭ信号である。第２ＰＡＭモードでは、シンボルは、第２シンボルレートで受信されるＭ−ＰＡＭシンボルである。たとえば、一実施形態では、Ｎは２であり、かつＭは４である。これらの実施形態においては、第１シンボルレートは、第２シンボルレートの２倍である。シンボルに加えて、トランシーバ４００は、オプションで、シンボルクロックをピン４５１を経て受信する。他の実施形態では、トランシーバ４００は、一つ以上のモード信号を受信し、モード信号の状態は、トランシーバ４００に対する所望のＰＡＭモード、ワードモード、バイトモード、またはその任意の組合せを示す。差動対４５０は、ある実施形態では、シングルエンド信号を受信する一つのピンである。ピンまたは対４５０によって受信される一つ以上の信号は、電圧モード信号または電流モード信号でありうる。

デシリアル変換器およびデータ回復回路構成４５６は、クロック回路構成４８０によって与えられる一つ以上の位相ベクトル４６９およびモードレジスタ４６１によって与えられるモード信号４６３に従って、受信機４５３からのシンボルストリームを復号し、かつ復号されかつフォーマットされたデータをレジスタ４５８に与える。レジスタ４５８は、受信機クロック信号４６５によって提供されるタイミングに従って、フォーマットされたデータをラッチする。受信機クロック信号（「ＲｘＣｌｋ」）４６５は、オプションで、出力ピン４６７にも与えられる。レジスタ４５８によってラッチされるデータは、出力ピン４６０において使用可能である。ある実施形態では、４０のピン４６０がある。トランシーバ４００の他の実施形態では、１６、２０、または３２のピン４６０があってもよい。ある実施形態では、インタフェースは、動作モードにかかわらず、出力データを隣接する組のピン上に配置するために、レジスタ４５８と出力ピン４６０との間にはさまれる。

マルチモードＰＡＭ送信機のデータのシリアル化
図５を参照して、シリアル変換器４１０の実施形態では、データは、レジスタ４０８から与えられる（図４参照）。一実施形態では、各レジスタ４０８は、最大１０ビットのデータを同時に与える。他の実施形態では、レジスタ４０８は、おおよそ１０ビットのデータを一度に与えてもよい。各レジスタ４０８からのデータは、それぞれＡ＜０：９＞、Ｂ＜０：９＞、Ｃ＜０：９＞、およびＤ＜０：９＞と表示される。表記Ａ＜０：９＞は、ここでは、１０ビットのデータ―Ａ０，Ａ１，Ａ２，．．．，Ａ９をひとまとめにして指すために用いられる。いくつかのワードモードでは、８データビットは、各レジスタ４０８から与えられてもよい。これらのモードでは、一つ以上の信号線は、任意の論理状態に保持される。同様に、いくつかのバイトモードでは、４つ未満のレジスタ４０８は、データをシリアル変換器４１０に与える。これらのモードでは、一つ以上のデータ線は、任意の論理レベルをとってもよい。例えば、第１バイトモードでは、データＣ＜０：９＞およびＤ＜０：９＞に関連する全てのデータ線は、２つのバイトＡおよびＢのみが有効データを含むので、任意の論理状態をとりうる。

他の実施形態では、シリアル変換器４１０は、２つより多いパイプライン５０４および５０６を含む。例えば、８−ＰＡＭシグナリングをサポートする実施形態では、シリアル変換器４１０は、３つのパイプラインー最下位ビット（ＬＳＢ）について一つ、中間有効ビット（ＩＳＢ）について一つ、および最上位ビット（ＭＳＢ）について一つを含む。一般に、シリアル変換器４１０は、ｌｏｇ_２（Ｎ）パイプラインを含み、ここでＮは、シンボルの送信で用いられる最大数のＰＡＭレベルである。

さらに図５を参照して、マルチモードＰＡＭトランシーバ４００の動作モードは、ある実施形態では、３つのモード信号４６３：ＰＡＭ＿Ｍｏｄｅ、Ｗｏｒｄ＿Ｍｏｄｅ、およびＢｙｔｅ＿Ｍｏｄｅによって完全に特定される。モード信号４６３は、トランシーバ４００が存在するパッケージの外側にあるピンを経て、あるいはさまざまな手段のうちの任意の他のものによって、モードレジスタ（図４の４６１）から与えられてもよい。モード信号４６３の解釈は、一実施形態では、次の通りである：ＰＡＭ＿Ｍｏｄｅ＝０は、２−ＰＡＭモードを意味し、ＰＡＭ＿Ｍｏｄｅ＝１は、４−ＰＡＭモードを意味し、Ｗｏｒｄ＿Ｍｏｄｅ＝０は、８ビットバイトを意味し、一方Ｗｏｒｄ＿Ｍｏｄｅ＝１は、１０ビットバイトを意味し、かつＢｙｔｅ＿Ｍｏｄｅ＝０は、ワード当たり２バイト（すなわち、システムクロックサイクル当たり２バイト）を意味し、かつＢｙｔｅ＿Ｍｏｄｅ＝１はワード当たり４バイト（すなわち、システムクロックサイクル当たり４バイト）を意味する。他の実施形態では、モード信号４６３（ＰＡＭ＿Ｍｏｄｅ）は、２ビット以上の情報を含む。例えば、８−ＰＡＭ、４−ＰＡＭ、および２−ＰＡＭシンボル送信をサポートするシリアル変換器４１０では、ＰＡＭモードは、２ビットの情報を含み、その結果３つの別個のＰＡＭモードが、明白に識別されうる。一般に、２−ＰＡＭ，４−ＰＡＭ，８−ＰＡＭ，…およびＮ−ＰＡＭ信号送信をサポートする実施形態では、モード信号４６３（ＰＡＭ＿Ｍｏｄｅ）は、少なくともｌｏｇ_２（Ｎ）ビットの情報を含む。

クロック回路構成４８０（図４）は、一つ以上のクロック信号４６４を、ＴｘＣｌｋ、Ｄｉｖ２Ｃｌｋ、およびＤｉｖ４Ｃｌｋ（図５）を含めて、シリアル変換器４１０に与える。クロック信号４６４の発生を、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、および図６Ｅの考察に関連して、以下で詳細に論じる。マルチプレクサ５０２は、バイトＡ、Ｂ、Ｃ、およびＤからのデータを順序付け、かつデータストリームを、最下位ビット（ＬＳＢ）パイプライン５０４および最上位ビット（ＭＳＢ）パイプライン５０６に出力する。図５に示されるように、パイプライン５０４および５０６の各々は、１０段を含むが、パイプラインの他の実施形態は、それより多いまたはそれより少ない段を含んでもよい。パイプライン５０４および５０６は、ＴｘＣｌｋのクロックレートに左右されるレートで、段間でずれる。シンボルが、クロック周期当たり２回送信される実施形態では、ＴｘＣｌｋは、トランシーバ４００のシンボル送信レートの２分の１に等しいクロック周波数を有する。したがって、データビット対は、シンボル期間当たり一回、パイプライン５０４および５０６を出て、かつシリアル変換器４１０から出力ドライバ４６２に伝達される。ある実施形態では、ＬＳＢパイプライン５０４は、２−ＰＡＭモードの動作を意味するＰＡＭ＿Ｍｏｄｅ＝０である場合、使用禁止にされる。このようにして、シリアル変換器４１０の消費電力は、ＰＡＭ＿Ｍｏｄｅ＝０（２−ＰＡＭ）およびＰＡＭ＿Ｍｏｄｅ＝１（４−ＰＡＭ）である場合、ほぼ同じである。これらの実施形態では、パイプライン５０４および５０６の両方は、トランシーバ４００が４−ＰＡＭモードである場合、４−ＰＡＭシンボル送信レートに等しいクロック周波数で動作する。２−ＰＡＭモードでは、ＬＳＢパイプライン５０４は、使用禁止にされ、かつＭＳＢパイプライン５０６は、２−ＰＡＭシンボル送信レートに等しいクロック周波数で動作する。２−ＰＡＭシンボル送信レートは、好ましくは４−ＰＡＭシンボル送信レートの２倍であり、ひいてはＭＳＢパイプライン５０６は、２−ＰＡＭモードの電力を、４−ＰＡＭモードのＭＳＢパイプライン５０６によって消費される電力に対してほぼ２倍消費する。しかしながら、２−ＰＡＭモードのＬＳＢパイプライン５０４を使用禁止にすることによって、ＭＳＢパイプライン５０６によって必要とされるさらなる電力は、シリアル変換器４１０の消費電力の大幅な正味増加なしに供給されうる。

図５Ａを参照して、ＬＳＢパイプライン５０４に与えられるビットＬ＜０：９＞の順序付けを図示する。図５Ａに図示される回路および信号は全て、好ましくは、マルチプレクサ５０２（図５）の一部である。マルチプレクサ５２０、５２２、５２４、および５３２の各々は、一つのアドレス信号に基づいて、一組の１０ラインを選択する、１０×２のマルチプレクサである。ＰＡＭ＿Ｍｏｄｅがアサートされない（＝０）場合、システムは、２−ＰＡＭモードで動作しており、かつマルチプレクサ５３２の「０」入力は、その出力Ｌ＜９：０＞まで、マルチプレクサ５３２を通過される。ＰＡＭモードがアサートされる（＝１）場合、システムは、４−ＰＡＭモードで動作しており、かつマルチプレクサ５２０、５２２、および５２４の出力は、図５Ａに示される回路構成の出力に影響を及ぼす。４−ＰＡＭモードでのみ用いられるマルチプレクサ５２０、５２２、および５２４は、Ｌ＜０：９＞の内容に最終的に影響を及ぼす奇数入力ビットを動作させるだけである。対照的に、図５Ｂを参照して、マルチプレクサ５４０、５４２、および５４４は、偶数ビットのみ受信し、該偶数ビットは、４−ＰＡＭモードのＭ＜０：９＞の内容に最終的に影響を及ぼす。

図５Ｂを参照して、マルチプレクサ５４０および５４２は、Ｗｏｒｄ＿Ｍｏｄｅに基づいて、偶数ビットを指示し、かつマルチプレクサ５４４は、Ｄｉｖ２Ｃｌｋの状態に基づいて、その「０」のブランチ入力と「１」のブランチ入力との間で選択し、それによって一方ではＡの偶数ビットとＢの偶数ビットを繰り返し、他方ではＣの偶数ビットとＤの偶数ビットを繰り返す。上で注目したように、マルチプレクサ５４０、５４２、および５４４は、（ＰＡＭ＿Ｍｏｄｅ＝１によって示されるように）４−ＰＡＭモードでしか用いられない。２−ＰＡＭモード（ＰＡＭ＿Ｍｏｄｅ＝０）では、マルチプレクサ５２６、５２８および５３０は、活性である。マルチプレクサ５２６は、Ｄｉｖ２Ｃｌｋ信号の制御下で、Ａ＜０：９＞ビットとＢ＜０：９＞ビットとを交互に通す。同様に、マルチプレクサ５２８は、Ｄｉｖ２Ｃｌｋ信号の制御下で、Ｃ＜０：９＞ビットおよびＤ＜０：９＞ビットを交互に通す。マルチプレクサ５３０は、Ｄｉｖ４Ｃｌｋ信号の制御下で、ＡおよびＢビットとＣおよびＤビットを繰り返す。マルチプレクサ５２６は、４−ＰＡＭモードの左ブランチから（マルチプレクサ５４４から）、かつ２−ＰＡＭモードの右ブランチから（マルチプレクサ５３０から）、ＭＳＢパイプライン５０６（Ｍ＜０：９＞）にデータを渡す。ある実施形態では、Ｄｉｖ２Ｃｌｋ、Ｄｉｖ４Ｃｌｋ、あるいは両方は、あるモードでは、マルチプレクサ５２６、５２８、および５３０について論理ロウ（＝０）に静的に設定される。

シリアル化のためのモード依存クロック発生
図６Ａを参照して、マルチモードトランシーバ４００で用いるためのクロック回路構成４８０の実施形態を示す。この実施形態では、クロック回路構成４８０は、フェーズロックドループ（ＰＬＬ）６２０、クロックマスキング回路構成６４０、ＤｉｖＣｌｋ発生回路構成６６０は、およびＤｉｖ２／４Ｃｌｋ発生回路構成６８０を備える。ＰＬＬ６２０は、好ましくは、システムクロックＳｙｓＣｌｋおよびモード信号４６３（ＰＡＭ＿Ｍｏｄｅ、Ｗｏｒｄ＿Ｍｏｄｅ、およびＢｙｔｅ＿Ｍｏｄｅ）を入力とみなし、出力クロックＴｘＣｌｋを発生させる。ＰＬＬ６２０の実施形態の詳細な動作を、以下で、６Ｂ図の説明に関連して説明する。ＤｉｖＣｌｋ発生回路構成６６０は、同様に、システムクロックＳｙｓＣｌｋおよびモード信号４６３を入力とみなし、かつ信号ＤｉｖＣｌｋを出力する。回路構成６６０の実施形態の動作は、以下で、図６Ｄの考察に関連して、さらに十分説明する。クロックマスキング回路構成６４０は、クロックマスク／ＮｏＤｉｖ２および／ＮｏＤｉｖ４を、ＰＡＭ＿ＭｏｄｅおよびＢｙｔｅ＿Ｍｏｄｅから導出する。回路構成６４０の一実施形態の説明としては、以下で、図６Ｃの考察を参照されたい。最後に、クロックマスク（／ＮｏＤｉｖ２および／ＮｏＤｉｖ４）ならびにＤｉｖＣｌｋに基づいて、Ｄｉｖ２／４Ｃｌｋ発生回路構成６８０は、Ｄｉｖ２ＣｌｋおよびＤｉｖ４Ｃｌｋを、クロック信号４６４の一部として出力する。回路構成６８０の実施形態の詳細な動作を、以下で、図６Ｅの考察に関連して論じる。

図６Ｂを参照して、フェーズロックドループ（ＰＬＬ）６２０の実施形態を示す。差動モードクロックＳｙｓＣｌｋは、増幅器６０２に与えられる。表記／ＳｙｓＣｌｋは、信号ＳｙｓＣｌｋの論理補数のことをいう。ＳｙｓＣｌｋは、任意のクロック信号でありうる。しかしながら、それは好ましくはシステムクロックである。次に、増幅器６０２のシングルエンド出力は、分周器６０４に与えられる。図６Ｂに示されるように、ＰＬＬ６２０は、３つの分周器６０４、６０６、および６１０を含む。これらの分周器は、電源投入中または構成工程中などに、それぞれの入力信号の周波数を、それぞれＰ、Ｍ、およびＮという因数で割るように構成される。ＰＬＬ６２０によって出力されるＴｘＣｌｋ信号の周波数でもあるＰＬＬクロック周波数ｆ_ＰＬＬは、
ｆ_ＰＬＬ＝ｆ_{ＳｙｓＣｌｋ} ^＊（Ｍ^＊Ｎ）／Ｐ
によって与えられ、ここでｆ_{ＳｙｓＣｌｋ}はシステムクロックの周波数である。

Ｐ、ＭおよびＮ因数は、ＰＡＭ＿Ｍｏｄｅ、Ｗｏｒｄ＿Ｍｏｄｅ、Ｂｙｔｅ＿Ｍｏｄｅ、およびＳｙｓＣｌｋレートに従って、構成論理６０５によって決定される。シンボルが、ＴｘＣｌｋサイクル当たり１シンボルの割合で送信される実施形態については、ワードごとに送信されるシンボルの数Ｓは、（Ｍ^＊Ｎ）／Ｐに等しい。例えば、Ｐ＝１、Ｍ＝１０およびＮ＝２であれば、２０（Ｓ＝２０）のシンボルが、ワードごとに送信される。Ｐ＝２であり、かつワードごとに２０のシンボルが送信されるべきであれば、Ｍ＝１０およびＮ＝４である。２つのシンボルがＴｘＣｌｋサイクルごとに送信される実施形態については、Ｓ＝（２^＊Ｍ^＊Ｎ）／Ｐである。Ｐ、ＭおよびＮについての設定値のある例を、シンボルがＴｘＣｌｋサイクル当たり１つの割合で送信されるシステムについて、表１に示す。シンボルが、ＴｘＣｌｋサイクル当たり２つの割合で送信されるシステムについては、Ｍ因数は、１／２〜１／４または１／５に減少されるだろう。

ある実施形態では、分周器６０４は、ＰＡＭ＿Ｍｏｄｅ信号の状態およびＳｙｓＣｌｋのレート（ＳｙｓＣｌｋレート）に基づいて、その入力信号をその出力に渡す（すなわちＰ＝１）または出力クロック信号を、その入力クロック信号のクロック周波数の半分で発生させる（すなわちＰ＝２）。他の実施形態では、例えば２−ＰＡＭ、４−ＰＡＭおよび８−ＰＡＭモードを用いてデータを送信することができるシステムにおいて、Ｐについてより広範囲の値（例えば、１、２および４）を用いてもよい。さらに他の実施形態では、分周器６０４は、出力クロック信号を、その入力クロック信号の周波数の１／Ｐで発生させ、ここでＰは、シリアルチャンネルを通じて送信される各シンボルにおいて符号化されるビット数に従って決定される。Ｐは、システムクロックレートに従って決定されてもよい。当業者は、入力クロックレートにおける２の任意のべき乗の割り算が、２進分周器の縦続接続によって達成されうることを容易に理解しよう。

ＰＬＬ６２０の出力クロック（ＴｘＣｌｋおよび／ＴｘＣｌｋ）は、差動対のクロック信号である。一つのシンボルが、ＰＬＬ６２０のフィードバック部分の一部として、各クロックサイクル中送信される実施形態では、分周器６０６は、Ｗｏｒｄ＿Ｍｏｄｅ信号の状態によって、ＴｘＣｌｋの周波数を、８または１０という因数で割る。分割因数Ｍについての設定値の例を、表１に示す。Ｗｏｒｄ＿Ｍｏｄｅがアサートされる（各バイトが１０ビットを含む第２ワードモードに対応する、Ｗｏｒｄ＿Ｍｏｄｅ＝１）場合、分周器６０６は、ＴｘＣｌｋの周波数を１０という因数で割る。代替的に、Ｗｏｒｄ＿Ｍｏｄｅがアサートされない（各バイトが８ビットを含む第１ワードモードに対応する、Ｗｏｒｄ＿Ｍｏｄｅ＝０）場合、分周器６０６は、ＴｘＣｌｋの周波数を８という因数で割る。２つのシンボルが、クロック周期ごとに送信される実施形態では、分周器６０６は、Ｗｏｒｄ＿Ｍｏｄｅ信号の状態によっては、ＴｘＣｌｋの周波数を、４または５という因数で割る。

次に、分周器６０６の出力は、増幅器６０８に与えられ、そのシングルエンド出力は、分周器６１０に渡される。分周器６１０は、論理６０５によって構成されて、その入力の周波数を、Ｂｙｔｅ＿ＭｏｄｅおよびＰＡＭ＿Ｍｏｄｅの状態に基づいて、２または４という因数で割る。ある実施形態では、分周器６１０についての周波数分割因数Ｎはまた、システムクロックレートに基づく。分割因数Ｎについての設定値の例を、表１に示す。ある他の実施形態では、周波数分割因数Ｎは、送信装置の動作モードおよびシステムクロックレートに従って、１、２または４に設定される。

位相比較器６１２は、分周器６０４の出力と分周器６１０の出力とを比較する。比較器６１２は、分周器６０４および６１０の出力間の位相差に比例する信号を、電圧制御発振器（ＶＣＯ）６１４に出力する。さらに、位相ベクトル４６９はまた、ＶＣＯ６１４によって、クロックおよびデータ回復回路構成７００、すなわちマルチモードトランシーバ４００の一部である受信機１２０の一部（図４）に与えられる。

クロック信号としては、比較器６１２の出力は、時間の大半を、２つのクロック信号が同位相である場合は２つの状態の一方―ゼロで、かつ同位相でない場合は固定値で費やすだろう。ＶＣＯ６１４は、比較器６１２の出力に比例する周波数で発振する信号を発生させる。次に、リミター６１６は、この典型的なシヌソイド信号を、クロック信号として用いるのに好適な自乗波信号に変換する。次に、リミター６１６−２の出力ＴｘＣｌｋおよびリミター６１６−１の相補出力／ＴｘＣｌｋが、出力される。

シリアル変換器４１０（図５）のマルチプレクサ５０２（図５）によって必要とされる補助クロック信号Ｄｉｖ２ＣｌｋおよびＤｉｖ４Ｃｌｋを発生させるために、最初のいくつかの予備信号が発生される。図６Ｃを参照して、クロックマスキング回路構成６４０は、モード信号Ｂｙｔｅ＿ＭｏｄｅおよびＰＡＭ＿Ｍｏｄｅから、２つのそのような予備信号ＮｏＤｉｖ２およびＮｏＤｉｖ４の状態を決定する組合せ論理を含む。これらの予備信号のうち最初のものＮｏＤｉｖ２は、アサートされる（＝１）場合、クロック信号Ｄｉｖ２Ｃｌｋが、論理ロウ（＝０）状態で使用禁止にされるべきであるという解釈を有する。インバータ６４２およびＮＡＮＤゲート６４４の動作の結果、ＮｏＤｉｖ２は、Ｂｙｔｅ＿Ｍｏｄｅがデアサートされる（＝０、ワード当たり２バイトであるモードに対応する）、かつＰＡＭ＿Ｍｏｄｅがアサートされる（＝１、４−ＰＡＭシンボルが駆動されるモードに対応する）場合のみデアサートされる。したがって、このモード設定でのみ、Ｄｉｖ２Ｃｌｋは使用禁止にされる。対照的に、２−ＰＡＭシンボルが駆動される、あるいはワード当たり４バイトが用いられる全てのモードでは、ＮｏＤｉｖ２がデアサートされ、かつＤｉｖ２Ｃｌｋが使用可能にされる。

第２予備信号ＮｏＤｉｖ４は、類似の解釈を有する。ＮｏＤｉｖ４がアサートされる（＝１）場合、Ｄｉｖ４Ｃｌｋは論理ロウ（＝０）状態で、使用禁止にされる。ＮＯＲゲート６４６の動作の結果、Ｂｙｔｅ＿Ｍｏｄｅがアサートされる（＝１、ワード当たり４バイトを意味する）、かつＰＡＭ＿Ｍｏｄｅがデアサートされる（＝０、２−ＰＡＭシンボルが駆動されていることを意味する）場合のみ、ＮｏＤｉｖ４が非アサ−トされる（＝０）。したがって、Ｄｉｖ４Ｃｌｋが使用可能にされるのは、これらのモード設定を用いてのみである。ＰＡＭ＿Ｍｏｄｅがアサートされる（＝１、４−ＰＡＭシンボルが駆動されていることを意味する）、またはＢｙｔｅ＿Ｍｏｄｅがデアサートされる（＝０、ワード当たり２バイトを意味する）全てのモードでは、ＮｏＤｉｖ４がアサートされ（＝１）、Ｄｉｖ４Ｃｌｋが使用禁止にされる（論理ロウ状態でロウに保たれる）べきであることを意味する。

図６Ｄを参照して、ＤｉｖＣｌｋ、すなわちＤｉｖ２／４Ｃｌｋ発生回路構成６８０（図６Ａ）によって必要とされる最終予備信号の発生は、ＤｉｖＣｌｋ発生回路構成６６０によって達成される。ＴｘＣｌｋは、ＰＬＬ６２０（図６Ｂ）から受信され、かつ分周器６６４に入力される。Ｗｏｒｄ＿Ｍｏｄｅがデアサートされる（＝０、バイト当たり８ビットである動作モードを意味する）場合、分周器６６４は、その入力の周波数を、８という因数で割る。したがって、Ｗｏｒｄ＿Ｍｏｄｅ＝０である場合、ＤｉｖＣｌｋ発生回路構成６６０は、ＴｘＣｌｋの周波数の８分の１で、クロック信号ＤｉｖＣｌｋを出力する。逆に、Ｗｏｒｄ＿Ｍｏｄｅがアサートされる（＝１、バイト当たり１０ビットである動作モードを意味する）場合、分周器６６４は、その入力の周波数を、１０という因数で割る。したがって、Ｗｏｒｄ＿Ｍｏｄｅ＝１である場合、ＤｉｖＣｌｋ発生回路構成６６０は、ＴｘＣｌｋの周波数の１０分の１で、クロック信号ＤｉｖＣｌｋを出力する。２つのシンボルが、クロックサイクルごとに送信される実施形態では、分周器６６４は、Ｗｏｒｄ＿Ｍｏｄｅ信号の状態によって、ＴｘＣｌｋの周波数を、４または５という因数で割る。

さて図６Ｅを参照して、Ｄｉｖ２／４Ｃｌｋ発生回路構成６８０の実施形態を図示する。クロックマスク信号ＮｏＤｉｖ２およびＮｏＤｉｖ４は、クロックマスキング回路構成６４０（図６Ｃ）から受信され、かつＤｉｖＣｌｋは、ＤｉｖＣｌｋ発生回路構成６４０から受信される。ＮｏＤｉｖ２がデアサートされる（＝０、Ｄｉｖ２Ｃｌｋが使用禁止にされるべきことを示す）場合、フリップフロップ６８６、ＮＡＮＤゲート６８２、およびインバータ６８４は、いっしょに１／２の分周器を形成する。したがって、この場合、Ｄｉｖ２Ｃｌｋは、ＤｉｖＣｌｋの周波数の２分の１である。対照的に、ＮｏＤｉｖ２がアサートされる（＝１、Ｄｉｖ２Ｃｌｋが使用禁止にされるべきことを示す）場合、ゲート６８２は、フィードバックループを破壊し、かつゲート６８２により、インバータ６８４およびフリップフロップ６８６とともに、Ｄｉｖ２Ｃｌｋが一定の論理ロウ（＝０）値をとるようになる。

さらに図６Ｅを参照して、ＮｏＤｉｖ４がアサートされる（＝１、Ｄｉｖ４Ｃｌｋが使用禁止にされるべきであることを示す）場合、ゲート６９２および６８８の出力は、どちらも論理ハイ（＝１）で一定であり、それゆえＸＯＲゲート６９０の出力は、論理ロウ（＝０）で一定である。したがって、ＮｏＤｉｖ４がアサートされる場合、Ｄｉｖ４Ｃｌｋは、論理ロウ（＝０）で一定値をとる。他方、ＮｏＤｉｖ４がデアサートされる（＝０、Ｄｉｖ４Ｃｌｋが使用可能にされるべきであることを示す）場合、ゲート６９２および６８８は、それらの入力に関して、インバータの役目を果たす。したがって、Ｄｉｖ２Ｃｌｋも使用可能にされる場合、フリップフロップ６９４、ＮＡＮＤゲート６９２、およびＸＯＲゲート６９０は、フィードバックループを形成する。ゲート６９０の排他的ＯＲ（ＸＯＲ）動作は、フリップフロップ６９４の遅延とともに、Ｄｉｖ２Ｃｌｋの周波数を半分にする効果を有し、その結果Ｄｉｖ４Ｃｌｋが、ＤｉｖＣｌｋのクロック周波数の４分の１で発生される。

さまざまなモードの信号のタイミング関係。
２−ＰＡＭモードの動作をよりはっきりと理解するために、図１６を参照されたい。図１６には、ＳｙｓＣｌｋ、ＴｘＣｌｋ、Ｄｉｖ２Ｃｌｋ、Ｄｉｖ４Ｃｌｋと、ＭＳＢおよびＬＳＢパイプラインとのタイミング関係を図示する。２−ＰＡＭ、ワード当たり２バイト、バイト当たり１０ビットのモード（Ｗｏｒｄ＿Ｍｏｄｅ＝１、ＰＡＭ＿Ｍｏｄｅ＝０、およびＢｙｔｅ＿Ｍｏｄｅ＝０によって示される）において、ＡおよびＢは、ＳｙｓＣｌｋの立上がりエッジ上でラッチされる。ＴｘＣｌｋは、ＳｙｓＣｌｋの２０倍のレートで動作し、かつ１ビットは、ＴｘＣｌｋの周期当たり一回、ＭＳＢパイプラインおよびＬＳＢパイプラインの各々にロードされる。Ｄｉｖ２Ｃｌｋは、このモードでは、ＳｙｓＣｌｋのレートではあるが、１８０度位相がずれて動作する。Ｄｉｖ４Ｃｌｋは、このモードでは、決してアサートされない。ＬＳＢパイプラインには、マルチプレクサ５６２（図５Ｂ）に従って、ゼロしかロードされない。ＭＳＢパイプラインには、Ａ，Ａ０，Ａ１，．．．，Ａ９からの１０ビットがロードされ、かつ次に、Ｂ−Ｂ０，Ｂ１，．．．，Ｂ９からの１０ビットがロードされる。図５Ｂを参照して、マルチプレクサ５３０は、Ｄｉｖ４Ｃｌｋがデアサートされる場合、その「０」入力を常に選択する。マルチプレクサ５２６は、Ｄｉｖ２Ｃｌｋの状態に従って、Ａ＜０：９＞およびＢ＜０：９＞を交互に与える。したがって、Ｍ＜０：９＞は、Ａ＜０：９＞およびＢ＜０：９＞の値を交互にとる。

図１７を参照すると、２−ＰＡＭ、ワード当たり４バイト、バイト当たり１０ビットのモード（Ｗｏｒｄ＿Ｍｏｄｅ＝１、ＰＡＭ＿Ｍｏｄｅ＝０、およびＢｙｔｅ＿Ｍｏｄｅ＝１によって示される）を図示する。ここでは、Ｄｉｖ２Ｃｌｋは、ＳｙｓＣｌｋのレートの２倍で動作し、かつＤｉｖ４Ｃｌｋは、ＳｙｓＣｌｋと同じレートではあるが、１８０度位相がずれて動作する。ＴｘＣｌｋは、ＳｙｓＣｌｋの４０倍のレートで動作する。したがって、図５Ａを参照して、マルチプレクサ５３０は、５２６および５２８の出力を交互に選択するだろう。次に、マルチプレクサ５２６および５２８は、それらの入力を、マルチプレクサ５３０の交互のレートの２倍で交互に選択する。したがって、Ａ＜０：９＞、Ｂ＜０：９＞、Ｃ＜０：９＞、およびＤ＜０：９＞は、各々出力Ｍ＜０：９＞で次々と現れる。図１７を再度参照して、これは、実際、このモードのについてのＭＳＢパイプラインにおいて、所望のビットパターンになるように思われる。

図１８および１９を参照すると、１バイトが８ビットを含む（Ｗｏｒｄ＿Ｍｏｄｅ＝０）２−ＰＡＭモードの動作は、既に論じたモードと完全に類似であることがはっきりとわかる。重要な差は、ＴｘＣｌｋが、これらのモードではＳｙｓＣｌｋと相対的に調節され、その結果最初の８ビット＜０：７＞のみがＭＳＢパイプラインから取り除かれたということである。

４−ＰＡＭモードの動作を理解するために、図２０、図２１、図２２、および図２３をまず参照されたい。示された各４−ＰＡＭモードでは、「偶数」ビット（すなわち、数字０、２、４などによって参照されるビット）が、ＭＳＢパイプラインおよび「奇数」ビット（すなわち、数字１、３、５などによって参照されるビット）に配置されることは容易に明らかである。したがって、図５Ａを参照して、マルチプレクサ５２０、５２２、および５２４（その「１」入力を絶えず選択しているマルチプレクサ５３２によって関連のあるマルチプレクサだけである）が、Ｌ＜０：９＞の内容に最終的に影響を及ぼす奇数ビットのみを含むことがわかる。対照的に、図５Ｂを参照して、マルチプレクサ５４０、５４２、および５４４は、偶数ビットしか受信せず、偶数ビットは、予測されるように、Ｍ＜０：９＞の内容に最終的に影響に及ぼす。

図２２および図２３を再度参照して、バイト当たりのビット数が８であるモードでは、例えば、Ｂ０のＭＳＢは、Ａ６のＭＳＢの直後に送信されるのが望ましい。ＭＳＢパイプラインは、ある実施形態では、長さが１０であり、かつシンボルクロック（ＴｘＣｌｋ）サイクル当たり１ビットを出力する。したがって、２−ＰＡＭモードでは、８ビットバイトと１０ビットバイトとの区別は、ほとんど重要でなかった（パイプラインにロードされる最後の２ビットは決して送信されなかったからである）が、４−ＰＡＭモードでは、該区別は、ＭＳＢパイプラインのローディングに影響を及ぼすにちがいない。仮に２−ＰＡＭモードと同じ態様で単純にパイプラインにロードするとしたら、ＭＳＢパイプラインは、例えば、Ｍ＜０：３＞にＡ０、Ａ２、Ａ４、およびＡ６、ならびにＭ＜５：９＞にＢ０、Ｂ２、Ｂ４、およびＢ６を含むだろう。しかしながら、１バイトが８ビットを含むモードでは、Ｂ（Ｂ０）の最初のＭＳＢは、Ａ（Ａ６）の最後のＭＳＢに隣接することが必要である。したがって、Ｍ４は、Ｂ０の内容を保持すべきである。図５Ａに戻って、マルチプレクサ５２０は、Ｗｏｒｄ＿Ｍｏｄｅ＝０である場合、必要に応じて、Ａ１、Ａ３、Ａ５、およびＡ７をＭ＜０：３＞に割り当て、かつＢ１、Ｂ３、Ｂ５、およびＢ７をＭ＜４：７＞に割り当てる。Ｗｏｒｄ＿Ｍｏｄｅ＝１である場合、Ａ１〜Ａ９のＭ＜０：４＞へのかつＢ１〜Ｂ９のＭ＜５：９＞への固有割当が生じる。マルチプレクサ５２２は、ＣおよびＤからのビットに関して完全に類似の態様で動作する。図５Ｂを参照して、偶数ビット上でのマルチプレクサ５４０および５４２の動作は、それぞれ奇数ビット上のマルチプレクサ５２０および５２２の動作と完全に類似である。

マルチプレクサ５４４（図５Ｂ）および図５２４（図５Ａ）は、Ｄｉｖ２Ｃｌｋの状態に基づいて、最初の２バイトＡおよびＢからかつ次の２バイトＣおよびＤから交互にビットを選択する。図１９、図２０、図２１、および図２２から明らかなように、４バイトがシステムクロックサイクルごとに送信されるモード（Ｂｙｔｅ＿Ｍｏｄｅ＝１）では、Ｄｉｖ２Ｃｌｋは、ＳｙｓＣｌｋに周波数がロックされるが、それと１８０度位相がずれてロックされる。対照的に、ＳｙｓＣｌｋサイクルごとに送信されるべきバイト数が２であるモード（Ｂｙｔｅ＿Ｍｏｄｅ＝０）では、Ｄｉｖ２Ｃｌｋは、決してアサートされない。したがって、ＣおよびＤからの情報は、マルチプレクサ５４４（図５Ｂ）および５２４（図５Ａ）の「０」入力の不断の選択によって、ＭＳＢまたはＬＳＢパイプラインには決して伝播しない。

マルチモードＰＡＭ受信機回路。
図７を参照して、クロックおよびデータ回復回路構成７００（図４のマルチモードＰＡＭ受信機回路４５３の一部）を図示する。マルチモードＰＡＭシンボルは、好ましくは差動電流モードシンボルとして、ピン４５０上に到達する。次に、マルチモードＰＡＭシンボルは、受信されかつ一つ以上の復号ビットに復号される。図４に示される実施形態は、４−ＰＡＭシンボルおよび２−ＰＡＭシンボルを復号することができる。したがって、２つの復号ビットＭＳＢＲｘおよびＬＳＢＲｘは、クロックおよびデータ回復回路構成７００によって発生される。差動モードシンボルの受信および復号化のためのさまざまなシステムおよび方法は、２０００年１月６日に出願され、かつ「低待ち時間マルチレベル通信インタフェース」という表題の米国特許出願第０９／４７８，９１６号明細書に記載され、その全ての開示内容を本明細書中に援用する。ある実施形態では、３以上の復号ビットは、回路構成７００によって発生される。例えば、回路構成７００の実施形態の中には、８−ＰＡＭシンボルを受信しかつ３つの復号ビット−シンボルの情報の最下位ビット（ＬＳＢＲｘ）に対応するもの、シンボルの中間有効ビットに対応するもの（ＩＳＢＲｘ）、およびシンボルの情報の最上位ビット（ＭＳＢＲｘ）に対応するものを発生させるように構成されるものもある。さらに他の実施形態では、回路構成７００は、Ｎ−ＰＡＭシンボルを受信し、かつｌｏｇ_２（Ｎ）復号ビットを発生させるように構成される。これらの実施形態では、各復号ビットの状態は、受信されたシンボル内の情報の１ビットに対応する。

図７の実施形態は、本来シングルエンドシンボル上で動作する。ダブルエンドないしシングルエンド増幅器７７０は、まずシンボルをシングルエンド信号Ｖｉｎに変換する。受信機４５３は、複数のサブ回路を含む。例えば、ＭＳＢ受信機サブ回路７１２Ｃは、ラッチ比較器７３２を内蔵して、受信された入力信号Ｖｉｎの電圧の値を、基準電圧ＶｒｅｆＭと比較し、かつ比較結果の値ＭＳＢＲｘをラッチする。ＶｒｅｆＭは、典型的に、シグナリングシステムの最大信号レベルの２分の１である。したがって、２進コード化されたまたはグレイコード化された４−ＰＡＭまたは２−ＰＡＭシンボルについて、ＭＳＢＲｘは、受信された信号値が、最大信号値の２分の１より大きい場合にかつ場合にのみアサートされる。次に、ＭＳＢＲｘの状態は、２−ＰＡＭ「１」が受信され、４−ＰＡＭ「１０」が受信され、あるいは４−ＰＡＭ「１１」が受信される場合のみアサートされるように、受信されたシンボルの最上位ビット（ＭＳＢ）を表わす。

第２サブ回路７１４Ｃは、２つのラッチ比較器７３４および７３６を含む。ラッチ比較器７３４および７３６は、受信された入力信号Ｖｉｎの電圧の値を、基準電圧Ｖｒｅｆ０およびＶｒｅｆ１と比較し、かつ比較７３５および７３７の結果の値をラッチする。Ｖｒｅｆ０は、ある実施形態では、最大信号レベルの６分の１であり、かつＶｒｅｆ１は、最大信号レベルの６分の５である。受信されたシンボルの最下位ビットを復号するために、ＭＳＢＲｘおよび比較信号７３５および７３７は、組合せ論理７３８によって処理される。組合せ論理７３８は、グレイコード化された信号を復号し、その結果ＬＳＢＲｘは、シンボルが、それぞれ最大信号レベルの２分の１または３分の１にほぼ等しいレベルを有する「１１」または「０１」を表す場合にアサートされる。マルチモードＰＡＭ受信機４５３（図４）が、２−ＰＡＭモードである場合、サブ回路７１４Ｃは、結果ＬＳＢＲｘが、受信されたシンボルを復号するのに必要とされないように、全く付勢される必要がない。ラッチ比較器７３４および７３６に関連する電力消費は、かなり多くなりうる。しかしながら、２−ＰＡＭモードでは、ラッチ比較器７３２は、４−ＰＡＭモードにおけるより、２−ＰＡＭにおいて２倍頻繁にシンボルをラッチし、より多くの電力自体を消費する。したがって、遮断サブ回路７１４Ｃによってもたらされる節約は、ある場合には、予め画定された予算内に電力使用を保つことができる。シンボルが受信クロックの両エッジ上に到達する実施形態では、２つの受信機４５３が用いられ、一方は奇数データ用のものであり、かつ一方は偶数データ用のものである。

ラッチ比較器７３２および７３４ならびに７３６は、ある実施形態では、各々ＲｘＣｌｋによってクロックされる。次に、ＲｘＣｌｋは、クロック回復回路７８０によって、復号シンボルビットＬＳＢＲｘおよびＭＳＢＲｘから回復される。ある実施形態では、クロックおよびデータ回復回路構成７００は、マルチモードＰＡＭトランシーバの一部である。したがって、位相ベクトル４６９は、例えば、ＰＬＬ６２０（図６Ｂ）から使用可能であり、かつクロック回復を助けるために用いられうる。ＲｘＣｌｋは、ピン４５０上で受信されるシンボルのシンボルレートで走行する。並列化のために、さらなるクロックＤｉｖＲｘが、ある実施形態で用いられる。図７に示されるように、ＤｉｖＲｘは、分周器７９０によって、ＲｘＣｌｋから導出される。Ｗｏｒｄ＿Ｍｏｄｅがデアサートされる（＝０、バイト当たり８ビットを意味する）場合、分周器７９０は、ＲｘＣｌｋの周波数の８分の１を有するクロックＤｉｖＲｘを発生させる。逆に、Ｗｏｒｄ＿Ｍｏｄｅがアサートされる（＝１、バイト当たり１０ビットを意味する）場合、分周器７９０は、ＲｘＣｌｋの周波数の１０分の１の周波数を有するクロックＤｉｖＲｘを発生させる。２つのシンボルが、クロック周期ごとに送信される実施形態では、分周器７９０は、Ｗｏｒｄ＿Ｍｏｄｅ信号の状態によって、ＲｘＣｌｋの周波数を、４または５という因数で割る。

マルチＰＡＭシンボルのデシリアル化
図８を参照して、デシリアル変換器８００（図４のデシリアル変換器およびデータ回復回路４５６の一部）を図示する。デシリアル変換器８００は、ＭＳＢパイプライン８０６、ＬＳＢパイプライン８０４、およびマルチプレクサ回路構成８０２を含む。マルチプレクサ回路構成８０２は、図１１、図１２、図１３、図１４、および図１５に関連して以下で論じるように、受信機４５３（図４）からのデータストリームＭＳＢＲｘおよびＬＳＢＲｘからのデータを順序付けるように構成される。データの順序付けは、ＰＡＭ＿Ｍｏｄｅ、Ｗｏｒｄ＿Ｍｏｄｅ、およびＢｙｔｅ＿Ｍｏｄｅの状態に従って行なわれる。さらに、データストリームのフォーマット化は、どちらもクロックおよびデータ回復回路構成７００によって与えられる２つのクロック信号ＲｘＣｌｋおよびＤｉｖＲｘに基づいて行なわれる。フォーマット化の結果として、信号線Ａ＜０：９＞、Ｂ＜０：９＞、Ｃ＜０：９＞、およびＤ＜０：９＞は、マルチプレクサ回路構成の出力に結合される出力インタフェース（図示せず）に与えられるデータを含む。出力インタフェースは、少なくともひとつには、ＰＡＭ＿Ｍｏｄｅによって決定されるレートで、フォーマットされたデータストリームからデータワードを出力するように構成される。マルチモードＭＰＡ受信機１２０のあるモードでは、信号線Ａ、Ｂ、Ｃ、およびＤのサブセットのみが、データを搬送する。例えば、２バイトモード（デアサートされたＢｙｔｅ＿Ｍｏｄｅ）では、ＡおよびＢのみが、有効データを搬送するだろう。ワードモード当たり８ビット（デアサートされたＷｏｒｄ＿Ｍｏｄｅ）および４バイトモード（アサートされたＢｙｔｅ＿Ｍｏｄｅ）において、Ａ＜０：７＞、Ｂ＜０：７＞、Ｃ＜０：７＞、およびＤ＜０：７＞のみが、有効データを含むだろう。

図１１は、マルチプレクサ８０２の回路構成の一段を図示する。データビットストリームＭＳＢＲｘは、１０または８受信クロックサイクルごとに一回、ＭＳＢパイプラインからパージされ、その結果ＭＳＢワードＭ＜０：９＞が生じる。２バイトモードに対応するＢｙｔｅ＿Ｍｏｄｅがデアサートされれば、Ｍ＜０：９＞は、マルチプレクサ１１０６の「０」入力を通過し、かつＤｉｖＲｘのエッジ上で、２ワードクロックサイクル当たり一回、ラッチ１１０８によってラッチされる。ＤｉｖＲｘは、ワードクロックの周波数の半分の周波数を有する。したがって、シーケンスにおける第１組のビットＭ＜０：９＞は、Ａ２＜０：９＞としてラッチされ、かつ次の組のビットは、Ｂ２＜０：９＞上に現れる。Ｃ２＜０：９＞およびＤ２＜０：９＞の状態は、所望のモードが２バイトモードである場合、重要でない。

図１１をさらに参照すると、Ｂｙｔｅ＿Ｍｏｄｅがアサートされる（４バイトモードに対応する）場合、ラッチ１１０２、１１０４、および１１０８は、いっしょに１ワード遅延の役目を果たし、Ｍ＜０：９＞で受信された第１ワードをＡ２＜０：９＞に、第２ワードをＢ２＜０：９＞に、第３ワードをＣ２＜０：９＞に、かつ第４ワードをＤ２＜０：９＞に送る。ラッチ１１０４の入力が、ラッチ１１０２および１１０８と相対的に、ＤｉｖＲｘの反対のエッジに応答することに注目されたい。最後に、図１５を参照すると、マルチプレクサ８０２の他の部分は、任意の２−ＰＡＭモードに対応する、ＰＡＭ＿Ｍｏｄｅがデアサートされる場合、Ａ２＜０：９＞をＡ＜０：９＞に、Ｂ２＜０：９＞をＢ＜０：９＞に、Ｃ２＜０：９＞をＣ＜０：９＞に、かつＤ２＜０：９＞をＤ＜０：９＞に渡す。

次にマルチモードＰＡＭ受信機１２０が４−ＰＡＭモードである場合にマルチプレクサ８０２の動作を図示するために、その全てがマルチプレクサ８０２のさまざまな回路を図示する図１２、図１３、および図１４に注意を向ける。図１２を参照して、ＤｉｖＲｘによって、ラッチ１２０１は、第１バイトを、ＭＳＢパイプライン８０６（図８）の出力Ｍ＜９：０＞に現れるようにラッチするようになる。ＭＳＢパイプラインの第２バイトは、変更されずに、Ｍ＜９：０＞として渡される。同様に、ＬＳＢパイプライン８０４の出力Ｌ＜９：０＞の「初期」バイトは、ＤｉｖＲｘのエッジ上で、ラッチ１２０２によってラッチされ、かつ「後期」バイトは、Ｌ＜９：０＞として渡される。

図１３を参照して、Ｗｏｒｄ＿Ｍｏｄｅの状態に基づいて、Ｍ、ＭＥ、Ｌ、およびＬＥに含まれるデータを調節する。Ｗｏｒｄ＿Ｍｏｄｅがアサートされる（１０ビットが各バイトに含まれるモードに対応する）場合、マルチプレクサ１３０２、１３０４、１３０６、および１３０８の各々の「１」入力が選択される。したがって、ＭＥ＜９：０＞は変更されずにＭＢＥ＜９：０＞に、Ｍ＜９：０＞はＭＢ＜９：０＞に、ＬＥ＜９：０＞はＬＢＥ＜９：０＞に、かつＬ＜９：０＞はＬＢ＜９：０＞に渡される。Ｗｏｒｄ＿Ｍｏｄｅがデアサートされる（１バイトが８ビットを含むモードに対応する）場合、マルチプレクサ１３０２、１３０４、１３０６、および１３０８の各々の「０」入力が選択される。この場合、各々の最初の４ビットのみが特定のバイトに属するので、出力ＭＢＥ、ＭＢ、ＬＢＥ、およびＬＢに対して調節する必要がない。したがって、ＭＥの第２組の４ビット（７〜４）が、１バイトの最初の４ＭＳＢを表すので、ＭＥ＜８：５＞は、ＭＳＢのビット７〜４（ＭＢＥ＜７：４＞）となる。同様に、マルチプレクサ１３０４、１３０６、および１３０８は、それぞれ、Ｍ＜８：５＞、ＬＥ＜８：５＞、およびＬ＜８：５＞を、ビットＭＢ＜７：４＞、ＬＢＥ＜７：４＞、およびＬＢ＜７：４＞に移動させるように動作する。ワードモードに対する調節がなされたから、データは、まるで１ワードモードしかない、すなわちバイト当たり１０ビットであるかのように扱われうる。

図１４を参照して、バイトモードについて、データＭＢＥ、ＭＢ、ＬＢＥ、およびＬＢに調節が行なわれる。ワード当たり４バイトに対応するＢｙｔｅ＿Ｍｏｄｅがアサートされる場合、パイプラインからの全ての初期バイトは、バイトＡまたはバイトＢであるとして解釈され、かつパイプラインからの後期バイトは、バイトＣまたはバイトＤであるとして解釈される。したがって、マルチプレクサ１４０２および１４０４は、ＬＢＥおよびＭＢＥの初期部分を、バイトＡ４およびＢ４に割り当て、一方後期バイトＭＢおよびＬＢは、Ｃ４およびＤ４に渡される。ＬＳＢおよびＭＳＢが適切にインタリーブされて、４−ＰＡＭ信号を適切な２進シーケンスに変換しなければならない態様についても調節がなされる。対照的に、Ｂｙｔｅ＿Ｍｏｄｅがデアサートされる場合、ＡおよびＢのみが、有効データを含むと予想されている。したがって、マルチプレクサ１４０２および１４０４は、パイプラインからの初期バイトＬＢＥおよびＭＢＥの全てを無視し、かつ適切なインタリービングを持つＬＢおよびＭＢを、Ａ４およびＢ４に渡す。最後に、図１５を参照して、４−ＰＡＭモードの動作に対応するＰＡＭ＿Ｍｏｄｅがアサートされる場合、マルチプレクサ１５０２、１５０４、１５０６、および１５０８の「１」入力が選択され、かつＡ４、Ｂ４、Ｃ４、Ｄ４は、それぞれＡ、Ｂ、Ｃ、およびＤとして解釈される。ＰＡＭ＿Ｍｏｄｅが、２−ＰＡＭモードの動作に対応してデアサートされる場合、マルチプレクサ１５０２、１５０４、１５０６、および１５０８の「０」入力が選択され、かつＡ２、Ｂ２、Ｃ２、Ｄ２（図１１）は、それぞれＡ、Ｂ、Ｃ、およびＤとして解釈される。

等化
図９は、高速信号経路９２２を経て互いに結合される等化送信機４１２および等化器４５４を含むシグナリングシステムを図示する。一実施形態では、信号経路９２２は、各々が回路基板上に配設され、回路基板インタフェース９２５および９２７（例えば、コネクタ）を経て互いに結合されるコンポーネント信号経路９２２Ａおよび９２２Ｃ（例えば、非ゼロ伝播遅延を導入しかつそれぞれのインピーダンス特性を示す送信回線）によって形成される。特定の実施では、チャネル１１４の一部としての信号経路は、バックプレーン上に形成され、かつ信号経路９２２Ａおよび９２２Ｃは、インタフェース９２５および９２７を経てバックプレーンに着脱自在に結合されるそれぞれのドーターボード（例えば、ラインカード）上に形成される。等化送信機４１２および等化器４５４は、ある実施形態では、ドーターボード上に装着されるそれぞれの集積回路（ＩＣ）装置において実現される。等化送信機４１２は、データ送信の当業者によって理解されるように、いくつかの周知の種類の等化送信機のうちの任意の一つでもありうる。例えば、等化送信機４１２は、ある実施形態では、プレエンファシス部を含み、該プレエンファシス部は、一つ以上の遅延要素、タップウェイト乗算器、およびサマー（総和器）を含む。

さらに図９を参照して、受信側等化器４５４は、サンプリング回路９２３、バッファ９３２、タップ選択回路９２８、およびタップ選択論理９３９を含む。シンボルは、サンプリング回路９２３によってサンプリングされ、次にアプリケーション論理（図示せず）による最終的な使用のためにバッファ９３２に記憶される。バッファされたデータは、少なくとも所定時間記憶され、かつ所定数のシンボル待ち時間までの歴史的データを表すので、バッファデータは、後タップデータ値の理想的なソースを形成する。さらに、タップ選択回路９２８によって、バッファデータ内のデータ値のサブセットを、受信側等化器回路内の等化器タップをソースするよう選択できるようになる。データ値のサブセットは、反射の正確なシンボル待ち時間および他の高待ち時間歪に従って選択されることがあるので、比較的少数のデータ値は、歪の待ち時間を一致させる待ち時間を有する受信側等化タップを形成するよう選択されてもよい。この配置によって、高待ち時間歪は、受信機の寄生容量を大幅に増加させることなく（すなわち、多数の受信側等化タップから生じるように）、受信側等化によって減じられうる。

一実施形態では、タップ選択論理９３９は、構成値に従ってタップ選択信号を出力する構成回路である。構成値は、データ送信システムによって（例えば、システム起動で）自動的に発生されてもよく、あるいは構成回路内でまたはシステム内の他の所で経験的に決定されかつ記憶されてもよい。

さらに図９を参照して、送信等化と受信等化との間での低および高待ち時間等化機能の分配は、受信側バッファ９３２内のデッド範囲の使用を通して達成される。すなわち、受信側等化タップ（すなわちＲ）をソースするように選択されてもよい記憶されたデータ値の範囲は、シンボル時間数Ｐによってサンプリング瞬間からオフセットされる。図９の実施形態では、バッファ９３２は、デッド範囲コンポーネント９３３および選択可能範囲コンポーネント９３５を有するシフトレジスタによって形成され、タップ選択器９２８は、選択可能範囲コンポーネント９３５に結合されて、それからタップデータソースのサブセットを選択する。代替的な実施形態では、バッファ９３２のデッド範囲コンポーネント９３３は、データを受信しかつデータをバッファ９３２に転送するのに必要な時間によって、Ｐ記憶素子または偶数ゼロ記憶素子より少ない素子を含んでもよい。最後に、バッファ９３２は、コンポーネント９３３および９３５によって形成されるシフトレジスタに加えて（の代わりに）、一つ以上の並列レジスタを含んでもよい。

等化におけるバッファの重要性を見てきたので、マルチモードＰＡＭ受信機に含めるのに好適な等化器４５４の実施形態に注意を向けよう。図１０を参照して、シンボルが、ピン４５０に受信のために到達する。３つの比較器１００２、１００８、および１０１４は、４−ＰＡＭシンボルを復号するのに必要な３つのそれぞれの２進比較信号を発生させる。したがって、基準信号１００４は、典型的に、最大受信信号レベルの６分の１であり、信号１００６は、最大受信信号レベルの２分の１であり、かつ信号１０１２は、最大信号レベルの６分の５である。ＰＡＭ＿Ｍｏｄｅがアサートされる場合、マルチプレクサ１０１６の「１」入力が選択され、かつ比較器１００２、１００６、および１０１２によって出力される３つの２進比較信号は、それぞれバッファ１００５、１０１０、および１０１８に入る。次に、タップ選択器９２８は、これらのバッファの内容に基づいて、等化信号を計算し、かつ４−ＰＡＭ等化信号を与えて、ピン４５０上にシンボルを増やす。

さらに図１０を参照して、ＰＡＭ＿Ｍｏｄｅがデアサートされる場合、バッファ１０１８の一つは、等化器４５４の有効バッファ長を、４−ＰＡＭモードにおける場合、等化器４５４の有効バッファ長を持つシンボル数の２倍に伸長するために用いられる。マルチプレクサ１０１６は、ＰＡＭ＿Ｍｏｄｅがデアサートされる場合、バッファ１０１０および１０１８を組み合わせて、該２つの合計に等しい長さを持つバッファを作成する。２−ＰＡＭシンボルが、４−ＰＡＭシンボルのシンボルレートの２倍で到達するので、同じ待ち時間にわたる反射を効果的に取り消すためにさらなるタップを有するのが重要である。等化器４５４は、このように、２−ＰＡＭモードにおいて、４−ＰＡＭモードでの記憶シンボルの２倍の記憶シンボルを用いて、同じ絶対時間量をカバーし、システムの同じ物理的不連続によって生じる反射の取消しを許容する。

ＰＡＭモードの自動決定
多くのデータ送信システムにおいては、２−ＰＡＭまたは４−ＰＡＭシグナリングの結果、達成可能な最高データ送信レートが生じるかどうか推測的に予測するのは困難である。この困難は、データ送信システムが、２つの別個のＰＡＭモードシンボルより多くのシンボルを送受信するようにさらに構成される場合のみ悪化される。例えば、実施形態の中には、２−ＰＡＭ、４−ＰＡＭ、８−ＰＡＭ、１６−ＰＡＭ、および３２−ＰＡＭシンボルを送受信するように構成されるものもある。したがって実施形態の中には、送信チャネルを通じてのシンボル品質の測定に基づいて、可能な最高データ送信レートを生じるＰＡＭモードを決定するシステムおよび方法を提供するものもある。

図２４を参照して、ある実施形態では、データ送信システム２４００は、送信装置２４０２、受信装置２４１０、およびマスター制御回路構成２４５０を含む。ある実施形態では、マスター制御回路構成２４５０は、送信装置２４０２および受信装置２４１０がそれぞれ配設されるのと異なる集積回路上に配設される。これらの実施形態では、マスター制御回路構成２４５０は、別個のコマンドチャネル２４４０によって装置２４０２および２４１０に結合される。コマンドチャネルは、印刷回路基板（ＰＣＢ）トレースおよび同軸ケーブルを含むが、それに限定されない多くの物理媒体のうちの任意のものから成っている低速パラレルまたはシリアルデータ通信チャネルであってもよい。たとえば、図１に戻って、これらの実施形態では、マスター制御回路構成（図２４の２４５０）は、制御回路構成１１６の部品の一つとして含まれる。マルチモードＰＡＭ出力ドライバ（図２４の２４０４）は、図１の出力ドライバ１１０に対応し、かつマルチモードＰＡＭ受信機（図２４の２４１４）は、図１の受信機１２０に対応する。図２４に戻って、これらの実施形態では、コマンドチャネル２４４０は、データ通信チャネル２４２０と物理的に異なっている。他の実施形態では、データ通信チャネル２４２０およびコマンドチャネル２４４０は、同じ物理媒体を含んでもよい。これらの実施形態のあるものでは、高速データ通信は、所定の周波数帯域を通じてチャネル２４２０上で達成され、一方低速コマンドチャネル通信は、この帯域外のチャネル２４４０を通じて達成される。例えば、ある実施形態では、チャネル２４２０は、所定搬送周波数で変調されるＰＡＭシンボルを搬送し、一方コマンドチャネル２４４０は、ベースバンドのオンオフキー（ＯＯＫ）コマンドシンボルを搬送する。

図２４に従う実施形態では、マスター制御回路構成２４５０は、一つ以上のＰＡＭモードにおけるデータ送信システム２４００の性能の自動試験を調整する。この結果、マスター制御回路構成２４５０は、試験コマンドを、カップリング２４５２を経て、チャネル２４４０上に送信する。試験コマンドは、動作コード（ＯｐＣｏｄｅ）、送信装置識別子（ＴｘＩＤ）、受信装置識別子（ＲｘＩＤ）、およびＰＡＭモード（ＰＡＭ＿Ｍｏｄｅ）を特定する情報を含む。送信コマンドシーケンサ２４０８は、試験コマンドを、カップリング２４５４を経てチャネル２４４０から受信する。シーケンサ２４０８は、コマンドのＯｐＣｏｄｅに基づいて、コマンドが試験コマンドであることを認識する。シーケンサ２４０８は、装置２４０２に対応する装置識別子を、試験コマンドの送信装置識別子（ＴｘＩＤ）と比較する。装置２４０２に対応する装置識別子は、ある実施形態では、コマンドシーケンサ２４０８の内側のレジスタに記憶される。他の実施形態では、該装置識別子は、装置２４０２の内側のレジスタ（図示せず）に記憶される。ＴｘＩＤが装置２４０２に対応する識別子と一致すると判定すると、コマンドシーケンサ２４０８は、マルチモードＰＡＭ出力ドライバ２４０４を、特定されたＰＡＭモードで動作するように構成する。特定されたＰＡＭモードは、試験コマンドのＰＡＭ＿Ｍｏｄｅ部分によって決定される。シーケンサ２４０８は、マルチモードＰＡＭ出力ドライバ２４０４を、モードレジスタ２４０９内の一つ以上のＰＡＭモードビットの状態を設定することによって、特定されたＰＡＭモードで動作するように構成する。

いったんドライバ２４０４のＰＡＭモードが設定されると、送信コマンドシーケンサ２４０８は、マルチモードＰＡＭ出力ドライバ２４０４を、シンボルシーケンスを送信するように構成する。シンボルシーケンスは、ある実施形態では、コマンドシーケンサ２４０８によって記憶される所定のシンボルシーケンスである。他の実施形態では、該シンボルシーケンスは、コマンドシーケンサ２４０８によってオンザフライで計算される。例えば、シンボルシーケンスは、試験コマンドの一部として提供されるランダムシードに基づいて（あるいは、予め画定されたシードに基づいて交互に）計算される、擬似ランダムノイズ（ＰＮ）シンボルシーケンスであってもよい。シーケンサ２４０８は、カップリング２４５８を経て、マルチモードＰＡＭ出力ドライバ２４０４の並列ビットワイズインタフェースに送信されるべきシンボルを提示する。マルチモードＰＡＭ出力ドライバは、その入力でのシンボルに基づいて、データ通信チャネル２４２０上のシンボルシーケンスを送信し始める。

装置２４０２から装置２４１０へのチャネル２４２０を通る信号送信に対応するシンボル品質のメトリックの測定値を得るために、受信装置２４１０は、受信コマンドシーケンサ２４１２を含む。受信コマンドシーケンサ２４１２は、マスター制御回路構成２４５０によって出される試験コマンドを、カップリング２４６０を経て受信する。そこに含まれる受信装置識別子（ＲｘＩＤ）を比較すると、シーケンサ２４１２は、ＲｘＩＤを装置２４１０に対応する装置識別子と比較し、かつ装置２４１０が未解決の試験のシンボルを受信していると判定する。装置２４１０に対応する装置識別子は、ある実施形態では、コマンドシーケンサ２４１２の内側のレジスタに記憶される。他の実施形態では、該装置識別子は、装置２４１０の内側のレジスタ（図示せず）、すなわちシーケンサ２４１２に結合されるレジスタに記憶される。

次に、受信コマンドシーケンサ２４１２は、マルチモードＰＡＭ受信機２４１４を、特定されたＰＡＭモードで動作するように構成する。特定されたＰＡＭモードは、試験コマンドのＰＡＭ＿Ｍｏｄｅ部分によって決定される。シーケンサ２４１２は、マルチモードＰＡＭ受信機２４１４を、モードレジスタ２４１８の一つ以上のＰＡＭモードビットの状態を設定することによって、特定されたＰＡＭモードで動作するように構成する。

いったん受信機２４１０のＰＡＭモードが設定されると、シーケンサ２４１２は、チャネル２４２０上の装置２４０２によって送信されるシンボルシーケンスの到達を待つ。シンボルがマルチモードＰＡＭ受信機２４１４に到達し始める（たとえば、受信機２４１４内に含まれるクロックおよびデータ回復回路構成の出力によって示されるように）と、コマンドシーケンサ２４１２は、シンボル品質の一つ以上のメトリックを測定し始める。

ある実施形態では、シーケンサ２４１２は、チャネル２４２０上の任意の送信とは無関係に、装置２４０２によって送信されるシンボルシーケンスを認識している。これらの実施形態のあるものでは、送信コマンドシーケンサ２４０８によって記憶されるシンボルの所定のシンボルシーケンスはまた、受信コマンドシーケンサ２４１２によって記憶される。これらの実施形態のその他のものでは、該シンボルシーケンスは、受信コマンドシーケンサ２４１２によってオンザフライで計算される。例えば、シンボルシーケンスは、試験コマンドの一部として提供されるランダムシードに基づいて（あるいは、予め画定されたシードに基づいて交互に）計算される、擬似ランダムノイズ（ＰＮ）シンボルシーケンスであってもよい。

受信機２４１４にシンボルが到達すると、受信コマンドシーケンサ２４１２は、一つ以上のシンボル品質メトリックを測定するおよび／または計算する。例えば、受信コマンドシーケンサ２４１２が、受信されるシンボルに対応する装置２４０２によって送信されるシンボルを認識している実施形態では、一つ以上のシンボル品質メトリックの計算は、好ましくは、シンボル誤りの計算を含む。例えば、ある実施形態では、受信コマンドシーケンサ２４１２は、装置２４１０によるシンボルの受信前に、一連の組の電圧シーケンスおよびタイミングサンプリングパラメータのうちの第１組を、カップリング２４７０を経てマルチモードＰＡＭ受信機２４１４に送る。次に、受信コマンドシーケンサ２４１２は、第１組の復号シンボルを、カップリング２４６９を経てマルチモードＰＡＭ受信機２４１４から受信し、かつ不正確に復号されるサブセットからのシンボルと受信されるシンボルの総数との比として画定される、第１シンボルエラーレートを計算する。次に、受信コマンドシーケンサ２４１２は、一連の組の電圧およびタイミングサンプリングパラメータの第２組を、カップリング２４７０を経てマルチモードＰＡＭ受信機２４１４に送る。次に、受信コマンドシーケンサ２４１２は、第２組の復号シンボルを、受信機２４１４から受信し、かつ第２シンボルエラーレートを計算する。データ受信の当業者は、この工程が繰り返されてもよく、かつマルチモードＰＡＭ受信機２４１４としての電圧およびタイミングマージンが計算されてもよいことは容易に理解しよう。これらの実施形態のあるものでは、そのように計算される電圧およびタイミングマージンは、カップリング２４６６を経て、マスター制御回路構成２４５０に与えられる。

試験コマンドは、典型的に、マスター制御回路構成２４５０、送信装置２４０２、および受信装置２４１０の間に、パワーアップハンドシェーク中に出される。一つ以上の試験コマンドが出されてもよく、各々は所定のＰＡＭモードに対応する。これらの実施形態のあるものでは、マスター制御回路構成２４５０は、４−ＰＡＭ試験を示す試験コマンドを出す。次に、マスター制御回路構成２４５０は、試験が完了するのを待ち、かつ第１組のシンボル品質メトリックを、カップリング２４６８を経て受信装置２４１０から読取る。次に、マスター制御回路構成２４５０は、２−ＰＡＭ試験を示す試験コマンドを出す。次に、２−ＰＡＭ試験からの第２組のシンボル品質メトリックは、試験シーケンスが完了すると、カップリング２４６８を経て受信装置２４１０から、マスター制御回路構成によって受信される。第１および第２組のシンボル品質メトリックの値に基づいて、マスター制御器回路構成は、チャネル２４２０上のデータ送信についての最適のＰＡＭモードを決定する。次に、このＰＡＭモードを実施するために、回路構成は、レディコマンドを、チャネル２４４０に出し、該レディコマンドは、レディＯｐＣｏｄｅおよび所定のＰＡＭモードを含む。次に、コマンドシーケンサ２４０８および２４１２は、それぞれカップリング２４５４および２４６０を経て、レディコマンドを受信する。レディコマンド内に示されるＰＡＭモードに基づいて、送信コマンドシーケンサ２４０８は、モードレジスタ２４０９内の一つ以上のＰＡＭモードビットを設定し、マルチモードＰＡＭ出力ドライバ２４０４を、レディコマンド内に示されるＰＡＭモードで動作するよう構成する。同様に、受信コマンドシーケンサ２４１２は、１つ以上のＰＡＭモードビットを、モードレジスタ２４１８に設定し、マルチモードＰＡＭ受信機２４１４を、レディコマンド内に示されるＰＡＭモードで動作するように構成する。次に、データ送信システム２４００は、いつでもチャネル２４２０を越えてデータ送信できる状態になっており、装置２４０２におけるアプリケーション回路構成（図示せず）から装置２４１０におけるアプリケーション回路構成（図示せず）への通信を可能にする。

他の実施形態では、３つ以上の試験コマンドは、マスター制御回路構成２４５０によって出され、３組以上のシンボル品質メトリックは、回路構成２４５０によって受信され、かつ３つ以上のＰＡＭモードのうちの一つは、レディコマンドを経て選択されかつ実施される。例えば、チャネル２４２０を通じての８−ＰＡＭ、４−ＰＡＭ、および２−ＰＡＭ送信は、各々試験され、かつ最適組のシンボル品質メトリックを持つＰＡＭモードが選択されかつ実施されてもよい。

ある実施形態では、システム２４００は、二つ以上の送信機および二つ以上の受信機を含み、かつマルチホップ信号経路について、一つ以上のシンボル品質メトリックを測定するように構成される。ある実施形態では、システム２４００は、ラウンドトリップ信号経路を通じて一つ以上のシンボル品質メトリックを測定するように構成される。これらの実施形態のあるものでは、システム２４００は、一つ以上のトランシーバ（図２４には示さず）を含む。

図２５を参照して、データ送信のための最適ＰＡＭモードを決定する方法２５００において、シンボル品質メトリックは、手順２５０２における第１シンボルレートで、第１モード（例えば、４−ＰＡＭモード）についてまず測定される。図２４を参照して、手順２５０２は、試験コマンドを出すマスター制御回路構成２４５０、試験コマンドを受信するシーケンサ２４０８、および４−ＰＡＭシグナリングを意味する、モードレジスタ２４０９の適切なビット（ＰＡＭ＿Ｍｏｄｅ＝１）を設定するシーケンサ２４０８を含む。次に、マルチモードＰＡＭ出力ドライバ２４０４は、４−ＰＡＭシンボルを駆動するように構成される。手順２５０２（図２５）は、試験ビットを、カップリング２４５８を経てマルチモードＰＡＭ出力ドライバ２４０４に送るシーケンサ２４０８をさらに含む。次に、ドライバ２４０４は、試験ビットをチャネル２４２０上に符号化する一つ以上の４−ＰＡＭシンボルの第１シーケンスを、第１シンボルレートで駆動する。

ある実施形態では、手順２５０２は、４−ＰＡＭモード（すなわちＰＡＭ＿Ｍｏｄｅ＝１）に従って、モードレジスタ２４１８の内容を設定するステップをさらに含む。したがって、マルチモードＰＡＭ受信機２４１４は、一つ以上の４−ＰＡＭシンボルを、チャネル２４２０から受信するように構成される。次に、受信コマンドシーケンサ２４１２は、復号された試験ビットを、カップリング２４６９を経て受信機２４１４から受信する。復号された試験ビットは、ある実施形態では、マスター制御器回路構成２４５０に、シーケンサ２４１２によって与えられる。他の実施形態では、シーケンサ２４１２は、計算をして、一つ以上のシンボル品質メトリックを決定し、かつそのように計算されるメトリックの値を、マスター制御器回路構成２４５０に与える。そのように計算されるシンボル品質メトリックは、ある実施形態では、ビットエラーレートを含む。例えば、シーケンサ２４１２は、ドライバ２４０４に本来与えられる試験ビットの一つ以上を、受信機２４１４から受信される復号ビットのうちの一つ以上と比較する。次に、ビットエラーレート（異なるビットの数を、比較されるビットの総数で割った値として決定される）は、受信コマンドシーケンサ２４１２によって、４−ＰＡＭシグナリングについて計算される。ビットエラーレート、またはそれから導出されるある量は、４−ＰＡＭシグナリングについてのシンボル品質メトリックとして、マスター制御回路構成２４５０に与えられる。代替的な実施形態では、シーケンサ２４１２によって計算されるシンボル品質メトリックは、マージンを含む。このマージンは、電圧マージン、タイミングマージン、または受信機２４１４によって受信されるシンボルの多くの他のアナログ特性のうちの任意の一つであってもよい。例えば、受信コマンドシーケンサ２４１２は、ある実施形態では、４−ＰＡＭシンボルを復号するために受信機２４１４によって用いられる等化された電圧レベル（例えば、図３Ｂのレベル３１６、３１８、および３１９を参照されたい）を測定しかつ記憶する。他の例として、受信コマンドシーケンサ２４１２は、ある実施形態では、受信機２４１４による４−ＰＡＭシンボルの受信に関するタイミングマージンを測定しかつ記憶する。このタイミングマージンは、例えば、受信されかつ等化された電圧レベルが、そのサンプル値の固定範囲内に収まるようにとる時のように決定される、可能なシンボル遷移ごとの平均信号設定時間でありうる。測定されたマージン、またはそれから導出されるある量は、４−ＰＡＭシグナリングについてのシンボル品質メトリックとして、マスター制御回路構成２４５０に与えられる。

図２５を再度参照して、方法２５００では、手順２５０４は、第２モード（例えば、２−ＰＡＭモード）について上で説明した全工程を繰り返す。図２４を参照して、シーケンサ２４０８は、２−ＰＡＭシグナリングを意味する、モードレジスタ２４０９の適切なビット（ＰＡＭ＿Ｍｏｄｅ＝０）を設定する。マルチモードＰＡＭ出力ドライバ２４０４は、それによって２−ＰＡＭシンボルを駆動するように構成される。次に、シーケンサ２４０８は、試験ビットを、マルチモードＰＡＭ出力ドライバ２４０４に送る。次に、ドライバ２４０４は、試験ビットをチャネル２４２０上に符号化する第２組の一つ以上の２−ＰＡＭシンボルを、第２シンボルレートで駆動する。第２シンボルレートは、好ましくは手順２５０２で用いられる第１シンボルレートの２倍である。

レジスタ２４１８は、受信コマンドシーケンサ２４１２によって設定されて、２−ＰＡＭシグナリングについての適切なビットを記憶する（すなわちＰＡＭ＿Ｍｏｄｅ＝０）。次に、マルチモードＰＡＭ受信機２４１４は、一つ以上の２−ＰＡＭシンボルを、チャネル２４２０から受信するように構成される。次に、シーケンサ２４１２は、復号された試験ビットを、受信機２４１４から受信する。次に、復号された試験ビットは、ある実施形態では、マスター制御器回路構成２４５０に、受信コマンドシーケンサ２４１２によって与えられる。次に、マスター制御回路構成２４５０は、２−ＰＡＭシグナリングについての一組の信号品質メトリックを決定しかつ記憶する。他の実施形態では、該一組のシンボル品質メトリックは、受信コマンドシーケンサ２４１２によって計算され、かつマスター制御器回路構成２４５０に与えられる。

図２５を参照して、マスター制御回路構成２４５０（図２４）は、ステップ２５０６で、４−ＰＡＭおよび２−ＰＡＭシグナリングについての記憶されたシンボル品質メトリックを比較し、かつ最小ビットエラーレートを生じるＰＡＭモードを選択する。代替として、回路構成２４５０は、４−ＰＡＭおよび２−ＰＡＭシグナリングについての記憶されたシンボル品質メトリックを比較し、かつ最大電圧またはタイミングマージンを生じるＰＡＭモードを選択する。

図２４に示されるように、記憶されたシンボル品質メトリックは、装置２４０２と装置２４１０との間で交換されるシンボルの片方向送信に基づいて決定されるが、他の実施形態では、シンボル品質メトリックは、両方向シンボル送信に基づいて決定される。

上述の説明は、説明の目的で、本発明の十分な理解を提供するための特定の用語を用いた。しかしながら、具体的な詳細は本発明を実施するために必要とされないということが、当業者に明らかとなろう。本実施形態は、本発明の原理およびその実際の応用を最もよく説明するために選択されかつ説明され、それによって当業者が、本発明およびさまざまな実施形態を、意図した特定の使用に適するさまざまな修正を加えて最もよく利用することができるようになる。したがって、上述の開示は、完全であることまたは本発明を開示されたまさにその形態に制限することは意図していない。多くの修正および変形は、上述の教示に鑑み可能である。

本発明の範囲は、次の特許請求の範囲およびそれらの均等物によって画定されることが意図されている。

図面の簡単な説明
マルチモード出力ドライバおよびマルチモード受信機のモードを決定しかつ設定するオプションの制御回路構成を含むシグナリングシステムを示す。 損失のあるチャネルについての典型的なチャネル応答特性を示し、固定入力信号について、使用可能な出力信号は、シグナリングレートの関数として減少する。 例証的な２−ＰＡＭシグナリングシステムのアイダイアグラムである。 例証的な４−ＰＡＭシグナリングシステムのアイダイアグラムである。 高損失低容量チャネルの例証的な２−ＰＡＭシグナリングシステムのアイダイアグラムである。 高損失低容量チャネルの例証的な４−ＰＡＭシグナリングシステムのアイダイアグラムである。 損失のあるチャネルの例証的な４−ＰＡＭシグナリングシステムのアイダイアグラムである。 損失のあるチャネルの例証的な４−ＰＡＭシグナリングシステムのアイダイアグラムである。 トランシーバの実施形態のアーキテクチャを示す。 ２つのパイプライン、クロック選択回路構成、および多重送信回路構成を含む、シリアル変換器の実施形態の詳細を示す。 一実施形態における最下位ビット（ＬＳＢ）パイプラインをロードするために用いられる多重送信回路構成の一部分の詳細を示す。 一実施形態における最上位ビット（ＭＳＢ）パイプラインをロードするために用いられる多重化回路構成の一部分の詳細を示す。 一つ以上のモード信号に基づいて、一つ以上のクロック信号を発生させるクロック回路構成の実施形態を示す。 システムクロックから出力クロックを発生させるフェーズロックドループの実施形態を図示し、出力クロックのレートが、一つ以上のモード信号に依存している。 クロックマスキング回路構成の実施形態を示す。 モード依存クロックレートを有する補助クロック信号（「ＤｉｖＣｌｋ」）を出力するように構成されるクロック発生回路構成の実施形態を示す。 ２つの補助クロック信号（「Ｄｉｖ２Ｃｌｋ」および「Ｄｉｖ４Ｃｌｋ」）を出力するように構成されるクロック発生回路構成の一実施形態を示し、補助クロック信号が、モード依存クロックレートを有する。 マルチモードＰＡＭ受信機で用いるためのクロックおよびデータ回復回路構成の実施形態を示す。 マルチモードＰＡＭ受信機で用いるためのデシリアル変換器の実施形態の図である。 シグナリングシステムで用いられる送信等化および反射取消（ＲＦＣ）等化器の実施形態の詳細を示す。 マルチモードＰＡＭ受信機で用いるためのＲＦＣ等化器の実施形態におけるパイプラインの再使用を示す。 マルチモードＰＡＭ受信機で用いるためのデシリアル変換器の実施形態の第１段階を示す。 マルチモードＰＡＭ受信機で用いるためのデシリアル変換器の実施形態の第２段階を示す。 マルチモードＰＡＭ受信機で用いるためのデシリアル変換器の実施形態の第３段階を示す。 マルチモードＰＡＭ受信機で用いるためのデシリアル変換器の実施形態の第４段階を示す。 マルチモードＰＡＭ受信機で用いるためのデシリアル変換器の実施形態の第５段階を示す。 ２−ＰＡＭ、１０ビットワード、２バイトモードにおけるパラレル入力データ、さまざまなクロック信号のタイミングと送信パイプラインとの関係を示すタイミング図である。 ２−ＰＡＭ、１０ビットワード、４バイトモードにおけるパラレル入力データ、さまざまなクロック信号のタイミングと送信パイプラインとの関係を示すタイミング図である。 ２−ＰＡＭ、８ビットワード、２バイトモードにおけるパラレル入力データのタイミング、さまざまなクロック信号のタイミングと送信パイプラインとの関係を示すタイミング図である。 ２−ＰＡＭ、１０ビットワード、４バイトモードにおけるパラレル入力データ、さまざまなクロック信号のタイミングと送信パイプラインとの関係を示すタイミング図である。 ４−ＰＡＭ、１０ビットワード、２バイトモードにおけるパラレル入力データ、さまざまなクロック信号のタイミングと送信パイプラインとの関係を示すタイミング図である。 ４−ＰＡＭ、１０ビットワード、４バイトモードにおけるパラレル入力データ、さまざまなクロック信号のタイミングと送信パイプラインとの関係を示すタイミング図である。 ４−ＰＡＭ、８ビットワード、２バイトモードにおけるパラレル入力データ、さまざまなクロック信号のタイミングと送信パイプラインとの関係を示すタイミング図である。 ４−ＰＡＭ、１０ビットワード、４バイトモードにおけるパラレル入力データ、さまざまなクロック信号のタイミングと送信パイプラインとの関係を示すタイミング図である。 データ送信システムを示す。 ＰＡＭモードを決定して、シンボル品質メトリックを物理チャネルを通じて最適にする方法を示す。

Claims (86)

1. シンボルシーケンスを駆動するマルチモードＰＡＭ（パルス振幅変調）出力ドライバであって、前記出力ドライバは、
   ＰＡＭモード信号によって決定されるクロックレートを有する出力クロックを発生させるためのクロック回路であって、前記ＰＡＭモード信号は、前記出力ドライバのＰＡＭモードを特定する、クロック回路と、
   前記クロック回路に結合されて、前記出力クロックの前記クロックレートによって決定されるレートで、前記シンボルシーケンスを駆動するためのドライバ回路と
   を含む、マルチモードＰＡＭ出力ドライバ。
2. 前記シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルであり、
   前記シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルであり、かつ
   ＮはＭに等しくない、請求項３２に記載のマルチモードＰＡＭ出力ドライバ。
3. 前記クロック回路は、複数の別個のクロックレートの各々で、前記出力クロックを発生させ、前記複数の別個のクロックレートの各々は、それぞれのＰＡＭモードに対応する、請求項３２に記載のマルチモードＰＡＭ出力ドライバ。
4. 前記クロック回路は、前記ＰＡＭモード信号および信号基準クロック信号のみを受信するように結合される調節可能クロックレート乗算回路構成を含む、請求項３２に記載のマルチモードＰＡＭ出力ドライバ。
5. 前記調節可能クロックレート乗算回路構成は、前記ＰＡＭモード信号に応答する第１回路、およびワード長モード信号に応答する第２回路を含み、前記ワード長モード信号は、前記シンボルシーケンスに関連するワード長を特定する、請求項４に記載のマルチモードＰＡＭ出力ドライバ。
6. 前記クロック回路は、前記ＰＡＭモード信号に応答する第１サブ回路、およびワード長モード信号に応答する第２回路を含むフェーズロックドループ（位相同期ループ）を含み、前記ワード長モード信号は、前記シンボルシーケンスに関連するワード長を特定する、請求項４に記載のマルチモードＰＡＭ出力ドライバ。
7. 前記クロック回路は、前記ＰＡＭモードおよび前記シンボルシーケンスに関連するワード長を特定するワード長モードに従って、クロックレートで、前記出力クロックを発生させる、請求項３２に記載のマルチモードＰＡＭ出力ドライバ。
8. 前記ドライバ回路の入力に結合される出力を有するマルチモードシリアル変換器をさらに含み、当該マルチモードシリアル変換器は、データを並列に受信し、かつ少なくともひとつには前記ＰＡＭモードについて決定される順序で、前記受信したデータをシリアル化する、請求項３２に記載のマルチモードＰＡＭ出力ドライバ。
9. 前記マルチモードシリアル変換器は、少なくともひとつには前記ＰＡＭモードおよびワード長モード信号によって特定されるワード長モードに従って決定される順序で、前記受信したデータをシリアル化する、請求項８に記載のマルチモードＰＡＭ出力ドライバ。
10. 前記ドライバ回路は、第１パイプラインおよび第２パイプラインを含み、かつ前記第１パイプラインおよび前記第２パイプラインは、前記マルチモードシリアル変換器から、前記順序付けられたデータを受信する、請求項９に記載のマルチモードＰＡＭ出力ドライバ。
11. 前記ドライバ回路は、前記ＰＡＭモードが第１ＰＡＭモードである場合、前記第１パイプラインを使用禁止にする、請求項１０に記載のマルチモードＰＡＭ出力ドライバ。
12. シンボルシーケンスを受信するマルチモードＰＡＭ受信機であって、前記受信機は、
    ＰＡＭモード信号によって決定されるクロックレートを有する受信クロックを発生させるためのクロック回路であって、前記ＰＡＭモード信号は、前記受信機のＰＡＭモードを特定する、クロック回路と、
    前記受信クロックの前記クロックレートで、前記シンボルシーケンスを受信し、かつ対応するデータストリームを発生させるための受信機回路とを含む、マルチモードＰＡＭ受信機。
13. 前記シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルであり、
    前記シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルであり、かつ
    Ｎは、Ｍに等しくない、請求項１２に記載のマルチモードＰＡＭ受信機。
14. 前記クロック回路は、複数の別個のクロックレートの各々で、前記出力クロックを発生させるように構成可能であり、前記複数の別個のクロックレートの各々は、それぞれのＰＡＭモードに対応する、請求項１２に記載のマルチモードＰＡＭ受信機。
15. 前記クロック回路は、前記ＰＡＭモード信号および信号基準クロック信号のみを受信するように結合される調節可能レート乗算回路構成を含む、請求項１２に記載のマルチモードＰＡＭ受信機。
16. 前記調節可能クロックレート乗算回路構成は、前記ＰＡＭモード信号に応答する第１回路、およびワード長モード信号に応答する第２回路を含み、前記ワード長モード信号は、前記シンボルシーケンスに関連するワード長を特定する、請求項１５に記載のマルチモードＰＡＭ受信機。
17. 前記クロック回路は、前記ＰＡＭモード信号に応答する第１サブ回路、およびワード長モード信号に応答する第２サブ回路を含むフェーズロックドループを含み、前記ワード長モード信号は、前記シンボルシーケンスに関連するワード長を特定する、請求項１５に記載のマルチモードＰＡＭ受信機。
18. 前記クロック回路は、前記ＰＡＭモードおよび前記シンボルシーケンスに関連するワード長を特定するワード長モードに従って、クロックレートで、前記受信クロックを発生させる、請求項１２に記載のマルチモードＰＡＭ受信機。
19. 前記受信機回路の出力に結合される入力を有するマルチモードデシリアル変換器をさらに含み、前記マルチモードデシリアル変換器は、並列データサブストリームを有するフォーマットされたデータストリームを発生させるために、前記ＰＡＭモード信号に従って、前記データストリームからのシリアル化されたデータを順序付ける、請求項１２に記載のマルチモードＰＡＭ受信機。
20. 前記受信クロックは、第１受信クロックであり、前記受信クロックの前記クロックレートは、第１クロックレートであり、かつ前記クロック回路は、ワード長モードに従って、前記第１クロックレートとの比関係を有する第２クロックレートを有する第２受信クロックをさらに発生させ、かつ
    前記受信機は、前記受信機回路の出力に結合される入力を有するマルチモードデシリアル変換器をさらに含み、前記マルチモードデシリアル変換器は、前記第２受信クロックによって制御されるレートで、前記受信機回路からの前記データストリームを、フォーマットされたデータストリームに変換する、請求項１２に記載のマルチモードＰＡＭ受信機。
21. 前記受信機回路は、第１パイプラインおよび第２パイプラインを有する等化回路を含み、前記等化回路は、前記第１パイプラインおよび前記第２パイプラインが、前記ＰＡＭモードが第１ＰＡＭモードである場合並列に接続され、かつ前記第１パイプラインおよび前記第２パイプラインが、前記ＰＡＭモードが第２ＰＡＭモードである場合直列に接続されるように、前記ＰＡＭモードに従って構成される、請求項１９に記載のマルチモードＰＡＭ受信機。
22. マルチモードＰＡＭトランシーバであって、
    ＰＡＭモード信号によって決定されるクロックレートを有する出力クロックを発生させるためのクロック回路であって、前記ＰＡＭモード信号は、前記トランシーバのＰＡＭモードを特定し、前記クロック回路は、さらに前記ＰＡＭモード信号によって決定されるクロックレートを有する受信クロックを発生させるためのものである、クロック回路と、
    前記クロック回路に結合されて、前記出力クロックの前記クロックレートによって決定されるレートで、第１シンボルシーケンスを駆動するためのドライバ回路と、
    第２シンボルシーケンスを、前記受信クロックの前記クロックレートで受信するための、かつ対応するデータストリームを発生させるための受信機回路とを含む、マルチモードＰＡＭトランシーバ。
23. 前記第１シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルであり、
    前記第１シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルであり、かつ
    Ｎは、Ｍに等しくない、請求項２２に記載のマルチモードＰＡＭトランシーバ。
24. 前記クロック回路は、複数の別個の出力クロックレートの各々で、前記出力クロックを発生させ、前記複数の別個の出力クロックレートの各々は、それぞれのＰＡＭモードに対応する、請求項２２に記載のマルチモードＰＡＭトランシーバ。
25. 前記クロック回路は、前記ＰＡＭモード信号および信号基準クロック信号のみを受信するように結合される調節可能クロックレート乗算回路構成を含む、請求項２２に記載のマルチモードＰＡＭトランシーバ。
26. データ送信方法であって、
    ＰＡＭモード信号によって決定されるクロックレートを有する出力クロックを発生させるステップであって、前記ＰＡＭモード信号は、データストリームをシンボルシーケンスとして送信するＰＡＭモードを特定する、ステップと、
    前記出力クロックの前記クロックレートによって決定されるレートで、前記シンボルシーケンスを駆動して通信リンク上に追い込むステップとを含む、方法。
27. 前記シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルであり、
    前記シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルであり、
    ＮはＭは等しくない、請求項７６に記載の方法。
28. 前記発生ステップは、前記ＰＡＭモード信号、信号基準クロック信号、およびワード長モード信号に応答し、前記ワード長モード信号は、前記シンボルシーケンスに関連するワード長を特定する、請求項７６に記載の方法。
29. データ送信を受信する方法であって、
    ＰＡＭモード信号によって決定されるクロックレートを有する受信クロックを発生させるステップであって、前記ＰＡＭモード信号は、送信されたシンボルシーケンスに関連するＰＡＭモードを特定する、ステップと、
    前記受信クロックの前記クロックレートで、前記シンボルシーケンスを受信し、かつ対応するデータストリームを発生させるステップとを含む、方法。
30. 前記シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルであり、
    前記シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルであり、かつ
    Ｎは、Ｍに等しくない、請求項２９に記載の方法。
31. 前記発生ステップは、前記ＰＡＭモード信号、信号基準クロック信号、およびワード長モード信号に応答し、前記ワード長モード信号は、前記シンボルシーケンスに関連するワード長を特定する、請求項２９に記載の方法。
32. シンボルシーケンスを駆動するマルチモードＰＡＭ出力ドライバであって、前記出力ドライバは、
    前記シンボルシーケンスとして出力されるべきデータを受信するための入力インタフェースと、
    ＰＡＭモードを特定するＰＡＭモード信号を受信するためのインタフェースと、
    前記ＰＡＭモード信号によって決定される順序で、前記受信したデータを出力するためのマルチプレクサ回路構成と、
    前記ＰＡＭモード信号によって決定されるクロックレートを有する出力クロックを発生させるためのクロック回路と、
    前記クロック回路および前記マルチプレクサ回路の出力に結合されて、前記シンボルシーケンスを駆動するためのドライバ回路であって、前記シンボルは、マルチプレクサ回路によって出力される順序で駆動される、ドライバ回路とを含む、マルチモードＰＡＭ出力ドライバ。
33. 前記シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルであり、
    前記シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルであり、かつ
    Ｎは、Ｍに等しくない、請求項３２に記載のマルチモードＰＡＭ出力ドライバ。
34. ＮおよびＭは、各々、２、４、８、１６、および３２からなる群から選択される、請求項３３に記載のマルチモードＰＡＭ出力ドライバ。
35. ＮおよびＭは、各々、２および４からなる群から選択される、請求項３３に記載のマルチモードＰＡＭ出力ドライバ。
36. 前記マルチプレクサ回路構成および前記クロック回路は、前記マルチモードＰＡＭ出力ドライバの全出力データレートが、第１ＰＡＭモードおよび第２ＰＡＭモードについて同じであるように構成される、請求項３２に記載のマルチモードＰＡＭ出力ドライバ。
37. 前記マルチプレクサ回路構成および前記クロック回路は、前記マルチモードＰＡＭ出力ドライバの全出力データレートは、前記第１ＰＡＭモードおよび前記第２ＰＡＭモードについて同じであるように構成される、請求項３３に記載のマルチモードＰＡＭ出力ドライバ。
38. 前記第１ＰＡＭモードでの前記クロックレートは、前記第２ＰＡＭモードでの前記クロックレートの２倍であり、かつ
    前記第２ＰＡＭモードで出力される前記シンボルシーケンスにおける各シンボルは、前記第１ＰＡＭモードで出力される前記シンボルシーケンスにおける各シンボルの２倍の情報を搬送する、請求項３３に記載のマルチモードＰＡＭ出力ドライバ。
39. 前記ＰＡＭモードを決定するように構成される制御回路構成をさらに備える、請求項３２に記載のマルチモードＰＡＭ出力ドライバ。
40. ワード長モードを特定するワード長モード信号を受信するように構成されるインタフェースをさらに備え、
    前記マルチプレクサ回路構成は、前記ワード長モードに従って、前記受信されたデータを順序付けるようにさらに構成され、かつ
    前記クロック回路は、少なくともひとつには、前記ＰＡＭモード信号および前記ワード長モードによって決定されるクロックレートで、前記出力クロックを発生させるように構成される、請求項３２に記載のマルチモードＰＡＭ出力ドライバ。
41. バイト長モードを特定するバイト長モード信号を受信するように構成されるインタフェースをさらに備え、
    前記マルチプレクサ回路構成は、少なくともひとつには、前記ＰＡＭモード信号および前記バイト長モード信号によって決定される順序で、前記受信されたデータを順序付けるように構成される、請求項３２に記載のマルチモードＰＡＭ出力ドライバ。
42. 前記クロック回路は、少なくともひとつには、前記ＰＡＭモード信号および前記バイト長モード信号によって決定されるクロックレートで、前記出力クロックを発生させるように構成される、請求項４１に記載の前記マルチモードＰＡＭ出力ドライバ。
43. 前記ドライバ回路は、第１パイプラインおよび第２パイプラインを含み、前記第１および第２パイプラインは、前記マルチプレクサ回路から受信される前記順序付けられたデータを記憶するように構成される、請求項１に記載のマルチモードＰＡＭ出力ドライバ。
44. 前記ドライバ回路は、前記ＰＡＭモードが第１ＰＡＭモードである場合、前記第１パイプラインを使用禁止にするように構成される、請求項４３に記載のマルチモードＰＡＭ出力ドライバ。
45. シンボルシーケンスを受信するマルチモードＰＡＭ受信機であって、前記受信機は、
    ＰＡＭモードを特定するＰＡＭモード信号を受信するように構成されるインタフェースと、
    受信クロック信号と、
    前記受信クロック信号のクロックレートで、前記シンボルシーケンスを受信し、かつ対応するデータストリームを発生させるように構成される受信機回路と、
    フォーマットされたデータストリームを発生させるために、前記ＰＡＭモード信号に従って、前記データストリームからのデータを順序付けるように構成される、マルチプレクサ回路構成と、
    前記マルチプレクサ回路構成の出力に結合される出力インタフェースであって、前記出力インタフェースは、少なくともひとつには、前記ＰＡＭモードによって決定されるレートで、前記フォーマットされたデータストリームからデータワードを出力するように構成される、出力インタフェースとを備える、マルチモードＰＡＭ受信機。
46. 前記シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルであり、
    前記シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルであり、かつ
    Ｎは、Ｍに等しくない、請求項４５に記載のマルチモードＰＡＭ受信機。
47. ＮおよびＭは、２、４、８、１６、および３２からなる群から選択される、請求項４６に記載のマルチモードＰＡＭ受信機。
48. ＮおよびＭは、２および４からなる群から選択される、請求項４６に記載のマルチモードＰＡＭ受信機。
49. 前記受信機回路は、前記ＰＡＭモードが前記第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルを受信するために動作するように構成され、かつ前記ＰＡＭモードが前記第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルを受信するために動作するように構成される、請求項４５に記載のマルチモードＰＡＭ受信機。
50. 前記受信機回路は、前記ＰＡＭモードが前記第１ＰＡＭモードである場合、前記受信機回路の一部分を使用禁止にするように構成される、請求項４５に記載のマルチモードＰＡＭ受信機。
51. 前記受信機回路は、前記ＰＡＭモードが前記第１ＰＡＭモードである場合、第１シンボル長を有し、かつ前記ＰＡＭモードが前記第２ＰＡＭモードである場合、第２シンボル長を有するように構成される遅延回路を有する反射取消等化器回路を含む、請求項４６に記載のマルチモードＰＡＭ受信機。
52. 前記第１シンボル長は、前記第２シンボル長より長い、請求項５１に記載のマルチモードＰＡＭ受信機。
53. 前記第１シンボル長は、前記第２シンボル長の２倍である、請求項５１に記載のマルチモードＰＡＭ受信機。
54. 前記受信機回路および前記マルチプレクサ回路構成は、前記マルチモードＰＡＭ受信機の全データレートが、前記第１ＰＡＭモードおよび前記第２ＰＡＭモードについて同じであるように構成される、請求項４６に記載のマルチモードＰＡＭ受信機。
55. バイト長モードを特定するバイト長モード信号を受信するように構成されるインタフェースをさらに備え、
    前記マルチプレクサ回路構成は、前記バイト長モードに従って、前記データストリームからの前記データを順序付けるようにさらに構成される、請求項４５に記載のマルチモードＰＡＭ受信機。
56. 前記受信クロック信号からバイトクロック信号を発生させるように構成されるクロック回路を含み、前記バイトクロック信号は、少なくともひとつには、前記バイト長モードによって決定されるクロックレートを有する、請求項５５に記載の前記マルチモードＰＡＭ受信機。
57. バイト長モードを特定するバイト長モード信号を受信するように構成されるインタフェースをさらに備え、
    前記マルチプレクサ回路構成は、前記ＰＡＭモードが、第１の予め画定されたＰＡＭモードである場合、前記バイト長モードに従って、前記データストリームからの前記データを順序付けるように構成される、請求項４５に記載のマルチモードＰＡＭ受信機。
58. 前記受信クロック信号からバイトクロック信号を発生させるように構成されるクロック回路を含み、前記バイトクロック信号は、少なくともひとつには、前記バイト長モードによって決定されるクロックレートを有する、請求項５７に記載のマルチモードＰＡＭ受信機。
59. 前記受信機回路は、第１受信機サブ回路および第２受信機サブ回路を含み、前記第１および第２受信機サブ回路の各々は、一つ以上の信号を出力するように構成される、請求項４５に記載のマルチモードＰＡＭ受信機。
60. 前記第１受信機サブ回路によって出力される前記信号は、前記シンボルシーケンスに対応する最上位ビット（ＭＳＢ）シーケンスを表し、かつ
    前記第２受信機サブ回路によって出力される前記信号は、前記シンボルシーケンスに対応する最下位ビット（ＬＳＢ）シーケンスを表す、請求項５９に記載のマルチモードＰＡＭ受信機。
61. 前記受信機回路は、前記ＰＡＭモードが第１の予め画定されたＰＡＭモードである場合、前記第２受信機サブ回路を使用禁止にするように構成される、請求項５９に記載のマルチモードＰＡＭ受信機。
62. マルチモードＰＡＭトランシーバであって、
    第１シンボルシーケンスを出力するように、かつＰＡＭモードを特定するＰＡＭモード信号を受信するように構成される、マルチモードＰＡＭ出力ドライバと、
    第２シンボルシーケンスを受信するように、かつ前記ＰＡＭモード信号を受信するように構成される、マルチモードＰＡＭ受信機とを備え、
    前記第１シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルを含み、
    前記第１シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルを含み、
    Ｎは、Ｍに等しくない、マルチモードＰＡＭトランシーバ。
63. 前記マルチモードＰＡＭ出力ドライバおよび前記マルチモードＰＡＭ受信機は、一つの集積回路上で具体化される、請求項６２に記載のマルチモードＰＡＭトランシーバ。
64. 前記マルチモードＰＡＭ出力ドライバおよび前記マルチモードＰＡＭ受信機は、一つの印刷回路基板上で具体化される、請求項６２に記載のマルチモードＰＡＭトランシーバ。
65. 前記第１シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、第１シンボルレートで出力され、
    前記第１シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、第２シンボルレートで出力され、
    前記第１シンボルレートは、前記第２シンボルレートより大きい、請求項６２に記載のマルチモードＰＡＭトランシーバ。
66. Ｎ、Ｍ、前記第１シンボルレート、および前記第２シンボルレートは、前記第１シンボルシーケンスのデータレートが、前記マルチモードＰＡＭトランシーバが前記第１ＰＡＭモードである場合および前記マルチモードＰＡＭトランシーバが前記第２ＰＡＭモードである場合、ほぼ同じであるように関係づけられている、請求項６５に記載のマルチモードＰＡＭトランシーバ。
67. 前記第１シンボルレートおよび前記第２シンボルレートは、ｌｏｇ_２（Ｍ）／ｌｏｇ_２（Ｎ）にほぼ等しい、請求項６５に記載のマルチモードＰＡＭトランシーバ。
68. 前記ＰＡＭモード信号を発生させるように構成される制御回路構成をさらに備える、請求項６２に記載のマルチモードＰＡＭトランシーバ。
69. 前記マルチモードＰＡＭ出力ドライバ、前記マルチモードＰＡＭ受信機、および前記制御回路構成は、一つの集積回路上で具体化される、請求項６８に記載のマルチモードＰＡＭトランシーバ。
70. 前記マルチモードＰＡＭ出力ドライバ、前記マルチモードＰＡＭ受信機、および前記制御回路構成は、一つの印刷回路基板上で具体化される、請求項６８に記載のマルチモードＰＡＭトランシーバ。
71. 前記制御回路構成は、前記マルチモードＰＡＭ受信機に結合され、
    前記制御回路構成は、前記第２シンボルシーケンスから導出されるデータを、前記マルチモードＰＡＭ受信機から読み出すように構成され、かつ
    前記制御回路構成は、少なくともひとつには、前記読み出されたデータに基づいて、前記ＰＡＭモード信号を発生させるようにさらに構成される、請求項６８に記載のマルチモードＰＡＭトランシーバ。
72. 前記ＰＡＭモード信号によって決定されるクロックレートを有する出力クロックを発生させるように構成されるクロック回路をさらに備える、請求項６２に記載のマルチモードＰＡＭトランシーバ。
73. シンボル送信方法であって、
    マルチモードＰＡＭ出力ドライバを、特定されたＰＡＭモードで動作するように構成するステップであって、前記特定されたＰＡＭモードは、複数の予め画定されたＰＡＭモードから選択される、ステップと、
    前記マルチモードＰＡＭ出力ドライバを用いて、シンボルシーケンスを出力するステップとを含み、
    前記シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルを含み、
    前記シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルを含み、かつ
    Ｎは、Ｍに等しくない、方法。
74. ＭおよびＮは、どちらも２、４、８、および１６からなる群から選択される整数である、請求項７３に記載の方法。
75. ＭおよびＮは、どちらも２および４からなる群から選択される整数である、請求項７３に記載の方法。
76. データ送信方法であって、
    第１シンボルレートで、第１シンボルシーケンスを駆動してチャンネル上に追い込むために、前記マルチモードＰＡＭ出力ドライバを動作させるステップであって、前記シーケンスは、複数のシンボルを含み、各シンボルは、所定の第１の数のＰＡＭレベルのうちのそれぞれのレベルを有する、ステップと、
    マルチモードＰＡＭ受信機で、前記第１シンボルシーケンスを前記チャンネルから受信するステップと、
    前記駆動されたシンボルシーケンスと、前記受信されたシンボルシーケンスとの間の関係に基づいて、第１のシンボル品質メトリックを決定するステップと、
    第２シンボルレートで、第２シンボルシーケンスを駆動してチャンネル上に追い込むために、前記マルチモードＰＡＭ出力ドライバを動作させるステップであって、前記シーケンスは、複数のシンボルを含み、各シンボルは、所定の第２の数のＰＡＭレベルのうちのそれぞれのレベルを有する、ステップと、
    マルチモードＰＡＭ受信機で、前記第２シンボルシーケンスを前記チャンネルから受信するステップとを含み、
    前記所定の第１および第２の数のＰＡＭレベルが異なる、方法。
77. 前記第１および第２シンボルレートが異なる、請求項７６に記載の方法。
78. 前記第１および第２シンボルレートおよび前記第１および第２の数のＰＡＭレベルは、前記シンボルシーケンスのデータレートが一定であるように関係づけられている、請求項７６に記載の方法。
79. 前記第２シンボルレートは、前記第１シンボルレートの２倍である、請求項７６に記載の方法。
80. 前記第１の数のＰＡＭレベルは、Ｎによって示され、
    前記第２の数のＰＡＭレベルは、Ｍによって示され、かつ
    前記第２シンボルレートと前記第１シンボルレートとの比は、ｌｏｇ_２（Ｎ）／ｌｏｇ_２（Ｍ）に等しい、請求項７６に記載の方法。
81. データ送信方法であって、
    複数の所定シンボルレートから選択される第１シンボルレートで、第１シンボルシーケンスを駆動するために、マルチモードＰＡＭ出力ドライバを動作させるステップであって、前記シーケンスは、複数のシンボルを含み、各シンボルは、第１の数のＰＡＭレベルのうちのそれぞれのレベルを有し、前記第１の数のＰＡＭレベルは、複数の使用可能なＰＡＭレベルから選択される、ステップと、
    マルチモードＰＡＭ受信機で、前記第１シンボルシーケンスを受信するステップと、
    前記第１シンボルレートにかつ前記第１の数のＰＡＭレベルに対応する第１のシンボル品質メトリックを決定するステップと、
    前記複数の所定シンボルレートから選択される第２シンボルレートで、第２シンボルシーケンスを駆動するために、前記マルチモードＰＡＭドライバを動作させるステップであって、前記第２シーケンスは、複数のシンボルを含み、各シンボルは、第２の数のＰＡＭレベルのうちのそれぞれのレベルを有し、前記第２の数のＰＡＭレベルは、前記複数の使用可能なＰＡＭレベルから選択される、ステップと、
    前記マルチモードＰＡＭ受信機で、前記第２シンボルシーケンスを受信するステップと、
    前記第２シンボルレートにかつ前記第２レベルの所定数のＰＡＭレベルに対応する第２シンボル品質メトリックを決定するステップと、
    前記第１および前記第２シンボル品質メトリックに基づいて、前記システムの動作モードを選択するステップであって、前記動作モードは、少なくとも多くのＰＡＭレベルによって特定される、ステップとを含む方法。
82. 前記シンボル品質メトリックは、ビットエラーレートである、請求項８１に記載の方法。
83. 前記シンボル品質メトリックは、電圧マージンである、請求項８１に記載の方法。
84. 前記シンボル品質メトリックは、タイミングマージンである、請求項８１に記載の方法。
85. 動作モードを選択する前記ステップは、ＰＡＭモード信号の状態を設定するステップを含む、請求項８１に記載の方法。
86. マルチモードＰＡＭトランシーバであって、
    ＰＡＭモードを特定するＰＡＭモード信号に従って、第１シンボルシーケンスを出力する手段と、
    第２シンボルシーケンスを受信し、かつ前記ＰＡＭモード信号を受信する手段とを含み、
    前記第１シンボルシーケンスは、前記ＰＡＭモードが第１ＰＡＭモードである場合、Ｎ−ＰＡＭシンボルを含み、
    前記第１シンボルシーケンスは、前記ＰＡＭモードが第２ＰＡＭモードである場合、Ｍ−ＰＡＭシンボルを含み、
    Ｎは、Ｍに等しくない、マルチモードＰＡＭトランシーバ。
    

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