JPH03132122A - 通信リンクを介するディジタルデータの通信のための装置 - Google Patents

通信リンクを介するディジタルデータの通信のための装置

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JPH03132122A
JPH03132122A JP2168146A JP16814690A JPH03132122A JP H03132122 A JPH03132122 A JP H03132122A JP 2168146 A JP2168146 A JP 2168146A JP 16814690 A JP16814690 A JP 16814690A JP H03132122 A JPH03132122 A JP H03132122A
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Salvatore Arcuri
サルベイター・アーキュリ
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  • Arrangements For Transmission Of Measured Signals (AREA)
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  • Time-Division Multiplex Systems (AREA)
  • Dc Digital Transmission (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は、ディジタルデータのための高速度通信シス
テムに関するものであり、かつより特定的にはディジタ
ルデータの伝送のためにアナログ信号に依存するデータ
通信システムを提供する。
関連技術の説明 増大する数の応用のために高速度通信が必要とされる。
単位時間当たり伝送されることのできるデータの量は、
送信機および受信機における構成要素のスイッチング速
度により制限されている。
さらに、データの完全性のためにサイクル当たり１ビツ
トの情報を含むディジタル通信信号を使用することが慣
例となっている。
第１ａ図において示される準アナログパルス振幅変調機
構（ＰＡＭ）のような多重レベル信号は準ディジタル信
号よりパルス当たりより多くの情報を含むことが知られ
ている。パルス当たりより多くの情報は、伝送される信
号におけるサイクル当たりより多くの情報および所与の
周波数におけるより高度に効果的なデータ速度を意味す
る。第１ｂ図および第１Ｃ図においてそれぞれに示され
る代替的な準アナログシステムは、パルス幅変調および
パルス位置変調である。これらの準アナログ通信信号フ
ォーマットは、電話システムにおける声のようなアナロ
グデータをサンプリングするために使用され、それを通
信のためのフォーマットに変換する。
長距離通話のために、ノイズ干渉問題その他を克服する
ように、これらの３つの準アナログ通信信号はパルス符
号変調のような純粋にディジタルなフォーマットに変換
されている。純粋にディジタルなフォーマットにおいて
一度、データは高速度−長距離通信のために他の種類の
ディジタルデータと組合わせられることができる。
集積回路構成要素のスイッチング速度における制限は、
現在の大量データ伝送システムにおけるディジタルフォ
ーマットにおけるデータ伝送の速度を制限し始める。そ
のような高速通信応用は成長し、かつテレコミュニケー
ションに加えてビデオ遠隔会議、ディジタルビデオイメ
ージ伝送その他を含む。こうして、所与のスイッチング
速度制限を有する伝送システムの効果的な速度を増加す
ることが望ましい。
発明の概要 この発明は、ディジタル情報の高速度通信のために基準
パルスと組合わせて真のアナログ信号を提供する。この
発明に従って、送信機がスイッチング速度で並列多ビッ
トワードにおいてディジタル情報を受け、かつその同じ
スイッチング速度で対応するアナログレベルにより多ビ
ットワードをパルスに変換する。アナログレベルは通信
リンクを介してアナログ信号として伝送される。リンク
に接続された受信機はアナログ信号からディジタルデー
タ情報を回復する。アナログ信号の各パルスは複数個の
ビットのデータを並列に高度化するので、より高度に効
果的なビット速度での通信は所与のスイッチング速度で
達成される。
この発明の１つの局面に従って、ディジタルデータの通
信のために装置が与えられる。装置は並列多ビットワー
ドのディジタルデータを受ける送信機を含む。並列多ビ
ットワードは、変換クロックサイクルにおいて直流レベ
ルに関して対応するアナログレベルに変換される。各変
換クロックサイクルにおいて、もし後続の多ビットワー
ドがゼロのレベルを高度化しなければアナログレベルは
ゼロに戻らない。送信機は、受信機への伝送のためにア
ナログ出力を形成するために周期性基準パルスを変換器
により発生されたアナログレベルに結合する基準パルス
発生器をもまた含む。
受信機はアナログ出力を受ける検出器を含む。
基準パルスに応答して、受信機は回復クロックを発生す
る。フラッシュアナログ−ディジタル変換器は、アナロ
グ出力におけるアナログレベルを多ビットディジタル出
力に非同期的に変換する。並列多ビットワードは、回復
クロックサイクルにおいて多ビットディジタル出力をサ
イクル当たり１回サンプリングすることにより再生され
る。
この発明のさらに進んだ局面および利点は、後続の図、
詳細な記述および特許請求の範囲の検討に関して決定さ
れるであろう。
詳細な説明 この発明の好ましい実施例の詳細な説明は、図を参照し
て与えられる。
第２図ないし第３図を参照すると、ディジタル−アナロ
グ−ディジタル伝送システムの概観が与えられる。第４
図および第５図を参照すると、代表する送信機および受
信機のシステムが述べられる。第６図および第７図を参
照すると、代替の送信機の実施例が述べられる。第８図
は、この発明に従った高いデータ速度の伝送システムを
図示する。
第２図は、この発明に従ったディジタル情報の伝送のた
めに適当なアナログ信号の例を示す。アナログ信号は、
変換クロック信号１２に応答して発生される基準信号１
０および１１からなる。基準信号１０および１１は変換
クロック１２のサイクル０および１６において発生され
る。各介在するサイクルにおいて、並列ディジタル入力
ワードの値を表わすアナログレベルが伝送される。たと
えば、サイクル１において、第１のワードたとえばレベ
ル０に対応するレベルが伝送される。サイクル２におい
て第２のワードのためのレベル１が伝送され、サイクル
３において第３のワードのためのレベル５が伝送され、
サイクル９では第９のワードのためのレベル１４が伝送
され、サイクル１６では第１６のワードのためのレベル
０が伝送されるなど。変換クロック１２の各サイクルに
おいてアナログ信号のレベルは０に戻らないことに注目
されたい。また、４ビツトの並列人力ディジタルワード
に対応するアナログ信号のための１６の可能なレベルが
あることにも注目されたい。
第３図は、この発明に従ったディジタル−アナログ−デ
ィジタル伝送システムのブロック図を与える。このシス
テムは、送信機２０および受信機２１を含む。送信機は
ディジタルデータの複数個の流れから成り立つ並列ディ
ジタル人力２２を受け、並列ディジタル人力２２をリン
ク２３を介する伝送のためにアナログ信号に変換する。
アナログ信号は受信機２１により受けられかつ並列ディ
ジタル出力２４に変換される。並列ディジタル出力は、
並列ディジタル入力２２において受けられるディジタル
ワードの連続の再生である。
第４図は、この発明の好ましい実施例に従った送信機の
ブロック図である。送信機への入力はデータライン４０
上の並列多ビットワード、ライン４１上の入力クロック
およびライン４２上の変換クロックを含む。ＰＩＦ０４
３は入力クロック４１に応答してデータ４０を受ける。
ディジタルワードは変換クロック４２に応答するライン
４４上のＦＩＦＯによる出力である。基準パルス先端強
度定数は、レジスタ４５においてストアされる。
この定数はライン４６上に供給される。ディジタル加算
器４７はライン４６上の基準先端強度定数およびライン
４４上のディジタル入力ワードを受け、かつライン４８
上への供給のためにその和を発生する。ライン４８上の
信号はデータの入来および基準パルスを表わすディジタ
ル多ビットワードである。
ライン４８上のディジタルデータはマルチプレクサ４９
への第１の入力として供給される。マルチプレクサ４９
への第２の入力は基準値であって、この場合はライン５
０上の接地である。
マルチプレクサ４９の出力は、ライン５１上に与えられ
る。ライン５１上の信号は、ライン５２上の基準信号に
より決定されるようにライン５０からの基準値と結合さ
れるライン４８上のディジタルデータである。基準信号
は、変換クロックサイクルをカウントする多ビツトカウ
ンタ５３により発生される。各１６サイクルの基準信号
の発生のために、カウンタはキャリー出力を基準パルス
として使用する４ビツトカウンタである。マルチプレク
サの出力５１は、ライン５５上の変換クロックの反転に
応答してレジスタ５４においてストアされる。反転は、
ライン４２上の変換クロックを受けるために接続される
インバータ５６により発生される。レジスタ５４の出力
は、ディジタル−アナログ変換器５７に供給される。デ
ィジタル−アナログ変換器の出力はライン５８上の第２
図において例示されるような形状におけるアナログ信号
である。この信号は、ファイバ光学ラインのような通信
リンクを介する受信機への伝送に適している。
第５図は、この発明に従ったファイバ光学伝送システム
を例示する。受信機は、ライン７０上のアナログ信号を
受ける。アナログ信号はライン７０上の入力信号に応答
してライン７２上のアナログ電気的信号を発生する光検
出器７１に供給される。この信号は、増幅器７３を経て
ライン７４を介して第２図に示されるような形状におい
て再構成された形式のライン７６上のアナログ出力信号
を確立するために基準パルスに応答する直流復元凹路７
５に供給される。ライン７６上のこの信号は基準パルス
に関してアナログレベルを正規化するゲート自動利得制
御回路７７および基準パルスストリッピング回路７８に
供給される。基準ストリッピング回路７８は基準パルス
を、ライン９０を介してライン８０上の回復クロックを
発生するフェーズロックループ発振器７９へ供給する。
加えて、ＰＬＬ７９はライン８１上の同期ゲート信号を
発生する。
ライン８１上の同期ゲート信号は、ゲート制御入力とし
てゲート自動利得制御回路７７へ供給される。ライン８
２上の自動利得制御回路の出力は、フラッシュアナログ
−ディジタル変換器８３へ供給される。これは、ライン
８０上の回復クロックに応答してレジスタ８５によりサ
ンプリングされるライン８４上のディジタル出力を供給
する。レジスタ８５のライン８６上の出力は、多ビット
ディジタルワードの再生されたシーケンスである。
第６図は、アナログマルチプレクサを有するディジタル
加算器を使用するこの発明に従った送信機の代替的な実
施例を述べる。このシステムにおいて、並列データは入
力クロック１０２に応答してＦｆＦＯｌｏｌによりライ
ン１００上に受けられる。ＦＩＦＯＩＯＩは、変換クロ
ック１０４に応答してライン１０３上のディジタル多ビ
ットワードのシーケンスを与える。変換クロックは、ア
ナログマルチプレクサ１０７を制御するために使用され
るライン１０６上の基準信号を発生するカウンタ１０５
へ供給される。ライン１０３上のＦＩＦＯｌｏｌの出力
はディジタル加算器１０８へ供給され、そこでそれはラ
イン１１０を介して基準先端強度レジスタ１０９により
供給される定数と結合される。ライン１１１上の加算器
の出力は、ライン１１３上の変換クロックの反転に応答
してレジスタ１１２によりサンプリングされる。ライン
１１３上の変換クロックの反転は、ライン１０４上の変
換クロックを受けるために接続されるインバータ１１４
により発生される。レジスタ１１２の出力は、ライン１
１５上でディジタル−アナログ変換器１１６へ供給され
る。ディジタル−アナログ変換器１１６のライン１１７
上のアナログ出力は、第１の入力としてアナログマルチ
プレクサ１０７へ供給される。アナログマルチプレクサ
１０７への第２の入力は、ライン１１８上の基準値、こ
の場合は接地である。マルチプレクサの出力は、ライン
１１９上の第２図において図示されるようなアナログ信
号である。
第７図は、ディジタルマスクおよびアナログ加算器を使
用するこの発明に従ったなお他の代替の送信機である。
第７図の実施例において、ディジタル多ビットワードの
シーケンスは、入力クロック１５２に応答してライン１
５０上でＦ　Ｉ　ＦＯＩ５１へ与えられる。ＦＩＦＯの
出力は、ライン１５４上の変換クロックに応答してライ
ン１５３へ供給される。
変換クロックは、ライン１５６上の基準信号を発生する
基準カウンタ１５５へ供給される。同様に、変換クロッ
クはインバータ１５７を介してライン１５８上のクロッ
ク入力としてレジスタ１５９へ供給される。ライン１５
６上の基準信号は、インバータ１６０を介してレジスタ
１５９への入力としてライン１６１へ供給される。同様
に、−連のＡＮＤゲートからなるディジタルマスクゲー
ト１６２は、各々ライン１６１上の信号をマスク入力と
して受ける。マスクゲート１６２の各々への第２の入力
は、ライン１５３上へ供給されるシーケンスにおける多
ビットワードの１ビツトである。レジスタ１５９はマス
クゲート１６２の出力およびライン１６１上の信号をラ
ッチする。レジスタ１５９における最低のビットは、基
準電流源１６４への入力としてライン１６３上へ供給さ
れる。レジスタ１５９における残余のビットは、ディジ
タル入力としてディジタル−アナログ変換器１６５へ供
給される。基準電流源およびディジタル−アナログ変換
器の出力は、第２図において示されるような形態におい
てアナログ出力を形成するようにライン１６６上に結合
される。ロード抵抗器１６７は、ライン１６６から接地
へ結合される。ライン１５６上の基準信号が不活性であ
るとき、基準電流源の値は、アナログ信号を形成するよ
うにディジタル−アナログ変換器出力電流と加えられる
。ライン１５６上の基準信号が活性であるとき、ディジ
タル−アナログ変換器１６５への人力として供給される
ディジタルデータはゼロでありかつ基準電流源１６４は
不能化され、第２図に示されるような基準パルスの結果
をもたらす。
第８図は、この発明に従った毎秒１ギガビツトを伝送す
ることが可能な通信システムの概略図である。このシス
テムにおいては、ライン２００上の４つの８ビツトの並
列ストリームは、ライン２０２上の８個の１２５メガビ
ット／秒の直列ストリームを発生するデータ並直列変換
回路２０１へ１２５メガバイト／秒の合計速度のために
供給される。これらの直列ストリームは、毎秒１ギガビ
ツトの効果的なビット速度でのファイバ光学または同軸
リンク２０４を介する通信のためのアナログ信号の発生
のためにディジタル−アナログ送信機２０３に与えられ
る。通信リンク２０４の受入れ端部上には、ライン２０
６上の８個の直列ストリームを再生するアナログ−ディ
ジタル受信機２０５がある。データ直並列変換回路２０
７はライン２０６から８個の直列ストリームの各々を取
りかつライン２０８上の４個の８ビツトの並列ストリー
ムを再生する。
このシステムは、双方向において伝送するための手段を
含む。したがって、ライン２０９上の４個の８ビット並
列ストリームは、合計毎秒１２５メガバイトでライン２
１１上の８個の直列ストリームを発生するデータ並直列
変換回路へ供給される。ディジタル−アナログ送信機２
１２は１ギガビット／秒での通信リンク２０４を介する
伝送のためにアナログ信号を発生する。アナログ−ディ
ジタル受信機２１３は信号を受け、かつライン２１４上
の８個の直列ストリームを再構成する。８個の直列スト
リームは、ライン２１６上に４個の８ビット並列ストリ
ームを再構成するデータ並直列交換回路２１５に供給さ
れる。
したがって、第８図のシステムは、１２５メガヘルツで
動作する集積回路アナログ−ディジタル変換器を使用し
て同軸ケーブルまたはファイバ光学通信ラインに介して
毎秒１ギガビツトまで許容する通信システムを提供する
。こうして、ディジタルデータ速度は、１２５メガヘル
ツで標準ディジタルスイッチングエレメントを使用する
利用可能なそれより８倍速い。したがって、ディジタル
ライントライバおよび受信機により表わされる進路を妨
げるものは、並列のディジタル−アナログおよびアナロ
グ−並列ディジタル変換器を使用して解決される。より
高度に効果的なデータ速度でさえ、所与のスイッチング
速度が入力として８ビツトより大きいディジタルワード
により達成されることができるため、信号におけるノイ
ズレベルにより引き起こされるいずれの制限も条件とし
ている。
代替のシステムにおいて、モデムにおいてよりよいノイ
ズ免疫その他を得るために第２図において述べられる振
幅変調と組合わせて位相変調技術を使用することができ
る。
この発明の好ましい実施例の前の記述は、図示および説
明の目的のために与えられている。完全となることまた
はこの発明を開示された正確な形態に制限することは意
図されていない。明らかに、多くの修正および変形は、
当該技術分野において明らかであろう。実施例は、この
発明の原理およびその実際的な応用を最もよく説明し、
それによって他の当業者が様々な実施例のためにおよび
企図される特定の使用に適するような様々な修正により
この発明を理解することを可能にさせるために選ばれか
つ述べられた。この発明の範囲は前掲の特許請求の範囲
およびそれらの均等物により規定されることが予定され
る。
【図面の簡単な説明】 第１８図ないし第１Ｃ図は、１９８４年のホワード・Ｗ
Φサムズφアンド・カンパニー（Ｈｏｗａｒｄ　　Ｗ、
Ｓａｍｓ　　ａｎｄ　　Ｃｏｍｐａｎｙ）のフレンド（
Ｆｒｉｅｎｄ）氏らの「データ通信の理解（Ｕｎｄｅｒ
ｓｔａｎｄｉｎｇ　　ＤａｔａＣｏｍｍｕｎｉｃａｔｔ
ｏｎｓ）Ｊ、８３頁からのパルス振幅変調、パルス幅変
調およびパルス位置変調を含む先行技術の準アナログ通
信信号フォーマットを例示する図である。 第２図は、この発明に従ったアナログ通信信号フォーマ
ットの図示である。 第３図は、この発明に従った通信システムのブロック図
である。 第４図は、この発明に従った送信機の第１の実施例のブ
ロック図である。 第５図は、この発明に従った受信機のブロック図である
。 ｍ６図は、この発明に従った送信機の代替の実施例のブ
ロック図である。 第７図は、この発明に従った送信機のなお第３の代替の
ブロック図である。 第８図は、この発明に従った高度に効果的なデータ速度
のディジタル−アナログ−ディジタル伝送システムのブ
ロック図であ。 図において、１０および１１は基準信号、１２は変換ク
ロック信号、２０は送信機、２１は受信機、２２は並列
ディジタル入力、２３はリンク、２４は並列ディジタル
データ出力、４０はデータライン、４１および４２はラ
イン、４３はＦＩＦＯ１４４はライン、４５はレジスタ
、４６はライン、４７はディジタル加算器、４８はライ
ン、４９はマルチプレクサ、５０ないし５２はライン、
５３は多ビツトカウンタ、５４はレジスタ、５５はライ
ン、５６はインバータ、５７はディジタル−アナログ変
換器、５８はライン、７０はライン、７１は光検出器、
７２はライン、７３は増幅器、７４はライン、７５は直
流復元回路、７６はライン、７７はゲート自動利得制御
回路、７８は基準パルスストリッピング回路、７９はフ
ェーズロックループ発振器、８０ないし８２はライン、
８３はフラッシュアナログ−ディジタル変換器、８４は
ライン、８５はレジスタ、８６および９０および１００
はライン、１０１はＦＩＦＯ１１０２は入力クロック、
１０３はライン、１０４は変換クロック、１０５はカウ
ンタ、１０６はライン、１０７はアナログマルチプレク
サ、１０８はディジタル加算器、１０９は基準先端強度
レジスタ、１１０はライン、１１１はライン、１１２は
レジスタ、１１３はライン、１１４はインバータ、１１
５はライン、１１６はディジタル−アナログ変換器、１
１８および１１９はライン、１５０はライン、１５１は
ＦＩＦｏ、１５２は入力クロック、１５３および１５４
はライン、１５１は基準カウンタ、１５６はライン、１
５７はインバータ、１５８はライン、１５９はレジスタ
、１６０はインバータ、１６１はライン、１６２はディ
ジタルマスクゲート、１６３はライン、１６４は基準電
流源、１６５はディジタル−アナログ変換器、１６６は
ライン、１６７は抵抗器、２００はライン、２０１はデ
ータ並直列変換回路、２０２はライン、２０３はディジ
タル−アナログ送信機、２０４は通信リンク、２０５は
アナログ−ディジタル受信機、２０６はライン、２０７
はデータ直並列変換回路、２０８はライン、２１０はデ
ータ並直列変換回路、２１１はライン、２１２はディジ
タル−アナログ送信機、２１３はアナログ−ディジタル
受信機、２１４および２１６はラインである。

Claims (13)

    【特許請求の範囲】
  1. （１）通信リンクを介するディジタルデータの通信のた
    めの装置であって、 複数個のディジタルデータのストリームを並列にスイッ
    チング速度で供給するための手段と、複数個のディジタ
    ルデータのストリームを受けるための手段に接続されて
    、複数個のディジタルデータのストリームをスイッチン
    グ速度で１個のアナログ信号に変換するための手段と、 変換するための手段および通信リンクに接続されて、ア
    ナログ信号を通信リンクを介して伝送するための手段と
    、 通信リンクに接続されて、アナログ信号から複数個のデ
    ィジタルデータのストリームを回復するための手段とを
    含む、装置。
  2. （２）ディジタルデータは複数個の多ビットワードのシ
    ーケンスを含み、かつ供給のための手段は、 複数個の多ビットワードのシーケンスを受け、複数個の
    シーケンスを１組の直列ビットストリームに結合するた
    めの手段と、 複数個のディジタルデータのストリームを形成するため
    に直列ビットストリームの組をサンプリングするための
    手段とを含む、請求項１に記載の装置。
  3. （３）ディジタルデータは複数個の多ビットワードのシ
    ーケンスを含み、供給のための手段は、複数個の多ビッ
    トワードのシーケンスを受け、複数個のシーケンスを直
    列ビットストリームに結合するための手段と、 複数個のディジタルデータのストリームを形成するため
    に直列ビットストリームの組をサンプリングするための
    手段とを含み、かつ回復のための手段は、 直列ビットストリームの組を再構成するようにアナログ
    信号をサンプリングするための手段と、アナログ信号を
    サンプリングするための手段に接続されて、複数個の多
    ビットワードのシーケンスを形成するように直列ビット
    ストリームの組を再結合するための手段とを含む、請求
    項１に記載の装置。
  4. （４）通信リンクを介するディジタルデータの通信のた
    めの装置であって、 複数個のディジタルデータのストリームを並列に供給す
    るための手段と、 ディジタルデータを供給するためのおよびクロックサイ
    クルを有する変換クロック信号を受けるための手段に接
    続されて、複数個のストリームをアナログレベルのシー
    ケンスに、変換クロック信号のクロックサイクル当たり
    １アナログレベルで、変換するための手段と、 変換クロック信号を受け、基準パルスのシーケンスを、
    変換クロック信号のＮクロックサイクルごとに１個、周
    期的に発生するための手段を含み、Ｎは前もって特定さ
    れた整数であり、さらに変換するための手段および周期
    的に発生するための手段に接続されて、リンク上の伝送
    のためにアナログ出力を形成するためにアナログレベル
    のシーケンスおよび基準パルスのシーケンスを結合する
    ための手段と、 リンクに接続されて、アナログ出力を受けるための手段
    と、 アナログ出力を受けるための手段に結合されて、基準パ
    ルスに応答して回復クロックを発生するための手段と、 アナログ出力を受けるための手段に結合されて、アナロ
    グ出力を多ビットディジタル出力に変換するための手段
    と、 回復クロックに応答し、かつ多ビットディジタル出力を
    受けて、複数個のディジタルデータのストリームを再発
    生するための手段とを含む、装置。
  5. （５）変換するための手段は、 基準パルスに応答して、アナログ出力におけるアナログ
    レベルを正規化するための手段と、アナログ出力から基
    準パルスをストリッピングするための手段とを含む、請
    求項４に記載の装置。
  6. （６）ディジタルデータは複数個の多ビットワードのシ
    ーケンスを含み、かつ供給するための手段は、 複数個の多ビットワードのシーケンスを受けて、複数個
    のシーケンスを１組の直列ビットストリームに結合する
    ための手段と、 複数個のディジタルデータのストリームを形成するよう
    に直列ビットストリームの組をサンプリングするための
    手段とを含む、請求項４に記載の装置。
  7. （７）ディジタルデータは複数個の多ビットワードのシ
    ーケンスを含み、供給するための手段は、 複数個の多ビットワードのシーケンスを受け、複数個の
    シーケンスを１組の直列ビットストリームに結合するた
    めの手段と、 複数個のディジタルデータのストリームを形成するため
    に直列ビットストリームの組をサンプリングするための
    手段と、さらに、 再発生するための手段に接続されて、複数個の多ビット
    ワードのシーケンスを形成するように複数個のストリー
    ムを再結合するための手段とを含む、請求項４に記載の
    装置。
  8. （８）通信リンクを介するディジタルデータの通信のた
    めの装置であって、 複数個のディジタルデータのストリームを並列に供給す
    るための手段と、 クロックサイクルを有する変換クロック信号を受け、基
    準ワードのシーケンスを、変換クロック信号のＮクロッ
    クサイクルごとに１個、発生するための手段を含み、Ｎ
    は前もって特定された整数であり、さらに ディジタル出力のシーケンスを形成するように複数個の
    ストリームおよび基準ワードのシーケンスを結合するた
    めの手段と、 結合するためのおよび変換クロック信号を受けるための
    手段に接続されて、変換クロック信号のクロックサイク
    ルにおいて、ディジタル出力のシーケンスを複数個のス
    トリームを表わすアナログレベルおよび基準ワードのシ
    ーケンスを表わす基準パルスに変換し、かつアナログレ
    ベルをアナログ出力としてリンク上の伝送のために供給
    するための手段と、 リンクに接続されて、アナログ出力を受けるための手段
    と、 アナログ出力を受けるための手段に結合されて、基準パ
    ルスに応答して回復クロックを発生するための手段と、 アナログ出力を受けるたの手段に結合されて、アナログ
    出力を多ビットディジタル出力に変換するための手段と
    、 回復クロックに応答し、かつ多ビットディジタル出力を
    受けて、複数個のストリームを再発生するための手段と
    を含む、装置。
  9. （９）変換するための手段は、 基準パルスに応答して、アナログ出力においてアナログ
    レベルを正規化するための手段と、アナログ出力から基
    準パルスをストリッピングするための手段とを含む、請
    求項８に記載の装置。
  10. （１０）ディジタルデータは複数個の多ビットワードの
    シーケンスを含み、供給するための手段は、 複数個の多ビットワードのシーケンスを受け、複数個の
    シーケンスを１組の直列ビットストリームに結合するた
    めの手段と、 複数個のディジタルデータのストリームを形成するよう
    に直列ビットストリームの組をサンプリングするための
    手段とを含む、請求項８に記載の装置。
  11. （１１）ディジタルデータは複数個の多ビットワードの
    シーケンスを含み、供給するための手段は、 複数個の多ビットワードのシーケンスを受け、複数個の
    シーケンスを１組の直列ビットストリームに結合するた
    めの手段と、 複数個のディジタルデータのストリームを形成するよう
    に直列ビットストリームの組をサンプリングするための
    手段と、さらに 再発生するための手段に接続されて、複数個の多ビット
    ワードのシーケンスを形成するように複数個のストリー
    ムを再結合するための手段とを含む、請求項８に記載の
    装置。
  12. （１２）通信リンク上のディジタルデータの通信のため
    の装置であって、送信機を含み、送信機は、 並列多ビットワードにおいてディジタルデータを受ける
    ための手段と、 ディジタルデータを受けるための手段に接続され、かつ
    クロックサイクルを有する変換クロック信号を受けて、
    変換クロック信号のクロックサイクルにおいて多ビット
    ワードを対応するアナログレベルに変換するための手段
    と、 変換クロック信号を受け、変換クロック信号のＮクロッ
    クサイクルごとに１基準パルスを周期的に発生する手段
    を含み、Ｎは前もって特定された整数であり、さらに、 リンク、変換するための手段および周期的に発生する手
    段に接続されて、リンク上の伝送のためにアナログ出力
    を形成するようにアナログレベルおよび基準パルスを結
    合するための手段とを含み、さらに受信機を含み、受信
    機は、 リンクに接続されて、アナログ出力を受けるための手段
    と、 アナログ出力を受けるための手段に結合されて、基準パ
    ルスに応答して回復クロックを発生するための手段と、 アナログ出力を受けるたの手段に結合され、かつ基準パ
    ルスに応答して、正規化された信号を発生するためにア
    ナログ出力においてアナログレベルを正規化するための
    手段と、 正規化するための手段に接続されて、正規化された信号
    から基準パルスをストリッピングするための手段と、 ストリッピングするための手段に接続されて、正規化さ
    れた信号を多ビットディジタル出力に変換するための手
    段と、 回復クロックに応答し、かつ多ビットディジタル出力を
    受けて、並列多ビットワードを再発生するための手段と
    を含む、装置。
  13. （１３）通信リンク上のディジタルデータの通信のため
    の装置であって、送信機を含み、送信機は、 並列多ビットワードにおいてディジタルデータを受ける
    ための手段と、 クロックサイクルを有する変換クロック信号を受けて、
    変換クロック信号のＮクロックサイクルごとに基準ワー
    ドを周期的に発生するための手段を含み、Ｎは前もって
    特定された整数であり、ディジタル出力のシーケンスを
    形成するように多ビットワードおよび基準ワードを結合
    するための手段と、 変換クロック信号を結合し、かつ受けるための手段に接
    続されて、変換クロック信号のクロックサイクルにおい
    て、ディジタル出力のシーケンスを多ビットワードを表
    わすアナログレベルおよび基準ワードを表わす基準パル
    スに変換し、かつアナログレベルをアナログ出力として
    リンク上の伝送のために供給するための手段とを含み、
    さらに受信機を含み、受信機は、 リンクに接続されて、アナログ出力を受けるための手段
    と、 アナログ出力を受けるための手段に結合されて、基準パ
    ルスに応答して回復クロックを発生するための手段と、 アナログ出力を受けるための手段に結合され、かつ基準
    パルスに応答して、正規化された信号を発生するように
    アナログ出力においてアナログレベルを正規化するため
    の手段と、正規化するための手段に接続されて、正規化
    された信号から基準パルスをストリッピングするための
    手段と、 ストリッピングするための手段に接続されて、正規化さ
    れた信号を多ビットディジタル出力に変換するための手
    段と、 回復クロックに応答し、かつ多ビットディジタル出力を
    受けて、並列多ビットワードを再発生するための手段と
    を含む、装置。
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