CN101669305B - 在光电器件中使用的多模式集成电路 - Google Patents

Abstract

一种多模式SerDes可以以至少两种不同光电器件架构而实现。所述串行器包括：双模式旁通块，用于允许数据信号从输入节点直接到达复用块，或者对编码的数据信号进行解码。最终动态高速复用器将两个数据信号复用为一个串行信号，或者允许单个信号通过。所述解串行器包括：输入动态高速解复用器，用于将一个串行信号解复用为两个，或者用于允许串行信号通过。提供双模式旁通块，以允许数据信号从解复用块直接到达输出节点，或者对数据信号进行编码，之后将它们提供给输出节点。

Description

在光电器件中使用的多模式集成电路

技术领域

本发明一般地涉及高速数据传输领域。更具体地，本发明的实施例涉及用于在多种变化的环境中对电信号和/或光信号进行串行化以及解串行化的系统和方法，以实现高速数据传输。

背景技术

计算和网络化技术已经令我们的世界转变。随着在网络上传送的信息量增加，高速传输一度变得更加关键。很多高速数据传输网络依靠光收发机以及类似的光电器件，用于便利数字数据的发送和接收。因此在从普通局域网(LAN)到因特网的骨干网的各种高速应用中找得到光网络。

与从其上使用器件的线卡接收电信号相比，很多光电器件架构使用更高的信号传送速率以及更低的信号计数来在光纤上发送光信号。这就需要器件从较高的光数据速率转换为较低的电数据速率，反之亦然。执行该功能的集成电路(“IC”)组件称为串行器/解串行器，也统称为SerDes。

SerDes的串行器部分从线卡接收处于第一信号速率的两个或更多并行数据信号，并且提供处于第二信号速率的一个或多个串行数据信号作为输出。尽管输出串行数据信号传递相同的数据量，但输出串行数据信号的数量通常少于输入并行数据信号的数量。因此，并行数据信号之一的信号速率小于串行数据信号之一的信号速率。

SerDes的解串行器部分执行串行器所执行的功能的相反功能。解串行器接收处于第二信号速率的一个或多个串行数据信号，并且将处于第一信号速率的两个或更多并行数据信号提供给线卡。

典型地，由于SerDes所执行的功能取决于器件架构，因此不同的光电器件架构需要不同的SerDes。例如，40G转发器(transponder)架构可以实现SFI5.1协议，以在处于每信号2.5吉比特每秒(“G”)数据速率的十六个并行数据信号与一个40G串行信号之间进行转换。与之对照，10GE转发器架构可以实现X AUI协议，以在四个并行2.5G数据信号与一个10G串行信号之间进行转换。因此，现有技术需要支持不同架构下并且按增加的传输速度进行操作的多模式SerDes。

发明内容

本发明的实施例针对用于对电数据信号进行串行化和解串行化的系统和方法。具体地，本发明的实施例使得能够在100GE模式下使用多模式SerDes、串行器和/或解串行器。在其它实施例中，多模式SerDes、串行器或解串行器可以附加地用在一种或多种模式下(例如40G VSR模式、43G传送(transport)模式和43G DQPSK模式)。以此方式，与对于特定器件架构而开发众多的单模式串行器和/或解串行器相比，工程资源以及非再生工程成本明显减少。此外，由于一个多模式串行器和/或解串行器解决了多个单模式串行器和/或解串行器市场的需求，因此所得较高的总体积减少了IC芯片组的成本，并且带来了对于研发投资的更大回报。

多模式串行器/解串行器(“SerDes”)的一个实施例被设计为至少在100G模式下操作。在100G模式下，串行器/解串行器(“SerDes”)可以在10X10G、12X8.33G或8X12.5G并行数据通道与4X25G或5X20G串行数据通道之间进行转换。多模式SerDes可以附加地在一种或多种其它模式下操作。在40G VSR模式下，SerDes可以在5X10G编码的并行数据通道与1X40G串行数据通道之间进行转换。在43G传送模式下，SerDes可以在5X10.75G编码的并行数据通道与具有21.5吉赫兹(“GHz”)时钟信号的1X43G串行数据通道之间进行转换。在43GDQPSK模式下，SerDes可以在5X10.75G编码的并行数据通道与具有21.5GHz时钟信号的2X21.5G串行数据通道之间进行转换。

在本发明一个实施例中，多模式串行器包括：输入节点，用于接收并行数据信号；主复用块，用于将所述并行数据信号转换为串行数据信号；最终重定时触发器，用于对离开所述主复用块的串行数据信号建立时钟；以及动态高速复用器，用于可选地将在40GVSR模式和43G传送模式期间的串行数据信号中的两个复用为单个串行信号。输入节点与主复用块之间的双模式旁通块在40G VSR模式、43G传送模式和43G DQPSK模式下操作期间可选地将五个编码的并行数据信号转换为四个并行数据信号。

在本发明另一实施例中，多模式解串行器包括：输入节点，用于接收一个或多个高速串行数据信号；输入动态高速解复用器，用于可选地将在40G VSR模式和/或43G传送模式期间的一个串行数据信号解复用为两个数据信号；初始重定时触发器；主解复用块；双模式旁通块；以及最终重定时触发器。初始重定时触发器用于对串行数据信号建立时钟而进入主解复用块，并且主解复用块将串行数据信号转换为并行数据信号。最终重定时触发器用于对离开解复用块的并行数据信号建立时钟。双模式旁通块在解复用块与最终重定时触发器之间，并且其在40G VSR模式、43G传送模式和43G DQPSK模式下操作期间可选地将四个并行数据信号转换为五个编码的并行数据信号。

从以下描述以及所附权利要求，本发明的这些和其它优点和特征将变得更清楚，或者可以通过下文中阐述的本发明的实践而得知。

附图说明

为了进一步澄清本发明上述和其它优点及特征，将通过参照本发明的具体实施例来呈现本发明的更具体的描述，本发明的具体实施例在附图中示出。应理解，这些附图仅描述了本发明的典型实施例，并且因此不应认为对其范围进行限制。将通过使用附图以附加特点和细节来描述和解释本发明，附图中：

图1示出其中可以实践本发明的实施例的示例系统架构；

图2示出其中可以实现本发明实施例的100G器件架构的一个实施例；

图3示出其中可以实现本发明实施例的40G VSR器件架构的一个实施例；

图4示出其中可以实现本发明实施例的43G传送器件架构的一个实施例；

图5示出其中可以实现本发明实施例的43G DQPSK器件架构的一个实施例；

图6A示出多模式串行器的一个实施例的简化框图；

图6B示出图6A的多模式串行器的一个实施例；

图7示出可以在多模式串行器中实现的双模式复用器块的实施例；

图8A示出多模式解串行器的一个实施例的简化框图；

图8B示出图8A的多模式解串行器的一个实施例；以及

图9示出可以在多模式解串行器中实现的双模式解复用器块的实施例。

具体实施方式

现在将参照附图来描述本发明示例性实施例的各个方面。应该理解，附图是这些示例性实施例的图示性和示意性表示，因此，并非限制本发明的范围，也并非一定是按比例绘制的图。

一般地，本发明的实施例关注于电信号和/或光信号(在此也称为数据流、通道(lane)和信道)的串行化和解串行化。更具体地，本发明的实施例使得能够使用具有一个或多个串行器和/或解串行器、支持在两种或更多不同应用中的操作的多模式IC架构，所述应用包括但不限于40G光电器件和100G光电器件。此外，这里关于特定接口、特定类型的光发射器或激光器和/或关于特定数据速率来描述某些示例。本领域技术人员可以理解，通过本发明的优点，可以在这里所描述的架构中实现其它数据速率、激光器和/或接口。

本发明可以在其中发送和接收数据的各种系统架构中得以实现，包括含有光电器件的架构。如在此所使用的那样，术语“光电器件”包括既有光组件又有电组件的器件。光电器件的示例包括但不限于转发器、收发机、发射机和/或接收机。光电器件可以示例性地用在电信网络、局域网、城域网、存储域网、广域网等中，并且可以被配置为遵守一个或多个标准化形式因素或多源协定(MSA)。然而，将理解，光电器件无需遵守标准化形式因素要求，并且可以根据特定设计而具有必要的任何尺寸或配置。

本发明的原理可以不受限制地在对于40G、43G和/或100G信号传送当前可获得的任何形式因素的光电器件或将来可能开发的光电器件中实现。如在此所使用的那样，术语“40G”、“43G”和“100G”是信号传送速率的取整近似，并且具有本领域技术人员通常所理解的意义。具体地，术语“40G”、“43G”和“100G”分别指的是基本上等于40G、43G和100G的数据速率。例如，术语“40G”可以理解为指的是39.813吉比特每秒，术语“43G”可以理解为指的是43.108吉比特每秒，而术语“100G”可以理解为指的是103.125吉比特每秒。在此所描述的应用于信号传送速率的其它术语包括“21.5G”、“10G”、“12.5”、“8.33G”等。这些术语相似地具有本领域技术人员通常所理解的意义。

I.示例操作环境

图1示出其中可以实现本发明的实施例的示例系统架构100。系统100促进主机器件110(例如介质访问控制器(“MAC”))与光电器件120(例如光收发机或转发器)之间的双向(例如双工)通信(光方式和/或电方式)。此外，系统100促进在双工光纤130上的多信道或单信道双向光通信。然而，本发明的原理同样可应用在单向(例如单工)系统中。本发明的实施例可以在利用各种多信道光传输技术，包括波分复用(“WDM”)、并行光学器件以及同相和正交相位(“I和Q”)信道的光电器件中得以实现。

在该示例中，在主机器件110与器件120之间提供电接口140，用于在主机与所述器件之间传递数据。电接口140包括多个接收通道150，接收通道的数量由字母“N”表示，以及相等数量的发送通道160。换句话说，电接口包括N个I/O电通道。通道的数量以及每通道的数据速率确定了总计数据速率。在本发明一个实施例中，通过以每通道10G操作的十个I/O通道或10X10G I/O通道来实现100G总计数据速率(在每个方向上)。也可以通过12X8.33G I/O通道、8X12.5G I/O通道或多种其它配置来实现100G总计数据速率。在本发明另一实施例中，通过5X10GI/O通道(四个数据通道和一个承载冗余数据的第五抗扭斜(deskew)通道)来实现40G总计数据速率。在本发明又一实施例中，通过5X10.75GI/O通道(四个数据通道和一个承载冗余数据的第五抗扭斜通道)来实现43G总计数据速率。当然，用于电接口140的其它配置可以替换地或附加地得以实现。

在操作中，器件120从主机器件110接收N个发送信号160，并且将表示该N个发送信号的一个或多个光信号发射到双工光纤130上。器件120也可以从双工光纤130接收一个或多个光信号，并且向主机器件110提供表示接收到的光信号的N个接收信号150。

在本发明各个实施例中，光信号少于电信号(既对于发送又对于接收)，但承载相等的数据量。因此，光信号的数据速率高于电信号，并且器件120包括一个或多个SerDes IC，用于在两种数据速率之间进行转换。本发明的实施例预期一种支持在至少两种不同模式下操作的多模式SerDes IC，例如100G模式(例如在具有100G电I/O的器件中)、40G模式以及43G模式。

II.示例光电器件

图2示出其中可以实现多模式SerDes IC的实施例的示例多信道光电器件200。如在此所使用的那样，应用于光电器件的术语“多信道”是指具有多个双向或单向光信道的器件。虽然将在某些细节方面描述模块200，但仅通过说明性的方式而不是通过限制本发明范围的方式来描述模块200。具体地说，用于促进一种类型的多信道传输技术的某些组件在另一类型的多信道传输技术中可能是必要的，或者可能并非必要的。例如，在本实施例中，器件200实现某种形式的波分复用(“WDM”)，用于在光纤260、270上发送和接收多个光数据信道，这需要用于发送光信号的光复用器(“MUX”)以及用于接收光信号的光解复用器(“DEMUX”)。然而，本发明也可以用在实现其它多信道传输技术的多信道光电器件中，例如并行光学器件以及正交复用，包括差分正交相移键控(“DQPSK”)。此外，本发明可以在单信道光电器件中实现。因此，光纤光缆260、270可以包括单模光纤(“SMF”)、多模光纤(“MMF”)、并行带状光纤等，或者它们的任何组合。

模块200包括100G电接口，用于从主机接收10X10G发送数据信道210(TXLANE0-TXLANE9)，并且用于将10X10G接收数据信道220(RXLANE0-RXLANE9)提供给主机。在操作期间，模块200可以接收10X10G发送数据信道210，用于作为单个复用数据承载光信号而发送到光纤260上。虽然称之为“单个复用数据承载光信号”，但本领域技术人员将认可，发射到光纤260上的光信号可以包括多个波长信道，每个信道承载100G总计发送数据的一部分。在本实施例中，处于每信道25G数据速率的四个波长信道承载100G总计发送数据。然而，在其它实施例中，处于每信道20G数据速率的五个波长信道可以承载100G总计发送数据。又一方法是，使用处于每信道10G数据速率的十个波长信道。

器件200包括执行各种功能的多个串行器202和204。在该示例中，存在两个5:2串行器，其中至少一个是多模式串行器，以下对此进行更详细的描述。串行器202和204从主机接收10X10G数据通道，并且生成4X25G数据通道。换句话说，每个串行器接收五个10G数据通道，并且生成两个重建时钟(re-clocked)的25G通道。如图2所示，每个串行器202、204可以单独在分离的IC上实现。可替换地或者另外地，这两个串行器202、204可以组合为单个IC。可替换地或者另外地，串行器202、204之一或二者可以与一个或多个解串行器或其它组件组合为单个IC。

返回图2，在已经将十个电信号210串行化为四个25G电信号之后，将这四个电信号提供给四个调制驱动器206、208、212和214，它们驱动四个电光换能器216、218、222和224以发射表示这四个25G电信号所承载的信息的四个光信号。这四个电光换能器中的每个包括具有任何合适配置的光源，包括但不限于分布式反馈(“DFB”)激光器、垂直腔表面发射激光器(“VCSEL”)、冷却或非冷却外部调制激光器(“EML”)、具有锁波器(wavelocker)的EML、Fabry-Perot激光器、发光二极管(“LED”)等。在本实施例中，这四个电光换能器216、218、222和224包括封装为单个组件的四个EML，但是也可以使用其它布置、光源和材料。

因为本实施例实现了WDM，所以换能器216、218、222和224所发射的四个光信号每个都占用不同的波长信道。在一个实施例中，可以从国际电信联盟电信标准部(“ITU-T”)的Recommendation G694.1所指定的200GHz密集WDM(“DWDM”)光栅来选择波长，并且换能器216、218、222和224被配置为：以所选择的波长来发射光信号。电光换能器216、218、222和224耦合到DWDM MUX 226，并且换能器216、218、222和224所发射的四个25G光信号光复用为单个100G复用光信号，并且在光纤260上发送。本领域技术人员将认可，可以实现其它配置。例如，电光换能器可以包括一组冷却或非冷却DML，其被配置为：发射从ITU-TG.694.2所指定的20nm粗WDM(“CWDM”)光栅选择的光信号。在此情况下，DML阵列可以耦合到CWDM MUX，并且光信道还将被复用并且在光纤260上发送。

多信道光电器件200还被配置为从光纤270接收单个100G光复用信号。接收到的光复用信号通过光DEMUX 228，光DEMUX 228执行MUX226的相反功能。在本实施例中，DEMUX包括1:4光DEMUX，其表示通过DEMUX 228的100G复用光信号被分离为四个单独的25G光信号，这四个信号中的每个占用不同的波长信道。

从DEMUX 228接收到的四个25G光信号被提供给四个光电换能器232、234、236和238，它们将25G光信号变换为25G电信号。光电换能器232、234、236和238中的每个包括光电检测器，例如光电二极管、雪崩光电二极管(APD)、P型-本征-N型光电二极管(PIN)等。在本实施例中，四个光电换能器232、234、236和238包括单片磷化铟上制造的一组四个PIN，但也可以使用其它布置、换能器和材料。

光电换能器232、234、236和238所产生的这四个25G电信号被提供给四个后放大器242、244、246和248，它们放大每个25G电信号。这四个放大的25G电信号被提供给两个解串行器252和254，每个解串行器252和254接收两个放大的25G电信号，并且生成五个重建时钟的10G电信号。所得到的10X10G数据通道220被提供给主机。如同串行器202、204那样，每个解串行器252、254可以单独在分离的IC上实现，如图2所示。可替换地或另外地，这两个解串行器252、254可以组合为单个IC。可替换地或另外地，解串行器252、254之一或二者可以与一个或多个串行器202、204和/或其它组件组合为单个IC。

最后，模块200还可以包括微控制器250。微控制器250可以按多种方式来使用，包括例如通过调整每个驱动器206、208、212和214和/或后放大器242、244、246和248上的设置来对光电器件200的动态变化性能进行优化。例如I²C接口256和硬件I/O 258的各种接口，可以允许微控制器与主机和/或光电器件200内的硬件组件直接进行通信。

图3示出其中可以实现多模式SerDes IC的实施例的示例单信道光电器件300。器件300可以通过将来自主机的5X10G发送信道310(包括4个数据通道和第五抗扭斜通道)转换为单个40G发送光信号，并且从单个40G接收光信号将5X10G接收数据信道320(包括四个数据通道和一个第五抗扭斜通道)提供给主机，来实现40G的总计双向数据速率。器件300可以称为40G客户机或VSR光电器件或40G应用。

在该示例中，由符合SFI5.2接口标准的SFI5.2接收机302接收5X10G发送信道。SFI5.2接收机302使用来自第五抗扭斜通道的数据来正确地按字节校准四个数据信道，并且在5X10G接收数据信道310到提供给串行器304的四个接收信道之间进行转换。在一个实施例中，SFI5.2接收机302和串行器304可以与图2的串行器202相对应。与图2的串行器202和204类似的是，串行器304以相对慢的数据速率接收多个数据通道，并且以相对快的数据速率生成更少数量的数据通道。在该示例中，串行器304从SFI5.2接收机302接收四个10G数据通道，并且生成单个重建时钟的40G数据通道。当然，也可以通过示例而非限制的方式来实现包括100G的其它传输速率。

单个40G串行化电信号被提供给调制驱动器306，调制驱动器306驱动电光换能器308以发射表示40G串行化信号上承载的信息的40G发送光信号。在本实施例中，电光换能器308可以包括EML或其它类型的激光器或光发射器。40G发送光信号可以发射到光纤360或其它类型的光纤上。

单信道器件300还被配置为从光纤370接收40G接收光信号。40G接收光信号被提供给光电换能器312，光电换能器312将40G接收光信号变换为40G电数据通道。后放大器314放大来自换能器312的40G电数据通道，并且将放大的40G数据通道提供给解串行器316。

与图2的解串行器252和254类似，解串行器316以快的数据速率接收一个或多个数据通道，并且以慢的数据速率生成更多数量的数据通道。具体地，解串行器316从后放大器314接收单个40G数据通道，并且生成四个重建时钟的10G数据通道。这四个重建时钟的10G数据通道被提供给遵守SFI5.2接口标准的SFI5.2发送块318。SFI5.2发送块可以对4X

10G信道执行编码，并且将五个10G接收数据信道320(四个数据信道加上第五抗扭斜信道)提供给主机。在一个实施例中，解串行器316和SFI5.2发送块318与图2的解串行器252相对应。

模块300可以另外包括具有I²C或其它主机接口356和硬件I/O 358的微控制器350。

图4示出其中可以实现多模式SerDes IC的实施例的第二示例单信道光电器件400。器件400与器件300类似，除了器件400可以通过从主机接收5X10.75G发送信道410(包括4个数据通道和第五抗扭斜通道)，并且将5X10.75G接收数据信道420(包括四个数据通道和第五抗扭斜通道)提供给主机，来实现43G的总计双向数据速率。器件400可以称为43G传送应用，并且可以实现差分相移键控(“DPSK”)调制格式，来光发送数据。

器件400包括与图3的接收机302类似的接收机402，其从主机接收5X10.75G发送信道410，并且使用抗扭斜通道上的数据来正确地按字节校准四个数据信道，并且在5X10.75G发送数据信道410到提供给串行器404的四个发送信道之间进行转换。串行器404从SFI5.2接收机402接收四个10.75G数据通道，并且生成重建时钟的43G数据通道406和在调制的后级中使用的21.5GHz时钟408。与图3类似，接收机402和串行器404在一个实施例中可以与图2的串行器202相对应。

43G信号406和21.5GHz时钟被提供给两个驱动器412和414，这两个驱动器412和414驱动两个Mach-Zehnder调制激光器(“MZML”)416和418将表示43G电信号406上承载的数据的单个43G光信号发射到光纤460上。

器件400还可以使用与图3的器件300类似的架构来接收43G光信号。器件400从光纤470接收43G光信号，并且利用光电换能器422将其转换为43G电信号。43G电信号由后放大器424所放大，在一个实施例中，后放大器424可以包括跨阻放大器和/或限幅放大器。放大的43G信号被提供给解串行器426，解串行器426生成四个重建时钟的10.75G通道。这四个重建时钟的10.75G通道被提供给SFI5.2发送块428，SFI5.2发送块428可以执行编码，并且将这四个10.75G通道转换为提供给主机的五个10.75G通道。与图3类似，解串行器426和SFI5.2发送块428在一个实施例中可以与图2的解串行器252相对应。器件400可以另外包括具有I²C或其它主机接口456和硬件I/O 458的微控制器450。

图5示出其中可以实现多模式SerDes IC的实施例的第三示例单信道光电器件500。器件500可以实现差分正交相移键控(“DQPSK”)调制格式，并且可以被称为43GDQPSK光电器件或应用。器件500与图4的器件400类似之处既在于其43G光数据速率又在于与主机的电接口。

具体地说，SFI5.2接收机502将5X10.75G发送信道510转换为提供给串行器504的4X10.75G发送信道。最后，器件500在光纤560上发射表示从主机接收到的数据的单个43G光信号。类似地，器件500可以从光纤570接收43G光信号，43G光信号最终由解串行器546划分为4X10.75G接收信道，并且由SFI5.2发射机548转换为提供给主机的5X10.75G接收信道520。在一个实施例中，接收机502和串行器504可以与图2的串行器202相对应。在一个实施例中，解串行器546和发射机548可以与图2的解串行器252相对应。

返回图5，串行器504接收到的四个10.75G发送信道用于生成两个21.5G发送信道506和508以及21.5GHz时钟512。这两个21.5G信道506和508以及21.5G时钟512由三个调制驱动器514、516和518用来驱动两个MZML 522和524以及锁模激光器(“ML”)526以将单个43G光信号发射到光纤560上。

在接收侧，接收块530从光纤570接收单个43G光信号，接收块530包括Mach-Zehnder延迟干涉仪(“MZDI”)528以及两个光电检测器532和534。接收块530生成两个21.5G电信号536和538，这两个21.5G电信号536和538被提供给两个后放大器542和544，在一些实施例中，每个后放大器包括跨阻放大器和/或限幅放大器。后放大器542和544将两个放大的21.5G数据信道提供给解串行器546，解串行器546使用这两个21.5G数据信道生成四个重建时钟的10.75G数据信道，这四个重建时钟的10.75G数据信道被提供给SFI5.2发射机548，并且如前所述进行处理。器件500可以另外包括具有I²C或其它主机接口556和硬件I/O 558的微控制器550。

III.多模式串行器

现在关于图6A和图6B描述可以在图2-图5的器件架构200、300、400和500中实现的多模式串行器650、600。具体地，多模式串行器650、600可以与图2的串行器202和204、图3的SFI5.2接收机302和串行器304、图4的SFI5.2接收机402和串行器404以及图5的SFI5.2接收机502和串行器504中的一个或多个对应。如将描述的那样，多模式串行器可以操作在100G模式(例如100GE应用中)、40G VSR模式、43G传送模式以及43G DQPSK模式或其它模式中的至少两种模式下。

具体地说，图6A示出多模式串行器650的一个实施例的简化框图。多模式串行器650被设计为接受具有许多不同的总计数据速率的任何数量的发送信号，使得其可以用在已经描述过的架构200、300、400和500以及其它架构中。因此，多模式串行器650包括用于接受多个发送信号的旁通级652、复用级654、重定时级656、输出级658以及时钟倍频单元(CMU)660。这些组件中的一些组件根据例如发送信号的总计数据速率以及其中实现多模式串行器650的特定应用而执行不同的功能。例如，微控制器可以提供模式选择信号662、664、666和668，以通知每个组件执行什么功能。

在本示例中，旁通级662可以接受多个发送信号670，并且使得发送信号670直接通过而到达复用器级654，或者对发送信号进行解码。当如图2所示的发送信号的总计数据速率是100G时，旁通级652可以使得10X10G发送信号直接通过而到达复用器级654，复用器级654可以执行10:4复用操作，以从10X10G发送信号670生成4X25G复用信号672。可替换地，当发送信号的总计数据速率是40G或43G时，旁通级652可以将5X10G(或10.75G)发送信号670解码为4X10G(或10.75G)发送信号，之后将这四个发送信号提供给复用器级654，复用器级654可以执行4:2复用操作，以生成2X20G(或21.5G)复用信号672。

复用信号672可以离开复用器级654进入重定时级656而建立时钟，重定时级656然后将重定时的复用信号674提供给输出级658。CMU 660可以生成高速时钟信号676，以用于处理发送信号(例如级内和级外的时钟建立信号)，并且高速时钟信号676可以是基于基准时钟信号678的。CMU 660通过将基准时钟信号上倍频(multiply up)而生成高速时钟信号。CMU所执行的倍频操作可以取决于发送信号的总计数据速率。在本示例中，当发送信号的总计数据速率是100G时，2.5GHz基准时钟在CMU660中十倍频，以获得25GHz高速时钟。然而，当发送信号的总计数据速率是40G时，CMU 660可以将2.5GHz基准时钟八倍频，以获得20GHz高速时钟。

重定时的复用信号674然后被提供给输出级658，输出级658可以将重定时的复用信号提供给光电器件内的发送光学器件(未示出)。如同旁通级652、复用级654以及CMU 660，输出级658所执行的功能可以取决于发送信号的总计数据速率。当总计数据速率是100G或43G DQPSK时，重定时的复用信号674可以不变地通过输出级658，并且被提供给发送光学器件。对于40G和43G传送数据速率，重定时的复用信号674可以复用为单个串行信号，之后被提供给发送光学器件。此外，对于43G传送数据速率和43G DQPSK数据速率，输出级658可以另外地将CMU 660所生成的21.5GHz时钟信号提供给发送光学器件。为了实现这些不同的功能，输出级可以包括最终动态高速复用器和多个路径选择器，例如静态复用器，如将关于图6B更全面地描述的那样。

图6A的多模式串行器650可以在单个IC中实现。可替换地或另外地，其可以分布于多个IC。当在单个IC中组合时，其可以与包括图2的两个串行器202和204的IC相对应。当分布于多个IC时，其可以与两个IC相对应，一个IC包括串行器202，另一个IC包括串行器204，其中，每个分离的IC包括其自身的CMU。

现参照图6B，示意性地示出图6A的示例多模式串行器650的具体实施例600。多模式串行器600包括多个输入节点610-619，用于从主机接收输入数据信道。每个节点可以被配置为接收单个信道。例如，在100G模式下，所有十个输入节点610-619接收10G信号，而在40G VSR模式、43G传送模式和43G DQPSK模式下，只有输入节点615-619接收10G信号或10.75G信号。每个输入节点610-619还可以包括延迟锁定环(“DLL”)和/或时钟和数据恢复电路(“CDR”)，用于恢复输入数据通道。

输入节点615-619的输出耦合到双模式旁通块620，并且双模式旁通块的输出耦合到主复用块622。注意，如在此所使用的那样，“耦合到”被定义为既表示在没有任何中间电路对象的情况下两个或更多电路对象之间的直接连接，又表示在有一个或多个中间电路对象的情况下两个或更多电路对象之间的间接连接。例如，彼此直接连接的两个电路对象“耦合到”彼此。如果在相同的两个电路对象之间连接有一个或多个中间电路对象，则这两个电路对象也将“耦合到”彼此。

当在100G模式下操作时，双模式旁通块620允许来自输入节点615-619的数据通道直接通过而到达主复用块622。然而，在40G VSR、43G传送和/或43G DQPSK中，双模式旁通块620操作为SFI5.2接收机。换句话说，双模式旁通块622将5X10G(或5X10.75G)数据通道解码为提供给主复用块622的4X10G(或4X10.75G)数据通道。

输入节点610-614的输出耦合到第二主复用块624的输入。可选地可以有旁通块626，其耦合到输入节点610-614的输出以及第二主复用块624的输入。然而，旁通块626的目的在于，允许来自输入节点610-614的数据通道直接通过而到达第二主复用块624，并且同样的，不需要包括旁通块626。当在100G模式下操作时输入节点610-614每个都接收数据通道，并且当在40G和43G模式下操作时未使用输入节点610-614。

主复用块622是双模式主复用块，将关于图7更全面地描述其结构。在本实施例中，双模式复用器622可以取决于其操作模式而执行5:2或4:2复用功能。当在100G模式下操作时，双模式主复用块622对从输入节点615-619接收到的五个数据通道执行5:2复用，从五个10G数据通道生成两个重建时钟的25G数据通道。然而，当在40G或43G模式下操作时，双模式复用器622从SFI5.2接收机620接收四个10G(或10.75G)数据通道，并且对其执行4:2复用功能，以生成两个重建时钟的20G(或21.5G)数据通道。

主复用块624可以是与双模式复用器622相似的双模式复用块。然而，块624也可以是单模式5:2复用块，用于从在输入节点610-614处接收到的5X10G数据通道生成两个重建时钟的25G数据通道。使用主块624的双模式复用器可以启用对于改进性能所期望的特定测试特征，但由于主块624在正常操作期间仅执行5:2复用功能，因此无需主块624的双模式复用器。

当在100G模式下操作时，主复用块622和624生成的四个25G信号离开复用块而使用四个最终触发器627-630建立时钟。当在40G或43G模式下操作时，主复用块622生成的两个20G或21.5G信号离开复用块622而使用两个最终触发器629和630建立时钟。在100G的情况下，所有四个最终触发器627-630共享公共CMU 632所提供的25GHz时钟。在40G和43G的情况下，两个最终触发器629和630共享CMU 632提供的20GHz或21.5GHz时钟。

CMU 632采用较低的时钟基准，例如622MHz或2.5GHz，并且使用锁相环(“PLL”)对其进行倍频，以实现期望的频率(例如20GHz、21.5GHz或25GHz)。当使用2.5GHz基准时钟时，CMU 632对于100G模式十倍频，而对于40G模式8倍频。例如，为了获得43G模式所需的21.5GHz时钟，附加的CMU振荡部件可以实现频率范围的稍微扩展。还可以有可编程分频器633，其耦合到CMU 632，用于将CMU 632所生成的时钟信号的分频形式提供给主复用块622和624内的触发器并提供给输入节点610-619。有利地，主复用块622和624二者共享CMU 632，由此减少了多模式串行器600的成本和足迹。

耦合到四个最终重定时触发器627-630的输出的是四个2:1复用器634-637。前三个复用器634-636是静态复用器，这意味着它们仅充当路径选择器。第四复用器637是最终动态高速复用器。四个输出驱动器放大器641-644耦合到四个复用器634-637的输出。在100G模式下，进入每个最终高速触发器627-630而建立时钟的四个25G数据通道由输出驱动器放大器641-644直接使用，并且被提供给发射机光学器件(例如调制驱动器、电光换能器)(图6B中未示出)。这种架构被称为全速率架构。

在40G VSR(或43G传送)模式下，两个20G(或21.5G)数据通道被建立时钟而进入最终触发器629和630。路径选择器636将数据从最终触发器629定向到第五最终触发器631。最终动态高速复用器637将来自最终触发器630和631的20G(或21.5G)数据通道复用为单个40G(或43G)信号。20GHz(或21.5GHz)可以经由第五路径选择器638而被提供给最终触发器631。20GHz(或21.5GHz)时钟也可以用于切换动态复用器637，以提供40G(或43G)输出数据通道。这被称为半速率架构。来自最终动态复用器637的40G(或43.5G)输出被提供给输出驱动器644，输出驱动器644将40G(或43.5G)信号提供给发射机光学器件(未示出)。

最终动态复用器637和驱动器放大器644被设计为具有达到43G的带宽，以启用40GVSR模式和43G传送模式，其大于仅需要25G带宽的100G模式以及仅需要21.5G带宽的43GDQPSK模式所需的带宽。这样，当多模式串行器600正在100G模式或43G DQPSK模式下操作时，可以增加附加控制，以减少最终复用器637和驱动器放大器644的输出带宽(和功率)。例如，可以通过减少复用器637和驱动器放大器644的偏置电流来实现这种情况。

在43G DQPSK模式下，两个21.5G数据通道被建立时钟而进入最终触发器629和630。路径选择器636允许来自最终触发器629的21.5G数据通道直接通过而到达输出驱动器643。类似地，来自最终触发器630的21.5G数据通道直接通过而到达输出驱动器644。以这种方式，两个21.5G数据通道从输出驱动器643和644被提供给发射机光学器件。

在43G传送模式和43G DQPSK模式这两种模式下，路径选择器634从CMU 632选择21.5GHz时钟信号，并且将其提供给驱动器放大器641，驱动器放大器641将21.5GHz时钟提供给发射机光学器件。

对于40G模式和43G模式使用半速率架构允许CMU 632对于100G(即每信道20G或25G)操作而得以优化。作为替换，40G架构或43G架构可以是全速率的，这将需要CMU以100G模式所需速率的两倍而被操作。这种情况通过在CMU之后的简单2分频电路而容易地实现，以获得正确的时钟信号，用于对在复用器622和624中的最终输出触发器进行定时。在此情况下，包括最终2:1复用器637的路径将稍微不同。全速率40G架构或43G架构可以具有性能优点。此外，由于频率依赖性组件(像CMU中的电感器)可以是更小的，因此全速率CMU可以潜在地使用更少的硅面积。

总之，于是，100G模式下的操作由如下来表征。十个输入节点610-619接收十个10G数据通道。所有十个数据通道由输入节点610-619恢复，并且被提供给两个主复用块622和624。主复用块622和624中的每个对5X10G数据通道执行5:2复用功能，以生成两个25G数据通道或总共4X25G数据通道。4X25G数据通道通过四个最终触发器627-630离开主复用块而建立时钟，并且然后直接由四个输出驱动器放大器641--644使用，这四个输出驱动器放大器641-644将4X25G数据通道提供给发射机光学器件。

40G VSR模式(以及43G传送模式)下的操作由如下来表征。五个输入节点615-619接收五个10G(或10.75G)数据通道。所有五个数据通道由输入节点恢复，并且被提供给双模式旁通块620，双模式旁通块620充当SFI5.2接收机，以将5X10G(或10.75G)数据通道解码为4X10G(或10.75G)数据通道。4X10G(或10.75G)数据通道被提供给主复用块622，主复用块622执行4:2复用功能，以生成两个重建时钟的20G(或21.5G)数据通道。2X20G(或21.5G)数据通道通过两个最终触发器629和630离开主复用块而建立时钟。通过使用路径选择器636，最终动态高速复用器637对两个数据通道进行2:1复用，以生成40G(或43G)信号。

43G DQPSK模式下的操作在某些方面与40G VSR模式和43G传送模式下的操作类似。五个10.75G数据通道由输入节点接收，并且被提供给SFI5.2接收机块620，SFI5.2接收机块620将这五个数据通道解码为4X10.75G数据通道。主复用块生成2X21.5G数据通道，其被建立时钟而进入最终触发器629和630。然而，并非将2X21.5G数据通道复用为单个43G信号，而是两个数据通道被提供给输出驱动器放大器643和644，并且被提供给发射机光学器件。

43G传送模式以及43G DQPSK模式下的操作附加地由路径选择器634从CMU 632选择21.5GHz时钟，并且将其提供给输出驱动器放大器641来表征。

多模式串行器600可以实现为单个IC。可替换地或者另外地，其可以分布于如图2中串行器202、204所示的并且由图6B的两条发送路径(例如数据通道610-614和数据通道615-619)所指示的两个或更多IC。例如，与图2的串行器202(以及图3-图5的SFI5.2接收机302、402、502和串行器304、404、504)相对应的第一IC可以包括输入节点615-619、双模式旁通块620、双模式复用器622、重定时触发器629-631、静态复用器636和638、动态复用器637以及输出驱动器放大器643和644。在此情况下，第一IC附加地包括CMU 632和分频器633。

与图2的串行器204相对应的第二IC可以包括输入节点610-614、可选旁通块626、主复用块624、重定时触发器627、628、静态复用器634、635、输出驱动器放大器641、642、CMU 632以及分频器633。在该示例中，主复用块624可以是双模式复用块或单模式复用块。

在刚才所描述的实施例中，其中，多模式串行器600分布于两个IC，第一IC可以是多模式的，而第二IC可以是单模式的。具体地，在100G模式下，第一IC可以接收从100G应用中的主机接收到的10X10G并行数据信号的一半(例如5个)，并且将其转换为两个串行25G信号。在此情况下，由于第一IC仅接收到并行数据信号的一半，因此第一IC从主机接收到的信号的总计数据速率是50G。在一种或多种其它模式下，第一IC可以接收40G VSR(或43G传送或43G DQPSK)应用中的5X10G(或5X10.75G)并行数据信号的全部(例如5个)，并且将其转换为一个40G串行信号(或一个43G信号加上21.5GHz时钟，或两个21.5G串行信号加上21.5GHz时钟)，如前所述。在此情况下，第一IC接收到的并行信号的总计数据速率是40G(或43G)。然而，第一IC是多模式IC，被配置为处理100G应用的10X10G并行信号的一半或40GVSR应用、43G传送应用和/或43G DQPSK应用的5X10G(或5X10.75G)并行信号的全部，而第二IC可以是单模式IC，被配置为处理用于100G应用的10X10G并行信号的剩下一半。

现参照图7，示出双模式主复用块700的一个实施例，其可以在图6B中描述的多模式串行器600的实施例中使用。双模式复用器700可以与图6B的主复用块622和/或624相对应。

双模式复用器700包括多个2:1输入解复用器701-705，用于接收多个输入数据通道711-715，并且对其进行倍频。耦合到多个2:1输入解复用器的是多个同步器触发器721-725，用于对离开输入解复用器701-705的倍频数据通道建立时钟。输入解复用器701-705和同步器触发器721-725使用图6B的分频器633所提供的下分频时钟706，其可以是例如5GHz时钟。耦合到多个同步器触发器721-725的是多个输出复用器731和732。输出复用器731和732中的每个分别从多输入数据通道生成单个数据通道733和734。模式选择信号707对于输出复用器731和732选择100G模式或40G/43G模式。CMU 632所提供的时钟信号708用于对离开输出复用器731和732的数据建立时钟。取决于操作模式，时钟信号708可以是20GHz信号、21.5GHz信号或25GHz信号。

在100G模式下，双模式复用器700从图6B的输入节点615-619接收5X10G数据通道711-715。5X10G数据通道被转换为10X5G数据通道，被同步并且提供给两个5:1输出复用器731和732(已由模式选择信号707选择了5:1输出模式)。通过使用25GHz时钟信号708，每个输出复用器731和732生成25G数据通道717和718。第二双模式复用器可以类似地从图6B的输入节点610-614接收5X10G数据通道，并且生成2X25G数据通道。

在40G VSR(以及43G传送或43G DQPSK)模式下，双模式复用器700从图6B的SFI接收机块620接收4X10G(或10.75G)数据通道711、712、714和715。注意，数据通道713是未使用的。4X10G(或10.75G)数据通道被转换为8X5G(或5.375G)数据通道，被同步并且提供给两个4:1输出复用器731和732。通过使用20GHz(或21.5GHz)时钟信号708，每个输出复用器731和732生成20G(或21.5G)数据通道717和718。

IV.示例多模式解串行器

现在关于图8A和图8A描述可以在图2-图5的器件架构200、300、400和500中的两个或更多个中实现的多模式解串行器。具体地，多模式解串行器可以与图2的解串行器252和254、图3的SFI5.2发射机318和解串行器316、图4的SFI5.2发射机428和解串行器426以及图5的SFI5.2发射机548和解串行器546相对应。如将描述的那样，多模式解串行器可以操作在100G模式(例如100GE应用中)、40GVSR模式、43G传送模式以及43G DQPSK模式中的至少两种模式下。

具体地，图8A示出多模式解串行器860的一个实施例的简化框图。多模式解串行器860被设计为接受处于不同的数据速率的一个或多个接收信号，使得其可以用在已经描述过的架构200、300、400和500以及其它架构中。因此，多模式解串行器860包括用于接受一个或多个接收信号的输入级862、重定时级864、解复用级866和旁通级868。这些组件中的某些组件取决于例如所接受的接收信号的数量或接收到的信号的总计数据速率而执行不同的功能。为此，在一个实施例中，微控制器可以提供模式选择信号870、872和874，以告知每一组件执行何种功能。

在本示例中，输入级862可以接受一个或多个接收信号876。光电器件中的接收机光学器件可以提供一个或多个接收信号876。根据一个实施例，输入级862仅接受处于40G或43G传送数据速率的一个接收信号，并且将这一个接收信号分离为两个20G或21.5G信号。在另一实施例中，输入级可以接受四个25G接收信号(100G总计数据速率)或两个21.5G接收信号(43G DQPSK总计数据速率)，并且使这四个25G或两个21.5G接收信号直接通过而到达重定时级864。为了实现这些不同的功能，输入级862可以包括输入动态高速解复用器和多个路径选择器，例如静态复用器，如将关于图8B更全面地描述的那样。输入级862还可以包括一个或多个时钟和数据恢复块，用于从一个或多个接收信号恢复时钟。恢复的时钟878及其分频形式可以被提供给组件864、866和868，用于处理在输入级862处接受/生成的信号。

在输入级862中生成的信号被提供给重定时级864，重定时级864然后将重定时信号提供给解复用器级866。解复用器级可以取决于从输入级接收到的重定时信号的总计数据速率而将重定时信号分离为不同数量的分离信号，并且然后将分离信号提供给旁通块868。旁通块的操作可以类似地取决于重定时信号的总计数据速率，使得分离信号直接通过而作为输出，或者对分离信号进行编码。例如，当总计数据速率是40G或43G时，解复用器级866将两个重定时信号分离为四个分离信号，并且将它们提供给旁通块。旁通块868对数据进行编码，之后提供编码的数据作为输出。然而，当总计数据速率是100G时，解复用器级866将四个重定时信号分离为十个分离信号，并且旁通块868使得这十个分离信号通过而作为输出。

图8A的多模式解串行器860可以在单个IC中实现。可替换地或者另外地，其可以分布于多个IC。当在单个IC中组合时，其可以与包括图2的两个解串行器252和254的IC相对应。当分布于多个IC时，其可以与两个IC相对应，一个IC包括解串行器252，而另一IC包括解串行器254。

现在参照图8B，示意性示出示例多模式解串行器的具体实施例800。多模式解串行器800包括多个输入节点，用于例如从后放大器接收一个或多个高速串行信号。每个输入节点被设计为接收单个数据通道。每个输入节点可以包括限幅放大器和CDR。例如，提供多个限幅放大器801-804，用于从光电器件中的接收机光学器件接收一个或多个数据通道。多个CDR 811-814耦合到限幅放大器801-804的输出，用于在一个或多个接收到的数据通道上恢复时钟。在100G模式下，四个输入节点(包括限幅放大器801-804以及CDR 811-814)中的每个接收25G信号，并且对于每个信号恢复25GHz时钟。在40G VSR模式或43G传送模式下，仅一个输入节点(包括限幅放大器804和CDR 814)接收40G(或43G)信号，并且恢复20GHz或21.5GHz时钟信号。在43G DQPSK模式下，两个输入节点(包括限幅放大器803和804以及CDR 813和814)中的每个接收21.5G数据通道，并且恢复21.5GHz时钟。

在本实施例中，所有CDR 811-814共享单个频率检测器815，而不管操作模式如何，这样节省了用于每个接收到的数据通道的多个频率检测器块的成本。因此，在100G模式或43G DQPSK模式下，频率检测器815中的输入复用器可以在100G模式下循环通过四个单独25GHz时钟中的每个，或者可以在43G DQPSK模式下循环通过两个单独21.5GHz时钟中的每个，以依次执行频率检测功能。当检测到不符合频率锁定条件时，CDR 811-814可以被单独地或作为组设置为频率获取模式。

在本发明一个实施例中，频率检测器815可以接收2.5GHz基准时钟816，用于执行其频率检测功能。在此情况下，频率检测器815当在100G模式下时可以对四个单独25GHz时钟执行10分频操作，或者当在40GVSR模式、43G传送模式或43G DQPSK模式下时对一个或多个单独20GHz或21.5GHz时钟执行8分频操作。

除了耦合到多个CDR 811-814之外，限幅放大器801-804的输出还耦合到多个初始重定时触发器821-824，用于对一个或多个高速串行数据通道建立时钟而进入多个主解复用块826和828。然而，许多其它组件可以部置在限幅放大器801-804、初始重定时触发器821-824与CDR 811-14之间。例如，提供三个静态复用器或路径选择器805-807、输入动态高速解复用器808以及第五初始重定时触发器825。

当在40GVSR模式以及43G传送模式下操作期间，可以经由路径选择器807将CDR 814生成的时钟信号(20GHz或21.5GHz)提供给第五初始重定时触发器825和输入动态解复用器808、初始重定时触发器824和主解复用块826，并且经由路径选择器805提供给主解复用块826和双模式旁通块830。动态解复用器808使用来自限幅放大器804的20GHz或21.5GHz时钟信号以及40G或43G数据通道生成两个20G或21.5G数据通道，其中之一被建立时钟而进入初始触发器824，而其中另一个被建立时钟而进入初始触发器825。路径选择器806将来自触发器825的20G或21.5G数据通道提供给触发器823。20G数据通道或21.5G数据通道二者都被建立时钟而进入主解复用块826。

当在100G模式和43G DQPSK模式下的操作期间，可以将CDR 814生成的时钟信号(25GHz或21.5GHz)提供给初始重定时触发器824和主解复用块826，用于在数据中建立时钟。来自限幅放大器804的25G或21.5G输入数据通道直接通过动态解复用器808到达初始重定时触发器824，然后到达主解复用块826。类似地，来自限幅放大器803的25G或21.5G输入数据通道通过路径选择器806到达初始重定时触发器823，然后到达主解复用块826。来自CDR 813的25GHz或21.5GHz时钟信号通过路径选择器805而被提供给主解复用块826和双模式旁通块830。在43GDQPSK模式下，限幅放大器801和802、CDR 811和812以及主解复用块828是未使用的。然而，在100G模式下，限幅放大器801和802接收到的25G输入数据通道分别以来自CDR 811和812的25GHz时钟信号建立时钟而进入初始重定时触发器821和822以及主解复用块。

输入解复用器808和限幅放大器804被设计为具有达到43G带宽，以启用40GVSR和43G传送模式，其大于仅需要25G带宽的100G模式以及仅需要21.5G带宽的43G DQPSK模式所需的带宽。正如同图6B的最终复用器637和驱动器放大器644，当多模式串行器800正操作在100G模式或43G DQPSK模式下时，可以增加附加控制，以减少输入解复用器808和限幅放大器804的输入带宽(和功率)。例如，可以通过减少解复用器808和限幅放大器804的偏置电流来完成该操作。

初始重定时触发器821-824的输出耦合到主解复用器块826和828。主解复用块826是双模式主解复用块，将关于图9更全面地描述其结构。在本实施例中，双模式解复用器826可以取决于其操作模式而执行2:5或2:4解复用功能。当在100G模式下操作时，双模式主复用块826对从初始重定时触发器823和824接收到的两个数据通道执行2:5解复用，从2X25G数据通道生成5X10G数据通道。然而，当在40G模式或43G模式下操作时，双模式解复用器826接收两个20G或21.5G数据通道，并且对其执行2:4解复用功能，以生成四个重建时钟的10G或10.75G数据通道。

主解复用块828可以是与双模式解复用器826类似的双模式解复用块。然而，解复用器块828也可以是单模式2:5解复用块，用于从自初始重定时触发器821和822接收到的2X25G数据通道生成五个重建时钟的10G数据通道。通过使用主块828的双模式解复用器可以启用对于改进性能可能期望的特定测试特征，尽管由于主块828在正常操作期间仅执行2:5解复用功能，因此无需主块828的双模式解复用器。

主解复用块826的输出耦合到双模式旁通块830，并且主解复用块828的输出耦合到可选旁通块832。旁通块830和832耦合到多个输出节点840-849，多个输出节点840-849中的每个可以包括最终重定时触发器。当在100G模式下操作时，双模式旁通块830和旁通块832允许来自主解复用块826和828的10X10G数据通道直接通过而到达输出节点840-849，10X10G数据通道然后被提供给主机器件，用于进一步处理。

在40G VSR模式、43G传送模式和/或43G DQPSK模式下，仅从双模式解复用器826提供4X10G或4X10.75数据通道，主解复用器块828什么也不提供。这具有很多暗示。首先，如果在输出节点840-849处提供的数据通道遵守SFI5.2协议，则双模式旁通块830操作为SFI5.2发射机。在此情况下，双模式旁通块830将4X10G(或10.75G)数据通道编码为提供给主机器件的5X10G(或10.75G)数据通道。其次，由于主解复用块828仅用在100G模式下操作期间，因此旁通块832并非必须的。也就是说，主解复用块832的输出可以直接耦合到输出节点840-844。最后，当在100G模式下操作期间，仅输出节点840-844将数据通道提供给主机。

与图6的串行器600类似的是，图8的解串行器800对于100G模式实现了全速率架构，而对于40G模式和43G模式实现了半速率架构。本领域技术人员将认可，对于40G模式和43G模式使用半速率架构允许CDR 814对于100G(即每信道20G或25G)操作而被优化。作为替换，40G架构或43G架构可以是全速率的，这将需要CDR以100G模式所需速率的两倍进行操作。这种情况通过在CDR之后的简单的2分频电路而容易地得以实现，以获得正确的时钟信号，用于对在解复用器826和828中的输入触发器进行定时。显然，包括输入1:2解复用器808的路径将是稍微不同的。全速率40G架构或43G架构可以具有性能优点。此外，由于频率依赖性组件可以是更小的，因此全速率CMU可以潜在地使用更少的硅面积。

总之，于是，100G模式下的操作由如下来表征。四个输入节点接收四乘25G串行数据通道，每个输入节点包括限幅放大器801-804和专用CDR 811-814。25GHz时钟信号对于每个串行数据通道而恢复，并且用于对四个25G信号建立时钟而进入两个主解复用块826和828。主解复用块826和828中的每个对2X25G数据通道执行2:5解复用功能，以生成五个10G数据通道或总共10X10G数据通道。10X10G数据通道被建立时钟而离开主解复用块，进入10个输出节点840-849，然后被提供用于进一步处理。

40G VSR模式(以及43G传送模式)下的操作由以下来表征。输入节点接收到一个40G(或43G)串行数据通道，所述输入节点包括限幅放大器804和CDR 814。CDR从初始重定时触发器808和输入动态高速解复用器808所使用的串行数据通道恢复出20GHz(或21.5GHz)时钟信号，以从40G(或43G)串行数据通道生成两个20G(或21.5G)数据通道。这两个20G(或21.5G)数据通道被建立时钟而进入双模式解复用块826，双模式解复用块826对2X20G(或21.5G)数据通道执行2:4解复用功能，以生成四个10G(或10.75G)数据通道。4X10G(或10.75G)并行数据通道被提供给双模式旁通块620，双模式旁通块620充当SFI5.2发射机，以将4X10G(或10.75G)数据通道编码为5X10G(或10.75G)数据通道。5X10G(或10.75G)数据通道使用五个输出节点845-849来建立时钟而离开多模式解串行器800，并且随后提供给主机器件。

43G DQPSK模式下的操作由以下来表征。两个输入节点接收二乘21.5G串行数据通道，每个输入节点包括限幅放大器803和804以及专用CDR 813和814。21.5GHz时钟信号对于每个串行数据通道而被恢复，并且用于对两个21.5G信号建立时钟而进入主解复用块826。在所有其它方面中，43G DQPSK模式下的操作与40G VSR模式以及43G传送模式下的操作类似，其中，主解复用块从两个21.5G信号生成4X10.75G数据通道，并且将4X10.75信号编码为可以提供给主机的5X10.75G信号。

多模式解串行器800可以实现为单个IC。可替换地或者另外地，多模式解串行器800可以分布于图2中解串行器252、254所示的并且由图8B的两条接收路径(例如数据通道840-844和数据通道845-849)所指示的两个或更多IC。例如，与图2的解串行器252(以及图3-图5的解串行器316、426、546以及SFI5.2发射机318、428、548)相对应的第一IC可以包括输入节点803、804、CDR 813、814、路径选择器805-807、动态解复用器808、重定时触发器823-825、双模式解复用器826、双模式旁通块830以及输出节点845-849。第一IC附加地包括其自身的频率检测器815和分频器850。

与图2的解串行器254相对应的第二IC可以包括输入节点801、802、CDR 811、812、重定时触发器821、822、主解复用块828、可选旁通块832、输出节点840-844、频率检测器815以及分频器850。

在刚才所描述的实施例中，其中，多模式解串行器800分布于两个IC，第一IC可以是多模式的，而第二IC是单模式的。具体地，在100G模式下，第二IC可以从100G应用中的光网络接收4X25G串行数据信号的一半(例如2个)，并且将其转换为五个并行10G数据信号，以用于主机。在此情况下，由于第一IC仅接收串行信号的一半，因此其从光网络接收到的信号的总计数据速率是50G。在一种或多种其它模式下，第一IC可以从40GVSR应用、43G传送应用或43G DQPSK应用中的光网络接收串行数据信号的全部(例如1X40G、1X43G或2X21.5G)，并且将其转换为五个并行10G(或10.75G)数据信号，以用于主机，如前所述。在此情况下，第一IC从光网络接收到的一个或多个串行信号的总计数据速率是40G(或43G)。然而，第一IC是多模式IC，被配置为处理用于100G应用的4X25G串行信号的一半或用于40G VSR应用、43G传送应用和/或43G DQPSK应用的接收到的串行信号的全部，第二IC可以是单模式IC，被配置为处理用于100G应用的4X25G串行信号的剩下一半。

现在参照图9，示出双模式主解复用块900的一个实施例，其可以用在图8B中描述的多模式解串行器800的实施例中。双模式解复用器900可以与图8B的主解复用块826和/或828相对应。

双模式解复用器900包括多个输入解复用器901和902，用于接收多个输入数据通道903和904。每个输入解复用器901和902可以接收单个数据通道，并且生成多个解复用通道，数量取决于操作模式(100G、40G或43G)。模式选择信号905对于输入解复用器901和902选择100G模式或40G/43G模式。图8B的CDR 813和814将两个恢复的时钟信号906和907分别提供给输入解复用器901和902。

耦合到输入解复用器的是多个同步器触发器911-915，用于对解复用数据通道建立时钟而离开输入解复用器901和902，并且对解复用数据通道进行同步。同步器触发器911-915耦合到多个输出复用器921-925。同步器触发器911-915和输出复用器921-925使用图8B的分频器850所提供的下分频时钟908，其可以是例如5GHz时钟。每个输出复用器对两个数据通道执行2:1复用功能，并且生成单个数据通道。

在100G模式下，双模式解复用器900从图8B的初始重定时触发器823和824接收2X25G数据通道。2X25G数据通道被转换为10X5G数据通道(已由模式选择信号905对于每个输入解复用器901和902选择1:5输出模式)，被同步并且提供给五个2:1输出复用器921-925。通过使用5GHz时钟信号908，输出复用器921--925从两个5G输入通道生成10G数据通道931-935。与图8B的主解复用块828对应的第二双模式解复用器可以相似地从初始重定时触发器821和822接收2X25G数据通道，并且生成5X10G数据通道。

在40G VSR(以及43G传送或43G DQPSK)模式下，双模式解复用器900通过两个输入解复用器901和902来接收2X20G(或21.5G)数据通道903和904。模式选择信号905配置输入解复用器901和902，以通过简单地不使用它们的输出中的每一个之一而对到来的数据通道903和904执行1:4解复用功能。因此，2X20G(或21.5G)数据通道被转换为8X5G(或5.375G)数据通道，被同步并且提供给四个输出复用器921、922、924和925。四个输出复用器921、922、924和925中的每一个生成10G(或10.75G)数据通道931、932、934和935。注意，在40G/43G模式下，数据通道933是未使用的。

IV.其它多模式串行器和解串行器配置以及用途

已经关于图6至图9描述了多模式串行器和解串行器的实施例。每个多模式串行器或解串行器可以单独在单个IC或多个IC上实现。此外，多模式串行器和解串行器可以一起在相同IC或多个IC上实现，其中多个IC中的至少一个是共享的。包括多模式串行器和/或解串行器的至少一些元件的集成电路可以称为SerDes IC。

有利的是，所描述的多模式SerDes的实施例可以在至少两种不同应用中使用。以此方式，工程资源以及非再生工程成本可以明显减少。具体地，代替针对不同应用而开发多个IC芯片组，仅需开发一个芯片组。此外，因为一个芯片组解决多种市场需求，所以所得较高的总体积减少了IC的成本，并且带来了对于研发投资的更大回报。

在100G模式下，一个或多个多模式SerDes IC可以将10X10G并行数据通道映射为4X25G串行数据通道，反之亦然。在40GVSR模式、43G传送模式和43G DQPSK模式下，一个或多个SerDes IC可以将5X10G(或10.75G)并行数据通道映射为1X40G(或43G)串行数据通道或2X21.5G串行数据通道，具有可选的21.5GHz时钟，反之亦然。本领域技术人员将认可，可以通过应用本发明的原理，具体地，通过对主复用块和主解复用块进行一些改变，利用不同的100G映射来实现其它多模式SerDes IC。

例如，如果40G模式映射和43G模式映射保持相同，则可以使用具有对于100G应用可以在3:1模式下操作并且对于40G/43G应用可以在2:1模式下操作的四个双模式复用块的多模式串行器来实现从12X8.33G数据通道到4X25G数据通道的100G映射。与之对照的是具有可以在5:2模式或4:2模式下操作的两个双模式复用块的多模式串行器600。在接收方向上，可以使用具有可以对于100G应用在1:3模式下操作并且对于40G/43G应用在1:2模式下操作的四个双模式解复用块的多模式解串行器来将4X25G数据通道映射为12X8.33G数据通道。

可替换地，可以使用具有对于100G应用、40G应用和/或43G应用在2:1模式下操作的四个主复用块的多模式串行器来实现从8X12.5G数据通道到4X25G数据通道的100G映射。在接收方向上，可以使用具有可以对于100G应用、40G应用和/或43G应用在1:2模式下操作的四个主解复用块的多模式解串行器来将4X25G数据通道映射为8X12.5G数据通道。

在又一实施例中，可以使用具有对于100G应用、40G应用和/或43G应用在2:1模式下操作的五个主复用块的多模式串行器来实现从10X10G数据通道到5X20G数据通道的100G映射。可以使用具有可以对于100G应用、40G、应用和/或43G应用在1:2模式下操作的五个主解复用块的多模式解串行器来实现接收方向。在该实施例中，由于8倍频器在100G应用、40G应用与43G应用之间将是共同的，因此多模式串行器的CMU将不需要10倍频器。类似地，由于8分频器在100G应用、40G应用与43G应用之间将是共同的，因此多模式解串行器的CDR将不需要10分频器。

所描述的多模式SerDes IC的架构是灵活的，从而未在此描述的其它用途可以利用这些架构。例如，存在若干测试模式可以验证较容易地使用的SerDes IC和光电器件。一种用于100G应用的测试模式是分别旁通图6的SFI5.2接收机620和图8的SFI5.2发射机830，但分别在4:2模式下使用主复用块622、624，在2:4模式下使用主解复用块826、828。通常地，当SFI5.2块620和830被旁通时，主复用块622和624操作在5:2模式下，而主解复用块826和828操作在2:5模式下。在该测试模式下，仅使用10X10G中的八个输入和10X10G中的八个输出。每对输入或输出然后复用为高速输出和输入之一，然后被承载在一个光波长上，并且因此允许更好地隔离数据在各条信号路径中受影响。

与4:2模式下的主复用块622组合，另一可能的SFI5.2旁通模式(例如其中双模式旁通块620和830正操作在旁通模式而不是SFI5.2接收模式或发送模式下)可以包括在40G模式下运行最终动态高速复用器637，使得(在100G操作期间主复用块622实际接收到的五个中的)四个10G输入直接映射为高速复用器637的40G输出。类似地，输入动态高速解复用器808可以通过2:4模式下的主解复用块来运行在40G模式下，使得40G输入直接映射为输出节点845-849中的四个的4X10G输出。

具有甚至更多信号路径隔离的测试模式将仅使用10X10G输入中的四个和10X10G输出中的四个。主复用块和主解复用块将处于静态模式下，简单地选择期望的输入。以此方式，在多模式串行器中，单个输入将被映射为每个高速输出，并且在多模式解串行器中，每个高速输入将被映射为单个10G输出。这样，任何输入可以被映射为高速输出之一。

另一附加的有用测试模式可以在40G VSR模式、43G传送模式和43GDQPSK模式下采用未使用的高速输出，以输出10GHz或10.75GHz时钟。对于43G传送模式和43G DQPSK模式，这将是除了21.5GHz时钟之外。

在不脱离本发明精神或必要特征的情况下，可以通过其它具体形式来实施本发明。所描述的实施例在所有方面将被看作说明性而非限制性的。因此，本发明的范围由所附权利要求而非前面的描述来指示。落入权利要求的等同物的意义及范围内的所有改变将被包含在其范围内。

Claims (36)

1.一种串行器/解串行器，被配置为支持多数据速率，所述串行器/解串行器包括：

串行器部分，其包括：

第一旁通级，被配置为接收多个发送信号，其中，当所述发送信号处于第一总计数据速率时，所述第一旁通级使得所述发送信号不变地通过而到达复用器级，并且当所述发送信号处于第二总计数据速率时，对发送信号进行解码；

所述复用器级，与所述旁通级的输出耦合，并且被配置为接收未改变的发送信号或解码的发送信号，并且生成多个复用信号；以及

动态复用器，被配置为：将两个所述复用信号组合为单个输出信号；或者取决于所述发送信号的总计数据速率而使得所述复用信号之一不变地通过作为两个或更多输出信号之一；以及

解串行器部分，其包括：

解复用器级，被配置为接收多个重定时信号并且对其进行解复用，所述重定时信号的数量以及解复用信号的数量取决于所述解串行器部分接收到的一个或多个接收信号的总计数据速率，所述一个或多个接收信号处于所述第一总计数据速率或所述第二总计数据速率；以及

第二旁通级，与所述解复用器耦合，并且被配置为：当所述一个或多个接收信号处于所述第一总计数据速率时，使得所述解复用信号不变地通过，而当所述一个或多个接收信号处于所述第二总计数据速率时，对所述解复用信号进行编码。

2.权利要求1所述的串行器/解串行器，其中，所述第一总计数据速率等于100吉比特每秒，而所述第二总计数据速率等于以下数据速率中的一个或多个：

40吉比特每秒甚短范围；

43吉比特每秒传送；以及

43吉比特每秒DQPSK。

3.权利要求2所述的串行器/解串行器，其中：

当所述发送信号的总计数据速率是40吉比特每秒甚短范围或43吉比特每秒传送时，所述动态复用器组合两个复用信号，以获得单个串行信号；以及

当所述发送信号的总计数据速率是100吉比特每秒或43吉比特每秒DQPSK时，所述动态复用器使得所述复用信号之一通过。

4.权利要求2所述的串行器/解串行器，其中：

当所述一个或多个接收信号的总计数据速率等于40吉比特每秒甚短范围、43吉比特每秒传送或43吉比特每秒DQPSK时，所述解复用器级接收两个重定时信号，并且生成四个解复用信号，以及

当所述一个或多个接收信号的总计数据速率等于100吉比特每秒时，所述解复用器级接收四个重定时信号，并且生成十个解复用信号。

5.权利要求2所述的串行器/解串行器，其中，所述解串行器部分实现以下从一个或多个接收信号到处于所述第一总计数据速率的解复用信号的映射中的一个或多个，并且所述串行器部分实现从发送信号到一个或多个输出信号的逆映射：

具有等于25吉比特每秒的数据速率的四个接收信号到具有等于10吉比特每秒的数据速率的十个解复用信号；

具有等于25吉比特每秒的数据速率的四个接收信号到具有等于8.33吉比特每秒的数据速率的十二个解复用信号；

具有等于25吉比特每秒的数据速率的四个接收信号到具有等于12.5吉比特每秒的数据速率的八个解复用信号；

具有等于20吉比特每秒的数据速率的五个接收信号到具有等于10吉比特每秒的数据速率的十个解复用信号。

6.权利要求2所述的串行器/解串行器，其中，所述解串行器部分被配置为执行以下的一个或多个：

将具有等于40吉比特每秒的数据速率的一个接收信号映射为每个都具有等于10吉比特每秒的数据速率的五个编码信号，并且所述串行器部分被配置为将每个都具有等于10吉比特每秒的数据速率的五个发送信号映射为具有等于40吉比特每秒的数据速率的一个输出信号；

将具有等于43吉比特每秒的数据速率的一个接收信号映射为每个都具有等于10.75吉比特每秒的数据速率的五个编码信号，并且所述串行器部分被配置为将每个都具有等于10.75吉比特每秒的数据速率的五个发送信号映射为具有等于40吉比特每秒的数据速率的一个输出信号和21.5吉赫兹时钟信号；或者

将每个都具有等于21.5吉比特每秒的数据速率的两个接收信号映射为每个都具有等于10.75吉比特每秒的数据速率的五个编码信号，并且所述串行器部分被配置为将每个都具有等于10.75吉比特每秒的数据速率的五个发送信号映射为每个都具有等于21.5吉比特每秒的数据速率的两个输出信号和21.5吉赫兹时钟信号，其中所述五个编码信号对应于四个数据通道和一个承载冗余数据的第五抗扭斜通道。

7.权利要求1-6中任意一项所述的串行器/解串行器，其中所述串行器部分和解串行器部分在同一集成电路上共同实现。

8.权利要求1-6中任意一项所述的串行器/解串行器，其中所述串行器部分和解串行器部分在分别不同的集成电路上分离地实现。

9.一种多信道光电器件，包括第一和第二串行器/解串行器，所述第一和第二串行器/解串行器的至少其中之一包括权利要求1-6中任意一项的串行器/解串行器。

10.权利要求9所述的多信道光电器件，其中所述第一串行器/解串行器的解串行器和所述第二串行器/解串行器的解串行器在分别不同的集成电路上实现。

11.权利要求9所述的多信道光电器件，其中所述第一串行器/解串行器的串行器和所述第二串行器/解串行器的串行器在同一集成电路上共同实现。

12.权利要求9所述的多信道光电器件，其中所述第一串行器/解串行器的串行器和所述第二串行器/解串行器的串行器在分别不同的集成电路上实现。

13.权利要求9所述的多信道光电器件，其中至少一个解串行器和至少一个串行器在同一集成电路上共同实现。

14.权利要求9所述的多信道光电器件，其中所述串行器部分包括多个输出，每个输出耦合到相应的调制驱动器，每个调制驱动器耦合到相应的电光换能器，并且光复用器耦合到所述电光换能器。

15.权利要求9所述的多信道光电器件，其中所述解串行器部分包括多个输入，每个输入耦合到相应的后放大器，每个后放大器耦合到相应的光电换能器，并且光解复用器耦合到所述光电换能器。

16.一种多模式串行器，包括：

多个输入节点，用于接收多个第一并行数据信号中的一半，所述第一并行数据信号处于等于100吉比特每秒的第一总计数据速率；

双模式旁通块，耦合到所述输入节点的输出，当所述第一并行数据信号处于所述第一总计数据速率时，所述双模式旁通块使得所述第一并行数据信号中的一半不变地通过；

主复用块，耦合到所述双模式旁通模块的输出，所述主复用块被配置为接收未改变的并行数据信号，并且当所述第一并行数据信号处于所述第一总计数据速率时输出两个第一串行信号；

多个最终重定时触发器，耦合到所述主复用块的输出，所述最终重定时触发器被配置为接收所述串行信号，并且输出两个第一重定时串行信号；以及

动态复用器，耦合到所述最终重定时触发器之一的输出，所述动态复用器被配置为当所述第一并行数据信号处于所述第一总计数据速率时，接收所述第一重定时串行信号之一并且使其通过，其中，

所述输入节点还被配置为接收所有多个第二并行数据信号，所述第二并行数据信号处于第二总计数据速率；

所述双模式旁通块还被配置为当所述第二并行数据信号处于所述第二总计数据速率时，对所述第二并行数据信号进行解码；

所述主复用块还被配置为接收所述解码的并行数据信号，并且当所述第二并行数据信号处于所述第二总计数据速率时，输出两个第二串行信号，所述第二串行信号中的每个的数据速率不同于所述第一串行信号中的每个的数据速率；

所述多个最终重定时触发器还被配置为接收所述第二串行信号，并且输出两个第二重定时串行信号；以及

所述动态复用器还耦合到所述最终重定时触发器中的两个的输出，并且还被配置为将所述两个第二重定时串行信号组合为一个输出信号，并且取决于所述第二总计数据速率而使得所述第二重定时串行信号之一不变地通过。

17.权利要求16所述的多模式串行器，还包括单个时钟倍频单元，其时钟信号被提供给所述主复用块和所述最终重定时触发器。

18.权利要求17所述的多模式串行器，还包括可编程分频器，其耦合到所述时钟倍频单元，用于将所述时钟倍频单元生成的时钟信号的分频形式提供给所述主复用块和所述输入节点。

19.权利要求16所述的多模式串行器，其中，所述输入节点中的每个包括延迟锁定环和时钟以及数据恢复块中的一个或多个。

20.权利要求16所述的多模式串行器，其中，所述主复用块是双模式主复用块，并且包括：

多个输入解复用器，用于接收未改变的并行数据信号或所述解码的并行数据信号，并且将其解复用为多个解复用信号；

多个同步触发器，耦合到所述输入解复用器的输出，并且被配置为对所述解复用信号进行同步，同步触发器的数量与输入解复用器的数量相同；以及

多个输出复用器，耦合到所述同步触发器的输出，并且被配置为接收所述解复用信号，其中，存在比同步触发器更少的输出复用器，并且其中，所述输出复用器对当从所述不变的并行数据信号所生成时的解复用信号执行第一复用操作，并且对当从所述解码的并行数据信号所生成时的所述解复用信号执行第二复用操作，以生成两个第一串行信号或第二串行信号。

21.权利要求20所述的多模式串行器，其中，包括以下的一个或多个：

所述多个输入节点接收每个都具有等于10吉比特每秒的数据速率的五个第一并行数据信号，所述五个并行数据信号不受双模式旁通块而改变，并且由五个2∶1输入解复用器所接收，所述五个2∶1输入解复用器生成十个5吉比特每秒解复用信号，五个同步触发器对所述十个解复用信号进行同步，并且在5∶1模式下操作的两个输出复用器接收所述十个解复用信号，并且生成每个都具有等于25吉比特每秒的数据速率的两个第一串行信号；

所述第二总计数据速率等于40吉比特每秒甚短范围，所述多个输入节点接收每个都具有等于10吉比特每秒的数据速率的五个第二并行数据信号，所述双模式旁通块将所述五个第二并行数据信号解码为每个都具有等于10吉比特每秒的数据速率的四个解码的并行数据信号，四个2∶1输入解复用器接收所述四个解码的并行数据信号，所述四个2∶1输入解复用器生成每个都具有等于5吉比特每秒的数据速率的八个解复用信号，四个同步触发器对所述八个解复用信号进行同步，并且在4∶1模式下操作的两个输出复用器接收所述八个解复用信号，并且生成每个都具有等于20吉比特每秒的数据速率的两个第二串行信号；或者

所述第二总计数据速率等于43吉比特每秒，所述多个输入节点接收每个都具有等于10.75吉比特每秒的数据速率的五个第二并行数据信号，所述双模式旁通块将所述五个第二并行数据信号解码为每个都具有等于10.75吉比特每秒的数据速率的四个解码的并行数据信号，四个2∶1输入解复用器接收所述四个解码的并行数据信号，所述四个2∶1输入解复用器生成每个都具有等于5.375吉比特每秒的数据速率的八个解复用信号，四个同步触发器对所述八个解复用信号进行同步，并且在4∶1模式下操作的两个输出复用器接收所述八个解复用信号，并且生成每个都具有等于21.5吉比特每秒的数据速率的两个第二串行信号，其中所述五个第二并行数据信号对应于四个数据通道和一个承载冗余数据的第五抗扭斜通道。

22.权利要求16所述的多模式串行器，还包括：

多个路径选择器，耦合到所述最终重定时触发器的输出；以及

多个输出驱动器放大器，耦合到所述路径选择器的输出和所述动态复用器的输出；

其中，所述多个路径选择器取决于所述第一总计数据速率或所述第二总计数据速率而将所述重定时信号定向到所述输出驱动器放大器和所述动态复用器。

23.权利要求16所述的多模式串行器，其中：

所述第二总计数据等于40吉比特每秒甚短范围或43吉比特每秒传送，并且所述动态复用器将所述第二重定时串行信号组合为具有等于40吉比特每秒或43吉比特每秒的数据速率的一个输出信号；或者

所述第二总计数据等于43吉比特每秒DQPSK，并且所述动态复用器使得所述两个第二重定时串行信号之一不变地通过，所述两个第二重定时串行信号中的每个具有等于21.5吉比特每秒的数据速率。

24.权利要求16所述的多模式串行器，还包括：

第一集成电路，其包括多个输入节点、双模式旁通块、主复用块、多个最终重定时触发器以及动态复用器，所述第一集成电路被配置为将每个都具有等于10吉比特每秒的数据速率的十个第一并行数据信号中的五个串行化为每个都具有等于25吉比特每秒的数据速率的两个第一重定时串行信号；以及

第二集成电路，被配置为将所述十个第一并行数据信号中的其余五个串行化为每个都具有等于25吉比特每秒的数据速率的两个另外的重定时串行信号。

25.权利要求24所述的多模式串行器，其中，所述第二集成电路包括：

五个输入节点，用于接收所述十个第一并行数据信号中的其它五个；

第二主复用块，耦合到所述五个输入节点的输出，所述第二主复用块被配置为接收所述十个第一并行数据信号中的其它五个，并且输出每个都具有等于25吉比特每秒的数据速率的两个另外的串行信号；以及

两个最终重定时触发器，耦合到所述第二主复用块的输出，所述两个最终重定时触发器被配置为接收所述两个另外的串行信号，并且输出所述两个另外的重定时串行信号。

26.一种多模式解串行器，包括：

多个输入节点，用于接收多个第一串行信号的一半，所述第一串行信号处于等于100吉比特每秒的第一总计数据速率；

动态解复用器，耦合到所述输入节点之一的输出，并且被配置为接收所述第一串行信号之一，并且当所述第一串行信号处于所述第一总计数据速率时，使得其不变地通过而到达第一初始重定时触发器；

多个初始重定时触发器，其包括所述第一初始重定时触发器，所述初始重定时触发器耦合到所述多个输入节点以及所述动态解复用器的输出，并且被配置为接收所述第一串行信号，并且输出第一重定时信号；

主解复用块，耦合到所述初始重定时触发器的输出，所述主解复用块被配置为接收所述第一重定时信号，并且当所述第一串行信号处于所述第一总计数据速率时，输出多个第一并行数据信号；以及

双模式旁通块，耦合到所述主解复用块的输出，所述双模式旁通块被配置为当所述第一串行信号处于所述第一总计数据速率时，使得所述多个第一并行数据信号不变地通过，其中，

所述输入节点还被配置为接收一个或多个第二串行信号，所述一个或多个第二串行信号处于第二总计数据速率；

所述动态解复用器还被配置为进行以下操作中的一个或多个：

接收所述一个或多个第二串行信号之一，并且如果所述一个或多个第二串行信号由两个串行信号构成，则使得所述一个或多个第二串行信号之一不变地通过而到达所述第一初始重定时触发器；以及

接收所述一个或多个第二串行信号之一，并且如果所述一个或多个第二串行信号由一个串行信号构成，则将所述一个或多个第二串行信号之一分离为两个分离的信号，以用于所述第一初始重定时触发器和第二初始重定时触发器；

所述初始重定时触发器还包括所述第二初始重定时触发器，并且还被配置为接收所述两个串行信号或所述两个分离的信号，并且输出第二重定时信号；

所述主解复用块还被配置为接收所述第二重定时信号，并且当所述一个或多个第二串行信号处于所述第二总计数据速率时，输出多个第二并行数据信号；以及

所述双模式旁通块还被配置为将所述第二并行数据信号编码为多个第三并行数据信号，其中，所述第三并行数据信号的数量大于所述第二并行数据信号的数量。

27.权利要求26所述的多模式解串行器，其中，所述输入节点中的每个包括时钟和数据恢复块，用于从所述第一串行信号中的每个恢复时钟信号。

28.权利要求27的多模式解串行器，还包括单个频率检测器，耦合到所述时钟和数据恢复块，其中，所述时钟和数据恢复块共享由所述频率检测器所执行的频率检测功能。

29.权利要求26所述的多模式解串行器，其中，所述主解复用块是双模式主解复用块，并且包括：

多个输入解复用器，用于从所述初始重定时触发器接收所述第一重定时信号或所述第二重定时信号，并且将它们解复用为多个解复用信号，其中，所述输入解复用器对所述第一重定时信号执行第一解复用操作并且对所述第二重定时信号执行第二解复用操作；

多个同步触发器，耦合到所述输入解复用器的输出，并且被配置为接收所述解复用信号并且对其进行同步，所述同步触发器的数量大于所述输入解复用器的数量；以及

多个输出复用器，耦合到所述同步触发器的输出，用于接收所述同步的解复用信号并且对其进行复用，以生成所述第一并行数据信号或所述第二并行数据信号，其中，所述输出复用器的数量与所述同步触发器的数量相同，并且其中，所述第一并行数据信号或第二并行数据信号的数量大于所述第一重定时信号或第二重定时信号的数量。

30.权利要求29所述的多模式解串行器，其中，包括以下的一个或多个：

所述多个输入节点接收每个都具有等于25吉比特每秒的数据速率的两个第一串行信号，在1∶5模式下操作的两个输入解复用器对所述两个第一串行信号进行重定时，并且接收它们，所述输入解复用器生成每个都具有等于5吉比特每秒的数据速率的十个解复用信号，五个同步触发器接收所述十个解复用信号并且对其进行同步，并且五个输出复用器接收所述十个同步的解复用信号，并且生成每个都具有等于10吉比特每秒的数据速率的五个第一并行数据信号；

所述第二总计数据速率等于40吉比特每秒甚短范围，所述输入节点之一接收具有等于40吉比特每秒的数据速率的一个第二串行信号，所述串行信号被分离为每个都具有等于20吉比特每秒的数据速率的两个分离的信号，在1∶4模式下操作的两个输入解复用器对所述两个分离的信号进行重定时并且接收它们，所述输入解复用器生成每个都具有等于5吉比特每秒的数据速率的八个解复用信号，四个同步触发器接收所述八个解复用信号并且对其进行同步，并且四个输出复用器接收所述八个同步的解复用信号，并且生成每个都具有等于10吉比特每秒的数据速率的四个第二并行数据信号；

所述第二总计数据速率等于43吉比特每秒传送，所述输入节点之一接收具有等于43吉比特每秒的数据速率的一个第二串行信号，所述串行信号被分离为每个都具有等于21.5吉比特每秒的数据速率的两个分离的信号，在1∶4模式下操作的两个输入解复用器对所述两个分离的信号进行重定时并且接收它们，所述输入解复用器生成每个都具有等于5.375吉比特每秒的数据速率的八个解复用信号，四个同步触发器接收所述八个解复用信号并且对其进行同步，并且四个输出复用器接收所述八个同步的解复用信号，并且生成每个都具有等于10.75吉比特每秒的数据速率的四个第二并行数据信号；以及

所述第二总计数据速率等于43吉比特每秒DQPSK，所述输入节点中的两个接收每个都具有等于21.5吉比特每秒的数据速率的两个第二串行信号，在1∶4模式下操作的两个输入解复用器对所述两个串行信号进行重定时并且接收它们，所述输入解复用器生成每个都具有等于5.375吉比特每秒的数据速率的八个解复用信号，四个同步触发器接收所述八个解复用信号并且对其进行同步，并且四个输出复用器接收所述八个同步的解复用信号，并且生成每个都具有等于10.75吉比特每秒的数据速率的四个第二并行数据信号。

31.权利要求30所述的多模式解串行器，其中：

所述第二总计数据速率等于40吉比特每秒甚短范围，并且所述双模式旁通块将所述四个第二并行数据信号编码为每个都具有等于10吉比特每秒的数据速率的五个第三并行数据信号；或者

所述第二总计数据速率等于43吉比特每秒传送或43吉比特每秒DQPSK，并且所述双模式旁通块将所述四个第二并行数据信号编码为每个都具有等于10.75吉比特每秒的数据速率的五个第三并行数据信号，其中所述五个第三并行数据信号对应于四个数据通道和一个承载冗余数据的第五抗扭斜通道。

32.权利要求26所述的多模式解串行器，还包括：

多个路径选择器，耦合到所述初始重定时触发器的输入；以及

多个限幅放大器，耦合到所述路径选择器和所述动态解复用器的输入；

其中，所述多个路径选择器取决于所述第一总计数据速率或所述第二总计数据速率而将所述第一串行信号的一半或所述一个或多个第二串行信号从所述限幅放大器定向到所述重定时触发器。

33.权利要求26所述的多模式解串行器，还包括：

第一集成电路，其包括所述多个输入节点、动态解复用器、多个初始重定时触发器、主解复用块以及双模式旁通块，所述第一集成电路被配置为将每个都具有等于25吉比特每秒的数据速率的四个第一串行信号中的两个解串行为每个都具有等于10吉比特每秒的数据速率的五个第一并行数据信号；以及

第二集成电路，被配置为将所述四个第一串行信号中的其它两个解串行为每个都具有等于10吉比特每秒的数据速率的五个另外的并行数据信号。

34.权利要求33所述的多模式解串行器，其中，所述第二集成电路包括：

两个输入节点，用于接收所述四个第一串行信号中的所述其它两个；

两个初始重定时触发器，耦合到所述两个输入节点的输出，并且被配置为接收所述四个第一串行信号中的所述其它两个，并且输出每个都具有等于25吉比特每秒的数据速率的两个重定时信号；以及

第二主解复用块，耦合到所述两个初始重定时触发器的输出，所述第二主解复用块被配置为接收所述两个重定时信号，并且输出所述五个另外的并行数据信号。

35.一种串行器/解串行器，被配置为支持多数据速率，所述串行器/解串行器包括：

串行器部分，其包括：

第一旁通级，用于当多个并行发送信号处于等于100吉比特每秒的第一总计数据速率时接收所述并行发送信号中的一半，所述第一旁通级被配置为将所述并行发送信号中的所述一半提供给复用器级；

所述复用器级与所述第一旁通级的输出耦合，并且被配置为接收所述并行发送信号中的所述一半，并且以所述第一总计数据速率的一半生成第一多个串行发送信号；

第一重定时级，与所述复用器级的输出耦合，并且被配置为接收所述第一串行发送信号并且对其进行重定时；以及

输出级，与所述第一重定时级的输出耦合，并且被配置为当所述并行发送信号处于所述第一总计数据速率时，接收所述第一重定时串行发送信号，并且将其输出到多个发送光学器件；以及解串行器部分，其包括：

输入级，用于从多个接收光学器件接收多个串行接收信号中的一半，并且当所述串行接收信号处于所述第一总计数据速率时，将所述串行接收信号中的所述一半提供给第二重定时级；

所述第二重定时级与所述输入级的输出耦合，并且被配置为接收所述串行接收信号中的所述一半，并且对其进行重定时；

解复用器级，与所述第二重定时级的输出耦合，并且被配置为接收所述重定时的串行接收信号，并且以所述第一总计数据速率的一半生成第一多个并行接收信号；以及

第二旁通级，与所述解复用器级耦合，用于接收所述第一并行接收信号，并且当所述串行接收信号处于所述第一总计数据速率时，将所述第一并行接收信号提供给主机，其中，

对于所述串行器部分：

所述第一旁通级还被配置为当所述并行发送信号处于第二总计数据速率时，接收所有所述多个并行发送信号，并且还被配置为将处于所述第二总计数据速率的所述并行发送信号解码为多个解码的并行发送信号。

所述复用器级还被配置为接收所述解码的并行发送信号，并且以所述第二总计数据速率生成第二多个串行发送信号，其中，所述复用器级所执行的复用功能取决于所述并行发送信号的总计数据速率而不同；

所述第一重定时级还被配置为接收所述第二串行发送信号，并且对其进行重定时；以及

所述输出级还被配置为接收所述第二重定时串行发送信号，以及：

如果所述第二总计数据速率等于43吉比特每秒DQPSK，

则将所述第二重定时串行发送信号输出到两个发送光学器件；或者

如果所述第二总计数据速率等于40吉比特每秒甚短范围或43吉比特每秒传送，则将所述第二重定时串行发送信号组合为一个高速串行发送信号，以用于输出到一个发送光学器件；以及

对于所述解串行器部分：

所述输入级还被配置为：

以所述第二总计数据速率接收一个高速串行接收信号，将所述一个高速串行接收信号划分为两个串行接收信号，并且如果所述第二总计数据速率等于40吉比特每秒甚短范围或43吉比特每秒传送，则将所述两个串行接收信号提供给所述第二重定时级；或者

以所述第二总计数据速率接收两个串行接收信号，并且如果所述第二总计数据速率等于43吉比特每秒DQPSK，则将所述两个串行接收信号提供给所述第二重定时级，

所述第二重定时级还被配置为接收处于所述第二总计数据速率的所述两个串行接收信号，并且对其进行重定时；

所述解复用器级还被配置为接收所述重定时的串行接收信号，并且以所述第二总计数据速率生成第二多个并行接收信号；以及

所述第二旁通级还被配置为接收所述第二并行接收信号，并且将所述第二并行接收信号编码为多个编码的并行接收信号。

36.权利要求35所述的串行器/解串行器，还包括：

第一集成电路，包括所述串行器部分和所述解串行器部分，所述第一集成电路被配置为：

将每个都具有等于10吉比特每秒的数据速率的十个并行发送信号中的五个串行化为每个都具有等于25吉比特每秒的数据速率的两个第一重定时串行发送信号；以及

将每个都具有等于25吉比特每秒的数据速率的四个串行接收信号中的两个解串行化为每个都具有等于10吉比特每秒的数据速率的五个第一并行接收信号；以及

第二集成电路，包括第二串行器部分和第二解串行器部分，所述第二集成电路被配置为：

将所述十个并行发送信号中的其它五个串行化为每个都具有等于25吉比特每秒的数据速率的两个另外的重定时的串行发送信号；以及

将所述四个串行接收信号中的所述其它两个解串行化为每个都具有等于10吉比特每秒的数据速率的五个另外的并行接收信号。

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