CN101573903B - 用于在光电设备中使用的串化器/解串器 - Google Patents

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Abstract

一种光电设备实现串化器阵列电路或多通道CDR电路以缩减电路的成本及尺寸。高效的串化器阵列电路包括共用单个CMU的功能性的多个串化器块，以将多个串行信号从串化器块的最终级时钟脉冲输出。高效的多通道CDR电路包括用于获取多个数据信号中的一个数据信号的时钟的单个CDR，以及使用恢复的时钟来获取多个数据信号的数据的多个DLL。作为另一种选择，高效的多通道CDR电路包括单个频率采集回路及多个数据采集回路。

Description

用于在光电设备中使用的串化器/解串器
发明背景
1.技术领域
本发明总体上涉及用于高速数据传输的系统及设备。更具体地说，本发明的实施例涉及具有共用功能性以对来自主机(例如，MAC设备、成帧器或FEC处理器)的多个数据信号进行高效的处理的系统及设备。
2.现有技术
计算及网络化技术改变了我们的世界。随着通过网络传输的信息量的增大，高速传输变得越来越关键。很多高速数据传输网络依赖光收发器及相似的设备来促进通过光纤对具体体现为光信号的形式的数字数据的发送及接收。因此，在范围从小到小型局域网(LAN)至大到因特网的主干网的各种各样的高速应用中找到光网络。
通常，这样的网络中的数据发送是通过诸如激光器或发光二极管(LED)的光发射器(称作电光换能器)来实现的。在电流通过电光换能器时，电光换能器发光，所发射的光的强度是电流量的函数。数据接收通常是通过光接收器(称作光电换能器)(其示例为光电二极管)来实现的。光电换能器接收光并产生电流，所产生的电流的量是所接收到的光的强度的函数。通常将电光换能器与光电换能器集成到单个光电设备(例如，光收发器)中。
很多光电设备架构使用比从在其上使用电信号的线卡接收电信号更高的信令速率，通过光纤来发送光信号。这要求设备从较高的光数据速率转换到较低的电数据速率以及从较低的电数据速率转换到较高的光数据速率。这样的设备的示例是遵照300针MSA或XENPAK形状因子标准的那些设备。将执行该功能的IC组件称作串化器/解串器，也通常称作SerDes。
SerDes的串化器部分以第一信号速率从线卡接收两个或更多个并行数据信号，并以第二信号速率提供一个或更多个串行数据信号作为输出。尽管输出串行数据信号传送相同的数据量，但是输出串行数据信号的数量通常比输入并行数据信号的数量少。结果，并行数据信号中的一个数据信号的信号速率比串行数据信号中的一个数据信号的信号速率小。为了实现这一转换，串化器在各个输入数据通道上包含时钟及数据恢复(“CDR”)及/或延迟锁相环(“DLL”)功能以接收来自线卡的数据。串化器通常包含用于对串行数据信号速率所需的高速率时钟进行合成的时钟倍频单元(“CMU”)以及与被复用到一个输出串行信号上的M个输入并行数据通道相对应的、比率为M:1的复用器。注意，在串化器将M个输入并行数据信号串化到一个输出串行数据信号上时，并行数据信号速率是串行数据信号速率的1/M。当然，也可以将M个输入并行数据通道复用到X个输出串行数据通道上(其中，X小于M)，在这种情况下，并行数据信号速率是串行数据信号速率的X/M。如在本文中所使用的，可以使用“单通道串化器”来指代将多个信号复用到单个信号中的串化器，可以使用“多通道串化器”来指代将多个信号复用到不少于两个信号的较少数量的信号中的串化器。
SerDes的解串器部分进行与串化器所进行的功能相反的功能。它具有恢复串行数据流时钟的输入CDR，并且可以具有将串行数据时钟脉冲输入到其中的输入触发器。于是，存在将单个(或X个)串行数据流解复用成M个电数据流的1:M(或X:M)解复用器。“单通道解串器”指代将单个输入信号解复用成多个信号并且通常具有单个CDR的解串器，而“多通道解串器”指代将多个输入信号解复用成更多数量的信号并且通常具有多个CDR的解串器，CDR的数量与输入信号的数量相对应。注意，在SerDes可以在多个信号与单个信号或多个信号与较少数量的信号之间转换时，也可以将“单通道”及“多通道”的称谓分别地应用于SerDes。
其他光电设备架构使用同一信令速率通过光纤来发送光信号并接收来自线卡的电信号，结果不需要SerDes在高的光数据速率与低的电数据速率之间进行转换。例如，XFP形状因子标准使用XFI接口标准。它具有被映射到单个10G光数据流的单个10G电数据流。可以利用电到光方向的单个CDR及光到电方向的单个CDR来实现这样的设备。
随着对光网络中的点之间的更高的数据传输速度的需求的增加，提出及/或开发了包括一个较高速度的光通道或具有相对高的合计速度的多个较低速度的光通道的单通道设备架构及多通道设备架构。在光的每通道数据速率与电的每通道数据速率不同时，取决于光通道的数量及其他因素，这些设备架构需要多通道SerDes或单通道SerDes。另外，多通道设备架构可能需要多个单通道SerDes或多通道SerDes。在光的每通道数据速率与电的每通道数据速率相同时，同样取决于光通道的数量，这些设备架构需要多通道CDR功能或单通道CDR功能。如本文中所使用的，多通道CDR或CDR功能指代可以对多个数据通道的时钟及数据进行恢复并提供相同数量的恢复的数据通道的CDR。相反的是，单通道CDR或CDR功能指代可以对单个数据通道的时钟及数据进行恢复并提供单个恢复的数据通道的CDR。
实现单通道或多通道的多个串化器的常规方法是将上述的标准串化器架构重复N次(例如，对N个光通道中的每个光通道重复一次)，因而会耗费N倍的硅面积。相似的是，实现多通道CDR的常规方法是将标准CDR架构重复N次，因而会耗费N倍的硅面积。
发明内容
本发明的实施例旨在提供用于高速数据传输的系统及设备。具体地说，本发明的实施例使得能够使用具有共用功能性的串化器阵列或多通道CDR。以此方式，使包含串化器阵列及/或多通道CDR的集成电路的尺寸及成本缩减。
根据本发明的一个实施例，高效的串化器阵列包括两个或更多个串化器块。各个串化器块包括：输入级，其用于从主机接收并行数据信号并将其恢复；FIFO(先入先出)阵列，其用于接收恢复的数据信号；以及复用器，其用于将恢复的并行数据信号串化成一个或更多个串行数据信号。单个CMU接收基准时钟，并使用该基准时钟来合成用于一个或更多个串行数据信号的较高速率的时钟信号。通过向串化器块提供较高速率的时钟信号，各个串化器块共用单个CMU的功能性。
根据本发明的另一实施例，多通道CDR包括两个或更多个CDR块，各个CDR块包括数据采集回路。CDR块中的一个CDR块还包括频率采集回路。所述频率采集回路利用基准时钟来锁定到输入数据信号的频率上。在实现频率锁定时，数据采集块从各个输入数据信号获取数据。
本发明的这些及其他优点及特征将根据以下说明书及所附权利要求书而变得显而易见，或者可以通过实践如下文中所阐述的本发明来习得。
附图说明
为了进一步阐明本发明的上述及其他优点及特征，将通过参照附图中所例示的本发明的特定实施例来对本发明进行更具体的描述。应当理解，这些附图仅描绘了本发明的典型实施例，因此不应认为其限制本发明的范围。将通过使用附图以附加的特异性及细节来描述并解释本发明，在附图中：
图1描绘了其中可以实践本发明的实施例的示例性收发器模块；
图2描绘了其中可以实践本发明的实施例的第二示例性收发器模块；
图3例示了单通道串化器；
图4例示了根据本发明的一个实施例的多通道串化器；
图5A及图5B例示了根据本发明的实施例的多通道CDR；以及
图6更详细地描绘了图5B中的多通道CDR的实施例。
具体实施方式
下面将参照附图来描述本发明的示例性实施例的不同方面。应当理解，附图是这些示例性实施例的图解性及示意性表示，因此并不限制本发明的范围，并且附图不必按比例绘制。
本发明可以在其中通过光电设备来发送并接收数据的多种系统架构中实现。如本文中所使用的，术语“光电设备”包括既具有光组件又具有电组件的设备。光电设备的示例包括但并不限于应答器、收发器、发射器及/或接收器。本发明涉及其组件共用功能性来处理多个电数据通道的高效光电设备。该光电设备可以示例性地用在电信网络、局域网、城域网、存储区域网、广域网等中。本发明的原理可以在当前可用的或未来可能针对40G、50G或100G的信令而开发的任何形状因子的光电设备中不受约束地实现。然而，应当理解，该光电设备不必遵照标准化的形状因子要求，并且可以具有根据特定设计的任何尺寸或结构。
I.示例性操作环境
图1例示了其中可以使用本发明的原理的示例性多通道光收发器100，还描绘了设备100、主机150、光纤光缆160、光纤光缆170之间的相互作用。尽管将详细地描述光收发器100，但是仅通过例示的方式来描述光收发器100，而并非限制本发明的范围。具体地说，用于促进一种类型的多通道传输技术的组件中的一些组件可能是或者不是另一种类型的多通道传输技术中所必需的。例如，在本实施例中，多通道光收发器100实现波分复用(WDM)以通过单模光纤(SMF)160、单模光纤170来发送并接收多个数据通道，需要光复用器(MUX)来发送光信号并需要光解复用器(DEMUX)来接收光信号。然而，本发明还可以用在实现其他多通道传输技术(例如，并行光学及正交复用(包括差分正交相移键控(DQPSK))的多通道收发器中。另外，本发明可以在单通道收发器中实现。因此，光纤光缆160、光纤光缆170可以包括SMF、多模光纤(MMF)、并行带状光纤等。
在操作过程中，模块100可以从诸如媒体访问控制器(“MAC”)卡或成帧器的主机设备150接收10通道的并行电数据流108以作为携带光信号的5个数据发送到SMF 160上。这10个电信号被提供给5个发送通道(每通道两个电信号)以作为5个光信号来发射，各发送通道包括串化器、驱动器及电光换能器。更详细地说，对5个串化器块112提供10个电信号，各串化器块将两个电信号的组串化成一个输出电信号。当然，各串化器112可以是接收任意数量的输入电信号并输出一个或更多个经串化的信号的单通道串化器或多通道串化器。因此，本发明不应限于将两个电信号串化成一个电信号的单通道串化器。
在将10个电信号串化成5个电信号之后，将这5个电信号提供给驱动5个电光换能器116来发射代表5个电信号中所携带的信息的5个光信号的5个调制驱动器114。5个电光换能器中的各个电光换能器包括具有任意合适的结构的光源，包括但不限于分布式反馈激光器(“DFB”)、垂直腔表面发射激光器(“VCSEL”)、冷却或非冷却的外调制激光器(“EML”)、具有锁波器的EML、法布里珀罗激光器、发光二极管(“LED”)等。在本实施例中，5个电光换能器116包括作为单个半导体组件制造的5个EML的阵列，但是也可以使用其他的布局、光源及材料。
热电冷却器(“TEC”)117可以连接到电光换能器116以使各个换能器的波长发射稳定化并吸收由各个换能器所耗散的能量。
由于本实施例实现WDM，因此由换能器116所发射的5个光信号分别占据不同的波长通道。在一个实施例中，可以从国际电信联盟电信标准化部门(ITU-T)的推荐G.694.1所规定的200千兆赫(或“GHz”)密集波分复用(DWDM)网格中选择波长，并且将换能器116构造成产生所选择的波长处的光信号。电光换能器116连接到DWDM MUX 118，由换能器116所发射的5个光信号被光复用并通过单个物理链接(即SMF 160)来传输。本领域技术人员应认识到，可以实现其他结构。例如，电光换能器可以包括被构造成发射从由ITU-T G.694.2所规定的20纳米(或“nm”)粗WDM(“CWDM”)网格中选择的光信号的冷却或非冷却DML的阵列。在这种情况下，DML阵列连接到CWDM MUX，光通道被复用并通过单个SMF或MMF来传输。
多通道收发器100还被构造成从SMF 170接收光复用信号。所接收到的光复用信号通过执行与MUX 118相反的功能的光DEMUX 124。在本实施例中，DEMUX包括1:5 DEMUX，这意味着通过DEMUX 124的一个复用光信号被分成5个单独的光信号，5个信号中的各个信号占据不同的波长通道。将这5个光信号提供给5个接收通道，各接收通道包括光电换能器、后置放大器及解串器。
更详细地说，将从DEMUX 124接收到的5个光信号提供给将光信号转换成电信号的5个光电换能器126。各个光电换能器126包括诸如光电二极管、雪崩光电二极管(APD)、P型区-本征层-N型区光电二极管(PIN)等的光检测器。在本实施例中，5个光电换能器126包括在单片磷化铟上制造的5个PIN的阵列，但是也可以使用其他的布局、换能器及材料。
将由光电换能器126所产生的5个电信号提供给放大各个电信号的5个后置放大器128。后置放大器128可以包括跨阻放大器(“TIA”)的阵列，但是也可以使用其他类型的放大器。将经放大的电信号提供给5个解串器电路130。各个解串器130可以使用CDR来从经放大的电信号中提取嵌入的时钟并将各电信号解串成两个或更多个并行电信号。将所得到的10个电信号提供给主机150。本领域技术人员应认识到，取决于每解串器输入信号的数量，5个解串器130中的各个解串器可以是单通道解串器或多通道解串器。因此，本发明不应限于将一个电信号解串成两个电信号的单通道解串器。
最后，模块100还包括微控制器106。微控制器106可以以多种方式来使用，包括通过例如调整各个驱动器114及/或后置放大器128的设置来对收发器100的动态变化性能进行优化。诸如I2C接口142及硬件I/O144的多种接口可以允许微处理器与主机及/或收发器100内的硬件组件直接地通信。
图2例示了其中可以使用本发明的原理的第二示例性多通道光收发器200，还描绘了设备200、主机250、并行带状光纤260、并行带状光纤270之间的相互作用。仅通过例示的方式来描述光收发器200，而并非限制本发明的范围。本实现与图1中的实现之间的区别特征与模块200与主机之间的电信号速率相对于光信号速率的比率有关。在图1中，主机与模块之间的电信号速率小于到光纤及来自光纤的光信号速率，具体地说，比率为1∶2。作为比较，图2中的实现中的主机与模块之间的电信号速率相对于光信号速率的比率总是为1∶1。因此，即使图2描绘了实现并行光学的收发器，本发明的原理也等同地适用在实现其中电信号速率相对于光信号速率的比率为1∶1的波分复用(WDM)(密集波分复用或粗波分复用)及正交复用的收发器中。
在操作过程中，模块200可以从主机250接收5个电信号208以作为携带光信号的5个数据发送到SMF 260上。这5个电信号被提供给5个发送通道以作为5个光信号来发射，各发送通道包括时钟及数据恢复(“CDR”)块、驱动器及电光换能器。CDR块212接收5个电信号，并且可以在时钟及数据恢复过程中使用共同的基准时钟信号(REFCLK)242对所接收到的信号进行频率锁定。在CDR块212从5个输入的电信号208中恢复数据及时钟之后，将5个电信号提供给驱动5个电光换能器216来发射代表5个电信号中所携带的信息的5个光信号的5个调制驱动器214。根据本发明的本实施例，电光换能器216包括VCSEL的阵列，但是也可以使用最适合于特定应用的其他电光换能器。
在本实施例中，电光换能器216可以分别发射同一波长(例如，对于VCSEL，约为850nm)处的光信号。然后，通过单独的光纤260来传输这些光信号。由于通过各光纤仅传输一个光信号，因此没有必要在收发器200中包括光MUX。
模块200还可以接收5个光信号，并将其提供给5个接收通道，各接收通道包括光电换能器、后置放大器及CDR块。光电换能器226及后置放大器228的操作与图1中的光电换能器126及后置放大器128的操作相似，因此不再详述。将代表所接收到的5个光信号的5个经放大的电信号提供给CDR块230。CDR块230可以对经放大的信号的数据进行采样，并在时间及幅度上对其进行量化，使用REFCLK信号242来恢复时钟及数据信号。将恢复的电输出数据信号238提供给主机250。
与图1中的收发器100相似的是，图2中的收发器200还可以包括用于对模块200的动态变化性能进行优化并与主机250及/或收发器200内的硬件组件通信的微处理器206。
II.示例性高效SerDes阵列
参照图3，描绘了经简化的单通道串化器300的一个实施例。该串化器可以用在系统的光信令速率高于电信令速率时的光收发器中，如同在图1中的实施例中那样。该串化器可以通过将多个电信号组合成较快的时钟速率的较少的信号来将较低速的并行电信号转换成较高速的串行电信号。串化器300可以包括各种组件，包括光接口单元302、多通道输入级304(例如，CDR及/或延迟锁相环(DLL)阵列)、多通道FIFO阵列306、M:1复用器308及时钟复用器单元(CMU)310。
串化器300接收多个并行数据信号TXDATAIN 312，并提供高速串行数据TXDATAOUT 314。为了讨论的目的，用M来表示所接收到的并行数据信号的数量。将串行数据提供给驱动器及将串行电数据转换成光数据的光源(未示出)。本领域技术人员应认识到，并行数据信号及串行数据信号可以实现为差分信号或单端信号。
串化器300并入了根据在集成电路300的输入端子上提供的基准时钟选择信号320(REFSEL)来选择提供给CMU 310的基准时钟318的源的选择器电路(例如，复用器)316。在所例示的实施例中可选择的时钟包括固定基准时钟322(REFCLK)以及还用于将数据时钟脉冲输入到FIFO 306中的TXCLKIN 324。因为不再需要提供单独的基准时钟，因此使用FIFO时钟324作为CMU基准时钟使得串化器300的设计可以更简单。
相应的是，合适的接口电路302接收低速并行数据信号312及低速时钟324。例如，合适的数据及时钟输入接口302可以符合SFI-4.1接口标准，该标准规定了将分别在约622MHz处的16个电数据通道转换成约10 G数据速率以及相反的转换。作为另一种选择，接口302可以符合SFI-5.1标准，该标准规定了将分别在约2.5GHz处的16个电数据通道转换成约40G数据速率以及相反的转换。根据特定实施例，可以存在其他合适的接口302，本发明不应限于明确地说明的标准。通常，如SFI-4.1、SFI-5.1及其他接口标准所要求的，在对输入并行电信号进行解码时，包括接口单元302。因此，接口单元302并不是所有的实现中所必需的(例如，在由主机来进行解码时)。
可以使用运用了基于延迟锁相环(DLL)或压控振荡器(VCO)的实现的每通道专用CDR 304来恢复数据时钟及M个数据通道。可以将来自DLL的重构数据及时钟通道时钟脉冲输入到FIFO阵列306中。CMU310提供用于从FIFO 306中读出数据的时钟信号326。在所例示的实施例中，使用M:1复用器来选择M比特字中的要被写入到FIFO中以在TXDATAOUT 314上串行输出的比特。CMU将所选择的基准时钟的频率倍频到串行传输数据速率。尽管图3例示了单通道串化器，但是本领域技术人员应认识到，可以利用与图3中的组件相似的组件，通过用M:X复用器替代图3中的M:1复用器308来实现多通道串化器(其中，X表示输出信号的数量，X小于M且大于1)。
现在参照图4，结合图1及图3来描述本发明的一个实施例。图4例示了可以在图1中的多通道应答器100中实现的高效串化器阵列电路400。电路400可以与图1中的串化器阵列112相对应，具有N个单通道串化器块(402a及402b直到402n)，其中各个串化器块可以接受M个并行信号并输出一个经串化的信号。然而，在其他实施例中，各个串化器块402a至402n可以包括多通道串化器。在所示出的结构中，电路400具有N个串行输出通道及M×N个并行输入通道。多通道串化器400电路可以在高速光网络中实现以将M×N个并行电通道串化成N个电通道并最终到N个光通道。
实现具有等同的功能性的串化器阵列的常规方法是将图3中所描述的标准串化器架构重复N次，因而会耗费N倍的硅面积。然而，有利的是，图4中的实施例减少了实现N阵列串化器(例如，具有N个串化器的串化器阵列)所需的硅面积的量。
在图4中的实施例中，一个串化器块402a包括如图3中所例示的标准串化器架构。即，块402a包括可选的接口电路404a、M通道输入级406a(例如，M通道CDR及/或DLL阵列)、M通道FIFO阵列408a、M:1复用器410a(另选的可以是多通道串化器中的M:X复用器)、CMU412及选择器电路414。然而，其余的块402b直到402n不重复标准串化器架构。而是块402a至402n共用时钟复用器单元412及选择器电路414的功能性，从而使串化器阵列电路400所需的硅面积减小(N-1)个CMU。这样，块402b包括可选的接口电路404b、输入级406b、M通道FIFO阵列408b及M:1复用器410b。相似的是，块402n包括可选的接口电路404n、输入级406n、M通道FIFO阵列408n及M:1复用器410n。
在操作中，各个块402a至402n分别在接口电路404a至404n处接收低速时钟及M个输入电信号。在任何数据编码或解码由主机来进行的情况下，各个串化器块可以使用专用的CDR 406a至406n来接收低速时钟及M个输入电信号，而不需要接口电路。各个块402a至402n使用例如运用了基于DLL或VCO实现的每信号专用CDR，分别在输入级406a至406n处恢复时钟及M个数据信号。可以将来自DLL的恢复的时钟及数据信号分别时钟脉冲输入到FIFO阵列408a至408n中。CMU 412将经倍频的时钟信号416提供给用于从FIFO中读出数据的FIFO阵列408a至408n。N个块中的各个块中的M:1复用器410a至410n分别将M个并行信号组合成单个经串化的通道，将其作为输出提供给驱动器及光源阵列N个串行通道418a及418b直到418n。在另选的实施例中，N个多通道串化器402a至402n中的各个多通道串化器中的M:X复用器将M个并行信号组合成X个串行信号。
III.示例性高效多通道CDR
现在将参照图5A及图5B来例示高效多通道时钟及数据恢复(“CDR”)电路500及550的两个实施例。例如，可以沿其中电信号速率相对于光信号速率的比率为1∶1的多通道收发器的电到光方向或光到电方向来实现高效多通道CDR电路500及550。例如，电路500或电路550可以与图2中的EO-CDR阵列212或OE-CDR阵列230相对应。另外，可以在多通道解串器中实现电路500或电路550，以在利用解复用器将多个数据信号分成更多数量的数据信号之前恢复多个数据信号上的时钟及数据。
根据图5A中的实施例，电路500可以接收包括如由DATAN 502n所表示的其他潜在的电输入信号中的DATA1 502a及DATA2 502b的N个电输入信号。电路500恢复N个数据信号502a至502n的时钟及数据，并将N个恢复的信号504a、504b及504n提供给：(1)N个驱动器(在EOCDR电路的情况下)；(2)主机(在OE CDR电路的情况下)；以及(3)解复用器(在多通道解串器的情况下)。输入信号502a、502b及502n的信号速率与输出信号504a、504b及504n的信号速率相同。
恢复N个输入电数据信号的时钟及数据的常规方法将传统的CDR结构重复N次，从而会耗费N倍的硅面积。然而，根据本实施例，N个延迟锁相环(DLL)508a及508b直到508n共用单个CDR 506的频率检测功能，从而使实现多通道CDR电路所需的成本及硅面积缩减。
具体地说，单个CDR 506(或时钟倍频比为1∶1的CMU)使用固定的时钟基准504来恢复输入数据信号502a的时钟信号。作为另一种选择，CDR 506可以使用输入数据信号502a作为其时钟输入。将恢复的时钟510提供给DLL 508a。另外，将恢复的时钟510提供给DLL 508b及任何其他的DLL 508n。DLL 508a、DLL 508b直到DLL 508n的各个DLL使用恢复的时钟510来从N个输入信号502a及502b直到502n中恢复数据。有利的是，N个DLL的实现比N个CDR的实现更有效，这是因为各个DLL仅需获取输入信号的相位，而各个CDR必须既获取输入信号的相位又获取输入信号的频率。
图5B例示了使实现多通道CDR电路所需的成本及硅面积缩减的另一实施例。与图5A中的电路500一样，电路550可以接收包括如由DATAN502n所表示的其他潜在的电输入信号中的DATA1 552A及DATA2 552b的N个电输入信号，恢复N个数据信号的时钟及数据，并将N个恢复的信号554a、554b及554n提供给N个驱动器或主机系统。与图5A中的电路500相对照，图5B中的高效多通道CDR电路550包括N个CDR 556a、556b及556n，而不是单个CDR。然而，N个CDR 556a、556b及556n共用单个频率锁定检测器558，从而使实现多通道CDR电路550所需的成本及硅面积缩减。
根据图5B中的实施例，频率检测器558接收基准时钟信号REFCLK560，并使用它来恢复输入信号552a、552b及552n中的各个输入信号的时钟信号。将恢复的时钟信号562提供给CDR 556a、556b及556n中的各个CDR，以从输入信号552a、552b及552n中恢复数据。在一个实施例中，频率检测器558中的输入复用器从CDR 556a至556n循环通过各个单独的信号以顺序地进行频率检测功能。然后，可以取决于多通道CDR电路550是EO CDR电路、OE CDR电路或是在多通道解串器中实现而将恢复的数据信号554a、554b及554n提供给N个驱动器、主机或复用器以用于后续的处理。
图6更详细地例示了具有由所有的数据通道共用的单个频率锁定检测器的多通道CDR电路600(例如，参照图5B所描述的电路550)的一个实施例。电路600包括如由块602n所例示的其他潜在的CDR中的多个CDR 602a及602b。各个CDR包括数据采集回路，并且可以从数据缓存器606a、606b或606n接收输入数据信号604a、604b或604n并从中恢复数据。
在本实施例中，第一CDR 602a具有双回路架构，并且，除了数据采集回路620a以外，还包括由所有的CDR 602a、602b及602n所共用的频率采集回路或频率锁定检测器610。频率采集回路610由相位-频率检测器(“PFD”)608、电荷泵612a、环路滤波器614a、压控振荡器(“VCO”)616a、可编程分频器618及可编程分频器622组成。频率采集回路610用于将VCO频率锁定到可以在多种频率之间选择的输入基准时钟频率(“REFCLK”)624。REFSEL信号626将分频器618及分频器622构造成使得可以对给定的基准时钟频率作出适当的比较。基于计数器的频率比较器628对基准时钟频率及经分频的VCO频率进行监视，生成指示VCO616a例如在基准时钟624的1500ppm内时的频率锁定条件的信号。然后，在电荷泵612a之前的复用器632切换到数据采集回路620a。
数据采集回路620a包括继电型相位检测器634a、电荷泵612a、环路滤波器614a及VCO 616a。在频率采集回路610与数据采集回路620a之间共用电荷泵612a、环路滤波器614a及VCO 616a。数据采集回路620a将残余频率误差驱动到零并对准VCO 616的相位以实现最佳采样。
CDR 602b及CDR 602n还包括数据采集回路620b及620n，但是它们不具有频率锁定检测器或频率采集回路。具体地说，CDR 602b包括继电型相位检测器634b、电荷泵612b、环路滤波器614b及VCO 616b。相似的是，CDR 602n包括继电型相位检测器634n、电荷泵612n、环路滤波器614n及VCO 616n。除了被提供给复用器632以外，由频率比较器628所生成的指示频率锁定条件的信号还被提供给接通CDR 602b及CDR602n的数据采集回路620b及数据采集回路620n的开关636b及开关636n。以这种方式，所有的输入数据通道可以共用一个频率采集回路或频率锁定检测器，从而使多通道CDR电路的成本及尺寸缩减。
在不背离本发明的精神或本质特征的前提下，本发明可以以其他特定的形式来实施。无论从哪方面来看，都应当认为所描述的实施例仅是例示性的而非限制性的。因此，本发明的范围并非由前述说明书而是由所附权利要求书来指示。落入权利要求书的等同物的内涵及范围内的所有的改变包含在权利要求书的范围内。

Claims (16)

1.一种串化器阵列，包括：
多个串化器块，各个串化器块能够接收多个并行数据通道并包括：
输入级，其用于从由串化器块所接收到的所述多个并行数据通道中的各个并行数据通道中恢复时钟信号及数据，并提供多个恢复的并行数据通道作为输出；
先入先出阵列，其连接到所述输入级，所述多个恢复的并行数据通道可被时钟脉冲输入到其中；以及
复用器，其连接到所述先入先出阵列，用于对所述多个恢复的并行数据通道进行串化；以及
单个时钟倍频单元，其用于接收基准时钟信号，并将经倍频的时钟信号提供给所述多个串化器块中的各个串化器块中的所述先入先出阵列，经倍频的时钟信号用于以比所接收到的并行数据通道的数据速率更快的数据速率从各个串化器块中的所述先入先出阵列中读出数据。
2.根据权利要求1所述的串化器阵列，其中，所述输入级中的各个输入级包括下述中的一个或更多个：
多个时钟及数据恢复电路；
多个延迟锁相环；以及
多个压控振荡器，
用于从所述多个并行数据通道中的各个并行数据通道中恢复所述时钟信号及数据。
3.根据权利要求1所述的串化器阵列，该串化器阵列还包括：选择器电路，其用于选择由所述单个时钟倍频单元所接收到的所述基准时钟信号的源。
4.根据权利要求3所述的串化器阵列，其中，所述选择器电路包括复用器。
5.根据权利要求3所述的串化器阵列，其中，到所述选择器电路的可选择的时钟输入包括固定基准时钟(322)及低速时钟(324)。
6.根据权利要求3所述的串化器阵列，其中，所述选择器电路提供 所有所述串化器块的基准时钟选择功能性。
7.根据权利要求3所述的串化器阵列，其中，所述选择器电路及所述时钟倍频单元包含在所述串化器块中的一个串化器块中。
8.根据权利要求1所述的串化器阵列，其中，各个串化器块还包括：接口电路，其用于对所述多个并行数据通道进行解码。
9.根据权利要求8所述的串化器阵列，其中，所述接口电路符合SFI-4.1或SFI-5.1接口标准。
10.根据权利要求1所述的串化器阵列，其中，各个串化器块包括单通道串化器或多通道串化器。
11.一种多通道光收发器，包包根据权利要求1-10中的任一项所述的串化器阵列，所述多通道光收发器还包括：
调制驱动器阵列，包括多个调制驱动器，所述多个调制驱动器中的每个调制驱动器被构造成用于与所述串化器阵列的相对应的串化器块连通；
光源阵列，包括多个光源，所述多个光源中的每个光源被构造成由相对应的调制驱动器来驱动；
光复用器，被构造成用于与所述多个光源连通，并被构造成对从所述光源接收到的光信号进行光复用；
光解复用器，被构造成接收输入的光复用信号并对其进行解复用；
光接收器阵列，包括多个光电换能器，所述多个光电换能器中的每个光电换能器被构造成用于与所述光解复用器连通；
放大器阵列，包括多个后置放大器，所述多个后置放大器中的每个后置放大器被构造成用于与所述光接收器阵列中的相应的光电换能器连通；以及
解串器阵列，包括多个解串器，所述多个解串器中的每个解串器被构造成用于与所述放大器阵列的相应的后置放大器连通。
12.根据权利要求11所述的多通道光收发器，其中，所述光源中的一个或更多个光源包括分布式反馈激光器(DFB)、垂直腔表面发射激光器(VCSEL)、外调制激光器(EML)、具有锁波器的EML、法布里珀罗(FP)激光器、发光二极管(LED)及冷却或非冷却DML的阵列之一。
13.根据权利要求11所述的多通道光收发器，其中，所述光电换能 器中的一个光电换能器包括光电二极管、雪崩光电二极管(APD)或P型区-本征层-N型区(PIN)光电二极管之一。
14.根据权利要求11所述的多通道光收发器，还包括：热电冷却器(TEC)，热连接到所述光源阵列。
15.根据权利要求11所述的多通道光收发器，其中，所述光复用器包括波分复用器，并且所述光解复用器包括波分解复用器。
16.根据权利要求11-15中的任一项所述的多通道光收发器，其中，所述多通道光收发器可以下列数据速率之一操作：40GB/s、50Gb/s及100Gb/s。 
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