CN111193525A - 多路径时钟及数据恢复 - Google Patents

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Abstract

本申请案涉及多路径时钟及数据恢复。描述操作以提供灵活I/O路径用于串行数据通信的多路径时钟及数据恢复电路以及多路径I/O装置。例如时钟及数据恢复电路的有源单向组件可用于实施不同的I/O路径。减少用于高速串行数据传输的带宽及信号降级。

Description

多路径时钟及数据恢复
技术领域
本发明涉及串行数据通信，特定来说涉及用于串行数据通信的多路径时钟及数据恢复电路及多路径I/O装置。
背景技术
用于在装置之间发射高速串行数据的协议不断地被新颖及改进版本所修订。此类协议的实例包含DisplayPort标准、高清多媒体接口(HDMI)标准、串行ATA标准、外围组件互连高速(PCI-E)标准及通用串行总线(USB)标准。然而，此类协议通常将输入/输出(I/O)路径与物理层接口配合使用，所述接口将特定I/O引脚用作输入或输出。I/O引脚功能性的此特定性增加部署成本。举例来说，由于固定I/O引脚布局引起的几何约束，部署有密集服务器的数据中心需要复杂的缆线布线。此外，由于针对I/O引脚的特定物理信道(例如，上载信道)无法响应于改变数据业务模式而用于不同目的(例如，作为下载信道)，因此I/O引脚功能性的固定性质可导致贯穿资源的上载或下载的错误分配。
尽管此类数据通信协议的发展已经在例如数据速率的特征方面产生显著改进，但在I/O路径灵活性方面却没有显著进步。改进I/O路径灵活性的常规方法与针对高速串行通信的电路设计面临的越来越大的挑战相关联。举例来说，用于增加I/O路径灵活性的常规电路设计是无源开关的矩阵(“无源矩阵开关”)。如图1A中所描绘，具有四个端口(P1到P4)的实例无源矩阵开关设计包含四个无源开关组件S12、S14、S32及S34。这些无源开关中的每一者允许信号在所枚举端口之间沿任一方向上传播。不幸的是，无源矩阵开关及/或信道中的无源组件引起信号带宽限制及插入损耗，其导致对于高速串行通信来说不可接受的信号降级。
参照图1B，在一些增加I/O路径灵活性的常规方法中，将由数字状态机(未展示)控制的有源组件A1到A4与无源矩阵开关组合以补偿由无源组件引起的信号降级。有源组件及无源矩阵开关的此组合在本文中被称为“有源矩阵开关”。不幸的是，与双向无源组件相反，有源组件是单向的。结果，常规有源矩阵开关具有与无源开关介接的两个单向有源组件(例如，A1及A2各自耦合到开关S12)，一者专用于上游业务，且另一者专用于下游业务。应了解，在某些应用中，专用电路在上游业务与下游业务之间均等地平衡，但实际数据业务的量(例如，数据有效载荷)在一个方向上可能相对于另一方向较大。举例来说，下游业务可高于上游业务。
虽然常规有源矩阵开关有助于解决由无源组件及/或信道引起的信号降级，但并行上游及下游分支含有冗余(即，重复)电路。例如，针对具有四个端口(P1到P4)的实例无源矩阵开关设计，需要具有等同组件的四组电路(例如，两组用以处置来自P1->2,4及P3->2,4的路径，且两组用以处置来自P2->1,3及P4->1,3的路径。就电力及半导体裸片面积使用来说，此冗余效率低下，借此限制常规有源矩阵开关满足需要I/O路径灵活性的电路的实际需求的能力。
半双工信号中继器的实例部署将是有启发性的。在串行通信系统中，由信号中继器执行的信号调节是一项关键任务。中继器可用于广泛范围的应用，其包含重驱动器及重定时器。中继器的一个目的是重新产生信号以提高高速接口的信号质量。中继器是解决更高数据速率跨越每一个行业及串行数据协议引入的信号完整性挑战的一项关键技术。
在例如在具有信号重新产生能力的集线器装置中的半双工信号中继器的实例部署中，在上游路径中，初始有源组件可为连续时间线性均衡器(CTLE)以校正由高频发射线引起的损耗及失真及/或补偿由信道引起的插入损耗。这之后可为例如决策反馈均衡器(DFE)，其使用经检测符号的反馈来产生信道输出的估计。举例来说，可经由反馈有限冲激响应(FIR)滤波器从经检测符号的反馈直接减去符号间干扰(ISI)。DFE之后可为例如单向时钟及数据恢复(CDR)电路，其用于从串行数据流提取定时信息，以允许接收电路对发射符号进行解码，这对于产生接收信号的高保真度副本是必需的，借此从串行数据流恢复时钟及数据。单向CDR后面可跟随例如与后续电路级的特性匹配的驱动器电路，例如连接到主机装置的USB 3.0兼容缆线。继续所述实例，在下游路径中，从主机装置接收信号的初始有源组件是第二CTLE，然后是另一DFE，单向CDR及驱动器，其用于在连接到目的地从装置的USB3.0兼容缆线上驱动信号。
应了解，尽管此半双工信号中继器具有增加的灵活性，但仍然存在例如单向CDR电路的电路复制品。此冗余导致功耗及半导体裸片面积的损失。应进一步了解，损失的规模基于I/O路径的数目而增加。举例来说，在具有n个从端口的集线器装置中，针对这些端口中的每一者存在冗余电路，因此电力及面积损失乘以n。
即使当n等于1时，此类电力及面积损失也可能很大。举例来说，为支持高数据速率，通信电路必须满足严格的性能规范，例如低位出错率(BER)，这要求具有低抖动组件的单向CDR。因此，支持高速串行通信标准的单向CDR通常是大型且耗电的电路，这是因为其通常包含主CDR环路及具有相位锁定环路(PLL)或延迟锁定环路(DLL)的多相位产生器电路)。作为实例，由于片上环路滤波器及高频电压控制振荡器的缘故，支持高速串行通信标准的单向CDR可能很大且耗电。多相位产生器输出近似传入数据速率多个相位分离信号，并将其馈送到主CDR环路。多个相位检测器用于检测相位误差的正负号，所述相位误差的正负号用于控制恢复时钟信号的相位，以便使主CDR环路在输入数据眼中居中。在某些架构中，来自电压控制振荡器的高速时钟将馈送相位检测器并比较传入数据以产生早期/晚期信号。这些早期/晚期信号用于控制电压控制振荡器频率，以便于与传入数据同步。
用于高速串行通信的单向CDR的设计由于线性度、噪声灵敏度、操作电压范围、面积及电力之间的权衡取舍而变得复杂。举例来说，由于电容密度及/或泄漏问题，环路滤波器的电容通常会消耗最大面积。应了解，由于例如与单向CDR连接的装置数目的增加，泄漏可能更高。当在芯片上实施环路滤波器电容时，环路滤波器电容消耗大面积，例如(举例来说)，用于重定时器电路的裸片面积的50％或更多。除较大之外，单向CDR还至少部分地由于高速相位检测器及高速电压控制振荡器而为耗电的。
具有单向CDR电路的常规中继器(例如，重定时器、重计时器)设计不经设计以按提供电力及大小有效的有源矩阵开关的方式与无源矩阵开关介接。
一种市售中继器电路实施单独上游及下游信道，并且被描述为在双向信号调节中具有应用。双向性是指双信道电路，一个信道专用于发射，且另一信道专用于接收，其中每一信道具有其自己的单向CDR。具有单独上游及下游信道的中继器电路的另一实例被描述为单个信道双向CDR。中继器电路经设计用于小形状因子封装(SFP28)物理接口，其是全双工接口，可同时发射及接收，例如通过单独铜或光纤缆线，或通过使用波分多路复用的单个光纤电缆。单个信道是指全双工发射/接收对，因此中继器电路的双向CDR是指双信道电路，一个信道专用于发射，另一信道专用于接收，其中每一信道具有其自己的单向CDR。针对以上两个实例的电路设计具有两个单向CDR，两个输出端口，两个输入端口，并且没有I/O端口，因此所述电路设计不希望与无源矩阵开关介接，以提供电力及大小有效有源矩阵开关。
不同的市售中继器电路减少上游及下游信道中有源组件(例如单向CDR)中的冗余，并且在数据表中被描述为具有集成式重计时器的双向I/O。然而，双向I/O限于单个I/O端口、SDI_IO±端口(出于本发明的目的，单端I/O接口及差分I/O接口两者都称为单个I/O)。不存在第二I/O端口，因为100欧姆驱动器及PCB EQ有源组件分别具有专用发射及接收端口。实际上，数据表的特征列表中描述的100欧姆环回输出模式允许100欧姆驱动器及PCBEQ同时传播信号，因此两个有源组件将不耦合到共享物理信道以形成I/O端口，如耦合到75欧姆终端网络的缆线EQ及缆线驱动器有源组件所说明。100欧姆驱动器及PCB EQ将不经配置以共享物理信道，因为这将增加后续电路级上的负载，例如在PCB上，此是归因于通向100欧姆驱动器及PCB EQ有源组件的PCB迹线。所述电路具有一个单向CDR、两个输出端口、一个输入端口及一个I/O端口，且因此电路未经设计以与无源矩阵开关介接以提供电力及大小有效有源矩阵开关。
发明内容
根据第一类实施方案，一种电路包含：第一输入/输出(I/O)端口，其耦合到第一发射电路及第一接收电路。所述电路还包含第二I/O端口，其耦合到第二发射电路及第二接收电路。所述电路还包含第一单向时钟及数据恢复(CDR)电路，其包含：第一接收端口，其经配置以接收符合串行数据协议的第一接收信号；第一发射端口，其经配置以使用从所述第一接收信号产生的恢复时钟信号来发射从所述第一接收信号产生的恢复数据信号。所述电路还包含第一多路径电路，其经配置以将所述第一单向CDR电路选择性地耦合到所述第一发射电路及所述第一接收电路或所述第二发射电路及所述第二接收电路。所描述技术的实施方案可包含硬件、方法或过程或计算机可存取媒体上的计算机软件。
第一类实施方案内的实施方案可包含以下特征中的一或多者。所述第一多路径电路可进一步包含：第一信号选择电路，其经配置以将所述第一发射端口选择性地耦合到所述第一发射电路的输入或所述第二发射电路的输入。所述电路还可包含第二信号选择电路，其经配置以将所述第一接收端口选择性地耦合到所述第一接收电路的输出或所述第二接收电路的输出。所述电路还可包含第一控制电路，其经配置以控制所述第一信号选择电路，以用于将所述第一发射端口选择性地耦合到所述第一发射电路的所述输入或所述第二发射电路的所述输入，或控制所述第二信号选择电路，以用于将所述第一接收端口选择性地耦合到所述第一接收电路的所述输出或所述第二接收电路的所述输出。所述第一单向CDR电路可进一步包含：第一电路，其经配置以产生所述恢复时钟信号，以用于产生所述恢复数据信号以用于在所述第一单向CDR电路的所述第一发射端口处输出，所述恢复数据信号是从所述第一单向CDR电路的所述第一接收端口处的所述第一接收信号产生的；第二电路，其经配置以检测所述接收信号中的第一转变，检测所述恢复数据信号中的第二转变，并基于所述第一接收信号的所述第一转变的特性及所述恢复数据信号的所述第二转变的特性来产生一或多个输出；第三电路，其经配置以检测所述恢复时钟信号中的第三转变，检测所述第一接收信号中的第四转变，并产生表示所述第三转变与所述第四转变的关系的一或多个输出；及第四电路，其经配置以发射所述第二电路的所述一或多个输出中的至少一者以用于控制所述第一电路，或发射所述第三电路的所述一或多个输出中的一者以用于控制所述第一电路。所述电路可进一步包含：第三I/O端口，其耦合到第三发射电路及第三接收电路。所述电路还可包含第四I/O端口，其耦合到第四发射电路及第四接收电路；第二单向CDR电路，其包含：第二接收端口、第二发射端口。所述电路还可包含第二多路径电路，其经配置以将所述第二单向CDR电路选择性地耦合到所述第三发射电路及所述第三接收电路或所述第四发射电路及所述第四接收电路。所述电路可进一步包含：矩阵开关，其中所述第一I/O端口耦合到所述矩阵开关的第一端口，且所述第三I/O端口耦合到所述矩阵开关的第二端口，所述矩阵开关由所述第一多路径电路及/或所述第二多路径电路控制。所述矩阵开关可进一步包含第三端口及第四端口，并且所述第一多路径电路及/或所述第二多路径电路进一步经配置以将所述第一单向CDR电路的所述第一发射端口选择性地耦合到所述矩阵开关的所述第三端口或所述矩阵开关的所述第四端口，并将所述第二单向CDR电路的所述第二发射端口选择性地耦合到所述矩阵开关的所述第三端口或所述矩阵开关的所述第四端口。所述第一多路径电路可进一步经配置以基于从一或多个发射装置接收的一或多个信号的特性而将所述第一单向CDR电路选择性地耦合到所述第一发射电路及所述第一接收电路或所述第二发射电路及所述第二接收电路。所述第二多路径电路可进一步经配置以基于从所述一或多个发射装置接收的所述一或多个信号的所述特性而将所述第二单向CDR电路选择性地耦合到所述第三发射电路及所述第三接收电路或所述第四发射电路及所述第四接收电路。所述第一多路径电路可进一步经配置以基于从一或多个发射装置接收的一或多个信号的特性而将所述第一单向CDR电路选择性地耦合到所述第一发射电路及所述第一接收电路或所述第二发射电路及所述第二接收电路。所述电路可进一步包含：第三I/O端口，其耦合到第三发射电路及第三接收电路。所述电路还可包含所述第一多路径电路，其进一步经配置以将所述第一单向CDR电路选择性地耦合到所述第三发射电路及所述第三接收电路。所述第一多路径电路可进一步经配置以控制所述第一单向CDR的所述第一发射端口到所述第一发射电路的所述输入及所述第二发射电路的所述输入两者的所述耦合。所述第一多路径电路还包含具有数字逻辑门的多路复用器，所述数字逻辑门经配置用于将所述第一发射端口选择性地耦合到所述第一发射电路的所述输入或所述第二发射电路的所述输入。所述第一接收电路可包含均衡器。所述第一多路径电路可进一步经配置以当使用所述第二发射电路及/或所述第二接收电路传播数据时，将所述第一发射电路及/或所述第一接收电路设置到低电力状态。所描述技术的实施方案可包含硬件、方法或过程或计算机可存取媒体上的计算机软件。
根据第二类实施方案，一种半双工中继器电路包含：第一输入/输出I/O端口，其耦合到第一发射电路及第一接收电路。所述半双工中继器电路还包含第二I/O端口，其耦合到第二发射电路及第二接收电路。所述半双工中继器电路还包含第一单向时钟及数据恢复(CDR)电路，其包含：第一接收端口，其经配置以接收符合串行数据协议的第一接收信号；第一发射端口，其经配置以使用从所述第一接收信号产生的恢复时钟信号来发射从所述第一接收信号产生的恢复数据信号。所述半双工中继器电路还包含第一多路径电路，其经配置以将所述第一单向CDR电路选择性地耦合到所述第一发射电路及所述第一接收电路或所述第二发射电路及所述第二接收电路。所描述技术的实施方案可包含硬件、方法或过程或计算机可存取媒体上的计算机软件。
第二类实施方案内的实施方案可包含：第三I/O端口，其耦合到第三发射电路及第三接收电路。所述电路还可包含所述第一多路径电路，其进一步经配置以将所述第一单向CDR电路选择性地耦合到所述第三发射电路及所述第三接收电路。所述电路其中所述第一多路径电路进一步经配置以控制所述第一单向CDR的所述第一发射端口到所述第一发射电路的所述输入及所述第二发射电路的所述输入两者的所述耦合。所述电路其中所述第一多路径电路包含具有数字逻辑门的多路复用器，所述数字逻辑门经配置用于将所述第一发射端口选择性地耦合到所述第一发射电路的所述输入或所述第二发射电路的所述输入。所述电路其中所述第一接收电路包含均衡器。所述电路其中所述第一多路径电路进一步经配置以当使用所述第二发射电路及/或所述第二接收电路传播数据时，将所述第一发射电路及/或所述第一接收电路设置到低电力状态。所描述技术的实施方案可包含硬件、方法或过程或计算机可存取媒体上的计算机软件。
根据第三类实施方案，一种电路包含：第一输入/输出(I/O)端口，其耦合到第一发射电路及第一接收电路。所述电路还可包含第二I/O端口，其耦合到第二发射电路及第二接收电路；第一单向电路，其包含：第一接收端口，其经配置以接收符合串行数据协议的第一接收信号；第一发射端口，其经配置以发射从所述第一接收信号产生的数据信号。所述电路还可包含第一多路径电路，其经配置以将所述第一单向CDR电路选择性地耦合到所述第一发射电路及所述第一接收电路或所述第二发射电路及所述第二接收电路。所述第三类实施方案内的实施方案可包含：第一单向电路，其可进一步包含：第一电路，其经配置以产生恢复时钟信号，以用于产生所述数据信号以用于在所述第一单向CDR电路的所述第一发射端口处输出，所述数据信号是从所述第一单向电路的所述第一接收端口处的所述第一接收信号产生的；第二电路，其经配置以检测所述接收信号中的第一转变，检测所述恢复数据信号中的第二转变，并基于所述第一接收信号的所述第一转变的特性及所述恢复数据信号的所述第二转变的特性来产生一或多个输出；第三电路，其经配置以检测所述恢复时钟信号中的第三转变，检测所述第一接收信号中的第四转变，并产生表示所述第三转变与所述第四转变的关系的一或多个输出；及第四电路，其经配置以发射所述第二电路的所述一或多个输出中的至少一者以用于控制所述第一电路，或发射所述第三电路的所述一或多个输出中的一者以用于控制所述第一电路。所述电路可进一步包含：第三I/O端口，其耦合到第三发射电路及第三接收电路。所述电路还可包含第四I/O端口，其耦合到第四发射电路及第四接收电路；第二单向CDR电路，其包含：第二接收端口、第二发射端口。所述电路还可包含第二多路径电路，其经配置以将所述第二单向CDR电路选择性地耦合到所述第三发射电路及所述第三接收电路或所述第四发射电路及所述第四接收电路。所述电路还可包含矩阵开关，其中所述第一I/O端口耦合到所述矩阵开关的第一端口，且所述第三I/O端口耦合到所述矩阵开关的第二端口，所述矩阵开关由所述第一控制电路及/或所述第二控制电路控制。所描述技术的实施方案可包含硬件、方法或过程或计算机可存取媒体上的计算机软件。
通过参考说明书的其余部分及图式，可实现对各种实施方案的性质及优点的进一步理解。
附图说明
图1A到B是矩阵开关的简化框图。
图1C到E是包含多路径CDR的实施方案的串行数据传输系统的简化框图。
图2是多路径CDR的特定实施方案的简化框图。
图3是多路径CDR的另一种特定实施方案的简化框图。
图4是多路径CDR的阵列的特定实施方案的简化框图。
图5是多路径CDR的另一特定实施方案的简化框图。
具体实施方式
现在将详细参考特定实施方案。这些实施方案的实例在附图中说明。提供这些实例是出于说明性目的，并且不希望限制本发明的范围。而是，所描述实施方案的替代、修改及等效物包含在由所附权利要求书界定的本发明的范围内。另外，可提供特定细节以便促进对所描述实施方案的透彻理解。可在不具有一些或所有这些细节的情况下实践本发明范围内的一些实施方案。此外，为清楚起见，可能未详细描述众所周知的特征。
本发明描述用于数据通信的多路径时钟及数据恢复(CDR)电路以及多路径I/O装置。根据一些实施方案，多路径CDR电路包含具有接收端口及发射端口的一个单向CDR电路(例如，具有用于从接收信号提取恢复时钟信号的反馈环路的单个CDR)，所述接收端口可耦合到不同的I/O端口，所述发射端口可耦合到不同的I/O端口。多路径CDR电路可使用单个单向CDR以在不同I/O端口处的特定I/O端口处重复(例如，其包含重新定时或重新计时)接收信号。举例来说，针对3端口多路径CDR电路(例如，端口I/O1、I/O2及I/O3)，单个单向CDR可在多个路径I/O1->I/O2、I/O1->I/O3、I/O2->I/O1、I/O2->I/O3、I/O3->I/O1及I/O3->I/O2中的每一者中提供中继器功能性。多路径CDR电路中不同I/O端口的数目可按比例调整到任何数目n>1，同时仍使用一个单向CDR电路。
通过在提供I/O路径灵活性同时最小化由单向CDR操作所消耗的电力及裸片面积，当前揭示的多路径CDR电路改进高速串行通信装置实施适合不断发展的应用需求的不同操作模式的能力。作为实例，当互连数据中心中的密集服务器部署时，可重新配置针对物理连接器的输入及输出引脚的几何布置，以减轻定向约束。作为另一实例，针对具有2端口多路径CDR电路的阵列的装置，可基于经感测业务模式(例如，上载业务大、下载业务大或平衡业务)跨越总数目的信道n+m自适应地分配针对下游信道的特定数目n及针对上游信道的特定数目m。作为另一实例，针对具有5端口多路径CDR电路的装置(例如，具有一个主机端口及四个从端口的集线器装置)，可从主机装置向例如四个连接从装置中的全部广播来自单个单向CDR的发射端口的信号。应了解，本文提出的实例是说明性的，并不希望限制所揭示多路径CDR电路及多路径I/O装置的应用范围。
在一些实施方案中，每一I/O端口耦合到专用于I/O端口的发射电路(例如，3抽头驱动器)及接收电路(例如，由DFE跟随的CTLE)。举例来说，n端口多路径CDR具有一个单向CDR以及n组发射电路及接收电路(例如，n个3抽头驱动器、n个CTLE及n个DFE)。可使用例如数字逻辑门、无源开关及/或三态组件从/到一个单向CDR的发射(接收)端口多路复用(多路分用)n组发射(接收)电路。多路复用及多路分用电路(统称为“DE/MUX电路”)可由嵌入有多路径CDR的数字状态机控制。
在各种实施方案中，发射电路及接收电路中的有源组件可由数字状态机来掉电，例如(举例来说)与控制DE/MUX电路的逻辑协同，借此节省电力。
在某些实施方案中，由本发明启用的电路利用发射电路及接收电路中的冗余来减少其它有源组件中的冗余，例如所需的单向CDR数目，同时提供I/O路径灵活性的优势。应了解，与用于单向CDR操作的电路相比，发射电路及接收电路的多个实例是具有面积效率的，且因此不会导致裸片面积的显著增加。此外，针对特定配置不需要的发射电路及接收电路的例子可通过例如嵌入多路径CDR中的数字状态机来掉电，借此减少冗余电路消耗的额外电业务。
应了解，减少由无源组件引起的信号降级及/或使用相同有源组件来实施上游路径或下游路径(包含(但不限于)单向CDR)的灵活I/O路径可在电力、裸片面积及/或成本方面增加效率。作为一个实例，能够针对上游路径或下游路径配置单个单向CDR，相对于常规装置，所需的单向CDR的数目可减少一半。作为另一实例，将两个I/O端口与单个单向CDR接口介接提供针对多路径I/O装置(例如具有电力及大小有效有源矩阵开关的装置)的构建块。
如本文所指，端口是单端接口或差分接口对，且与专用于发射信号的输出端口及专用于接收信号的输入端口相比，I/O端口可使用时间多路复用来接收信号或发射信号。
图1C是描绘串行总线通信系统100的实施方案的实例的框图。串行总线通信系统100包含上游装置102、下游装置104及串行总线106-1。应了解，串行总线通信系统100可为双向通信系统，其中上游装置102能够发射及接收，且下游装置104能够发射及接收。在双向通信系统中，上游装置102及下游装置104中的任一者或两者包含本文描述的多路径时钟及数据恢复电路。举例来说，在包含全双工实施方案的串行总线通信系统100的双向实施方案中，两个多路径时钟及数据恢复电路可位于上游装置102或下游装置104中，或一个多路径时钟及数据恢复电路可位于上游装置102或下游装置104中的每一者中。作为另一实例，在包含半双工实施方案的串行总线通信系统100的双向实施方案中，一个多路径时钟及数据恢复电路可位于上游装置102或下游装置104中。
图1D是描绘其中串行总线106-2包含串联耦合的一或多个中间信号调节装置(单独地及共同地“中继器108”)的实施方案的实例的框图。应了解，可取决于串行总线的迹线或缆线长度在串行总线106-2中使用单个中继器108。出于清楚而非限制的目的，应假定使用迹线。因此，中继器108可用作针对串行总线106-2的串行链路驱动器接口，或多个中继器108可用于提供针对串行总线106-2的串行链路驱动器接口。另外，应了解，串行总线106-2包含在传输媒体中形成的迹线，例如导电材料或用于传播电信号的其它构件。还应了解，针对其中使用多个中继器108的实施方案，中继器中的一或多者可包含如本文描述的多路径时钟及数据恢复电路中的一或多者。应进一步理解，包含一或多个中继器的串行总线通信系统100的实施方案可为全双工双向的或半双工双向的。
图1E是描绘包含上游装置102、下游装置104及串行总线106-3的实施方案的实例的框图。串行总线106-3包含一或多个中间信号调节装置(单独地及统称为“中继器108”)，其具有如本文描述的多路径时钟及数据恢复单元中的一或多者。此外，存在至少第二上游装置110或至少第二下游装置112。应了解，本文揭示的技术考虑上游装置的数目n及下游装置的数目m中的任何排列，其中n≥1并且m≥1。在某一类别的实施方案中，n+m个装置可共享特定中间信号调节装置中的单个多路径时钟及数据恢复电路。举例来说，针对具有一个主机端口及四个从端口的集线器装置，一个上游装置及四个下游装置可共享多路径时钟及数据恢复电路。在一些实施方案中，n+m个上游/下游装置可共享构成中继器108的一或多个中间信号调节装置中包含的一或多个多路径时钟及数据恢复电路。作为实例，针对具有p>1多路径时钟及数据恢复电路的阵列的集线器装置，每一多路径时钟及数据恢复可基于例如经感测业务模式(例如，上载带宽、下载带宽)而跨越n+m个上游/下游装置自适应地分配。
相对于图1C到E，上游装置102及/或中继器108可在更大装置或系统中实施，例如在包含(但不限于)输入/输出(“I/O”)集线器、根联合体、服务器及笔记本插接站等的各种集成电路或装置中的任何者中。此外，应了解，下游装置104可被嵌入在更大装置或系统中，例如在各种外围装置中的任何者中，其包含(但不限于)硬盘驱动器、图形卡及子卡等。应了解，贯穿本发明对上游装置及下游装置的参考是出于实例目的而非限制性的，并且上游装置及下游装置的实例可对应于用于不利用主从或分层拓扑的串行标准的终端通信装置。
经由串行总线106-1、106-2及/或106-3的通信可使用差分或单端信令协议。举例来说，上游装置102可包含用于提供差分信号的差分输出驱动器(未展示)。下游装置104可包含差分输入驱动器(未展示)。中继器108(在存在的情况下)处理来自上游装置102的输出发射，以将此经处理输出发射提供到另一中继器或直接提供到下游装置104。下游装置104可包含差分输入驱动器(未展示)。存在许多已知差分数字信令协议，其可与串行总线通信系统100一起使用，例如(举例来说)，电流模式逻辑(“CML”)、差分短截线串联端接逻辑(“SSTL”)、差分高速收发器逻辑(“HSTL”)、低电压差分信令(“LVDS”)、差分低电压正发射极耦合逻辑(“LVPECL”)及低摆幅差分信令(“RSDS”)以及其它差分数字信令协议。另外，设想其中使用单端串行接口协议的实施方案，例如(举例来说)例如用于PCI的低电压晶体管-晶体管逻辑(“LVTTL”)及低电压互补金属氧化物半导体(“LVCMOS”)以及其它单端串行接口协议。常规地，PCI使用LVTTL输入缓冲器及推拉式输出缓冲器。
图2是包含具有单向CDR 200的中继器208的实施方案的简化框图，单向CDR 200操作以将时钟/数据选通与传入数据对准以实现低位出错率。单向CDR 200包含接收端口212，其用于从多路径电路230中的信号调节电路(未展示)接收对应于在IO1P及IO1N上接收的差分信号或由上游装置202输出的单端信号的信号。
为清楚起见，用单线描绘中继器208内的块之间的连接，但将理解，取决于实施方案，其可表示单端或差分信号。应进一步注意，串行数据可使用不归零(NRZ)或归零(RZ)信令。
应了解，图2将时钟及数据恢复电路200描述为处于中间信号调节装置中，例如在定位在上游装置202与下游装置204之间的中继器208中。然而，应注意，如本文描述的时钟及数据恢复电路200可包含在下游装置204的接收器电路或针对上游装置202的接收器电路中。
单向CDR 200进一步包含频率误差检测器222及相位误差检测器224，其各自其经配置以从接收端口212接收传入信号。频率误差检测器222及相位误差检测器224还各自经配置以向恢复时钟产生电路214提供输出以用于产生恢复时钟信号。单向CDR 200还包含选择逻辑210，其用于控制是否将频率误差检测器222或相位误差检测器224的输出提供给恢复时钟产生电路214。频率误差检测器222及/或相位误差检测器224还各自经配置以提供输出到发射端口216，以用于经由差分迹线IO2P及IO2N通过多路径电路230中的信号调节电路(未展示)将信号发射到例如下游装置204的目的地。
单向CDR 200的某些实施方案包含基于参考的时钟及数据恢复电路，其包含对应于频率误差检测器222的频率锁定环路(FLL)及对应于相位误差检测器224的相位锁定环路(PLL)。在FLL中使用由晶体振荡器产生的参考时钟来朝向传入数据速率驱动恢复时钟产生电路214中的VCO频率。频率获取之后，PLL实现锁相，并且VCO时钟与传入数据对准。两个单独环路滤波器(一者用于PLL(或延迟锁定环路(DLL))，且一者用于FLL)，分别独立设置PLL及FLL的环路动态。在一些实施方案中，选择逻辑210控制哪个环路滤波器被应用于主CDR环路。
应了解，本文揭示的技术不限于基于参考的CDR。在某些实施方案中，可使用无参考CDR设计，借此消除对额外时钟源(例如晶体振荡器)的需求。
应注意，由于例如PLL、FLL及/或DLL的有源元件，所以单向CDR 200是单向有源组件。因此，图2展示通过单向CDR 200的单向传输路径207。在没有多路径电路230的情况下，所属领域的一般技术人员将理解，与单向CDR 200大体上等同的电路可专用于从下游装置204发射串行数据以用于在上游装置202处接收，并且中继器208可包含与单向CDR 200大体上等同的额外电路，单向CDR 200专用于从下游装置204接收串行数据以发射到上游装置202。
在图2中，多路径电路230及单向CDR 200的组合使得单向CDR 200能够用于实施上游装置202与下游装置204之间的上游信道或下游信道。如本文所提及，使用单向CDR 200来实施上游信道或下游信道是指使用相同单向CDR电路(例如，频率误差检测器222、相位误差检测器224、选择逻辑210及恢复时钟产生电路214)来实施上游信道或下游信道。这有别于由一群组CDR相关电路实现的双向数据传输，所述电路包含例如两个或更多个频率误差检测器，每一者专用于上游信道或下游信道。例如，具有称为双向CDR的电路的市售装置包含两组频率误差检测器、相位误差检测器、选择逻辑及恢复时钟产生电路，一组专用于上游信道，且一组专用于下游信道，并且将不被视为使用相同的单向CDR电路来实施由本发明启用的上游信道或下游信道。
应了解，多路径电路系统230及单向CDR 200的组合使单向CDR 200能够在不同的I/O路径中使用。尽管单向CDR 200可用于实施上游信道或下游信道，但应进一步了解，即使与图2中所说明的多路径电路230组合时，单向CDR 200仍然是单向有源组件(与双向无源组件相对照)。
为清楚起见，单向CDR 200及多路径电路230的组合被称为“多路径CDR”，如由多路径CDR 240所说明。出于本发明的目的，多路径特性不限于支持双向(例如，发射及接收)业务的特性。举例来说，如由多路径CDR 240在图2中所说明，2端口多路径CDR具有第一I/O端口(IO1P及IO1N)及第二I/O端口(IO2P及IO2N)，其中每一I/O端口是双向的。2端口多路径CDR在具有两个I/O端口并且能够引导到两个I/O端口中的任一者/从两个I/O端口中的任一者到另一者的双向(即，发射或接收)业务方面是多路径的。类似地，3端口多路径CDR在具有三个I/O端口并且能够引导将业务从三个I/O端口中的任一者发射到I/O端口中任何其它者及从三个I/O端口中的任一者接收业务方面也是多路径的。此外，多路径CDR除在特定I/O端口处处置双向业务外，还可执行多播及/或广播能力。举例来说，针对3端口多路径CDR，可通过在其它两个I/O端口中的两者上发射来广播在三个I/O端口中的一者上接收的数据。
因此，本文揭示的多路径电路系统230在其灵活使用例如单向CDR 200的单向有源组件方面改进I/O路径灵活性。
在某些实施方案中，不同于单向CDR或除单向CDR之外的一或多个单向有源组件可与多路径电路230组合。举例来说，低噪声放大器、电力放大器、数字滤波器等可与多路径电路230组合以提供用于单向有源组件的多路径功能性。作为另一实例，可将不具有单向CDR的重驱动器与多路径电路230组合，所述重驱动器可用于均衡上游信道信号并将所述信号重新发射到下游信道。
图3是在耦合到上游装置302及下游装置304的中继器308中的多路径CDR电路340的实例实施方案。应了解，贯穿本发明对上游装置及下游装置的参考是出于实例目的，而不是限制，并且多路径CDR电路340可耦合到终端通信装置以用于不利用主-从或分级拓扑的串行标准。应进一步了解，对中继器的引用是出于实例目的，并且多路径CDR电路340可包含在其它装置中，例如集线器、串行通信协议转换器(例如，USB到FireWire)或不同物理信道(例如，电到光学)等等之间的适配器。
多路径CDR电路340包含用于从串行数据流提取定时信息及数据的电路，例如单向CDR 300。为清楚起见，不再重复在本发明的其它地方论述的单向CDR 300中包含的单向CDR电路的实施细节。
单向CDR 300包含耦合到信号选择接口S2的接收端口及耦合到信号选择接口S1的发射端口。S2提供用于选择是提供到第一I/O端口IO1(由差分接口IO1P及IO1N说明)的输入还是提供到第二I/O端口IO2(由差分接口IO2P及IO2N说明)的输入耦合到单向CDR 300的接收端口的电路。应了解，可能存在额外I/O端口(图3中未显示)。S1提供用于选择单向CDR300的发射端口的输出是通过第一I/O端口(IO1P及IO1N)、第二I/O端口(IO2P及IO2N)还是两个I/O(例如，用于广播或多播操作)发射的电路。
在某些实施方案中，使用例如双向开关的无源组件来实施S1及S2。在一些实施方案中，使用有源组件(例如(举例来说)逻辑门(例如，NAND、NOR等)、三态组件、解码器电路、多路复用器电路或其任何组合)来实施S1及S2。应了解，S1及S2可用无源及有源组件的组合及/或模拟及数字组件的组合来实施。
S1及S2由控制逻辑M1控制。在一些实施方案中，控制逻辑M1是微处理器、可编程逻辑装置或多种其它数字状态机中的任何者。控制逻辑M1可嵌入在多路径CDR电路340内或外部，或嵌入在中继器308内或外部。控制逻辑M1的部分可分布在多路径CDR电路340、中继器308、上游装置302或下游装置304内。控制逻辑M1使用多种接口(例如(举例来说)集成电路间(I2C)或系统管理总线(SMBus或SMB)数据总线标准)中的任何者与S1及S2通信。应了解，控制逻辑M1可执行除了控制S1及S2的信号选择操作以外的功能，例如(举例来说)使S1、S2或多路径CDR电路340中的其它组件(例如，单向CDR 30内的发射或前端、组件等)加电或掉电。
第一I/O端口IO1(IO1P及IO1N)耦合到发射电路T1的输出及接收电路R1的输入，例如(举例来说)通过如图3中所说明的电阻(例如100欧姆)网络。类似地，第二I/O端口IO2(IO2P及IO2N)耦合到发射电路T2的输出及接收电路R2的输入。
T1及T2包含用于产生与后续电路级的特性匹配的信号的驱动器电路，例如USB3.0缆线、PCB迹线、光纤、铜线、以太网缆线等等。在一些实施方案中，T1及T2包含大体上等同电路，并且各自实施为3抽头驱动器电路。对3抽头驱动器电路的参考仅出于实例目的，并不希望限制可包含在发射电路T1及T2中的电路类型，例如(举例来说)其它类型的电力放大、预加重或前馈均衡(FFE)电路等。
接收电路R1及R2可包含均衡电路，以补偿接收信号路径中的损耗及失真，例如(但不限于)由发射线效应引起的频率失真及/或归因于阻抗失配的插入损耗。在一些实施方案中，R1包含连续时间线性均衡器(CTLE)C1以校正由高频传输线引起的损耗及失真，其后是决策反馈均衡器(DFE)D1，其使用经检测符号的反馈来产生对信道输出的估计，如在图3中标记为R1的虚线框中所描绘。对CTLE及DFE的参考是出于实例目的，并且不希望限制可包含在接收器电路R1及R2中的电路类型，例如(举例来说)其它类型的线性或非线性接收均衡或误差校正电路等。
应了解，R2可含有与R1大体上等同的电路，例如(举例来说)CTLE C2及DFE D2。应进一步了解，R1、R2及T1、T2可含有大体上不等同的电路，例如(举例来说)，当IO1是用于与铜物理媒体介接的I/O端口且IO2是用于与光纤物理信道介接的I/O端口时。作为另一实例，IO1是用于与USB总线介接的I/O端口，且IO2是用于与IEEE 1394FireWire总线介接的I/O端口。
在各种实施方案中，可通过控制逻辑M1选择性地使发射电路T1或T2及/或接收电路R1或R2中的组件掉电。举例来说，当多路径CDR电路340正在IO1处接收信号以用于通过IO2发射时，发射电路T1及接收电路R2可处于低电力状态。在一些实施方案中，控制逻辑M1与控制信号选择电路S1及S2的逻辑协作来执行省电。例如，控制逻辑M1基于S2及S1的状态来使T1及R2或T2及R1掉电。作为另一实例，由多路径CDR电路340使用S1及S2的状态来确定哪个发射及接收电路掉电。在各种实施方案中，用于使发射及接收电路掉电的逻辑独立于用于控制S2及S1的逻辑。应了解，用于节省发射电路T1或T2及/或接收电路R1或R2中的电力的控制逻辑M1可与控制针对单向CDR 300内的组件的省电的逻辑协作。
在某些实施方案中，控制逻辑M1感测在IO1或IO2处的接收信号的存在，以确定哪些有源组件掉电。应了解，正掉电的发射或接收电路或发射或接收电路的不同子集(例如，使CTLE C2掉电而不是DFE D2)可经配置为不同的省电状态。举例来说，针对发射或接收电路中的不同组件，控制逻辑M1可在活动状态、具有中等省电及快速启动时间的待机状态以及具有较高省电但较慢启动时间的超低电力状态之间进行选择。
在某些实施方案中，多路径CDR电路340减少由无源组件引起的信号降级及/或使用相同单向CDR 300来实施上游路径或下游路径，借此增加在电力、裸片面积或成本方面的效率。应了解，多路径CDR电路中的单个单向CDR电路不是双向的。然而，多路径CDR电路的配置允许灵活选择I/O路径，可针对I/O路径使用单个单向CDR电路。多路径CDR电路340可用于实施多路径I/O装置，例如具有具电力及大小效率的有源矩阵开关的装置。
图4是互连上游装置402、上游装置410、下游装置404及下游装置412的多路径I/O装置408的实例实施方案。如所说明的多路径I/O装置408包含耦合到四端口无源矩阵开关409的2端口多路径CDR电路的2×1阵列。
无源矩阵开关409包含四个无源开关组件SW1到SW4。这些无源开关中的每一者允许信号在任一方向上传播，借此提供高灵活性的交换结构。应了解，无源矩阵开关409可用额外开关组件扩展以提供n端口无源矩阵开关，其中n可为大于二的任何整数。在某些实施方案中，无源矩阵开关409中的组件可基于与多路径I/O装置408互连的装置的特性而变化，例如具有不同传输线及/或阻抗特性的下游装置404及下游装置412。如本文所指，矩阵开关是指多个切换组件的网络。在各种实施方案中，无源矩阵开关409可用具有有源组件(例如，三态缓冲器、数字逻辑门、CMOS晶体管等)的矩阵开关代替或增加。
2端口多路径CDR电路的2×1阵列包含多路径CDR 440A及多路径CDR 440B。如图4中所描绘，多路径CDR 440A及多路径CDR 440B分别各自包含单向CDR 400A及单向CDR400B。多路径CDR 440A及多路径CDR 440B各自具有两个双向I/O端口，如由用于多路径CDR440A的两个I/O端口IO1A及IO2A以及用于多路径CDR 440B的两个I/O端口IO1B及IO2B所说明。在各种实施方案中，可用额外2端口多路径CDR电路来扩展2端口多路径CDR电路的2×1阵列以提供n×1阵列，其中n可为任何正整数。在一些实施方案中，多路径CDR 440A(及/或单向CDR 400A)及多路径CDR 440B(及/或单向CDR 400B)可包含大体上不等同的电路，这是例如当上游装置402是光学通信装置且上游装置410是USB通信装置时的情况。
应了解，尽管图4描绘耦合到无源开关组件SW1到SW4的一端的多路径CDR电路440A到B，但在一类实施方案中，多路径CDR电路440A到B中的电路可跨越无源开关组件SW1到SW4的两端分布，使得由接收电路(例如，图3中的R1到R4)提供的均衡在通过I/O路径接收时先于任何无源开关组件。应进一步了解，无源矩阵开关的按比例调整及多路径CDR电路阵列的大小允许多路径I/O装置408互连n个装置，其中n可为大于1的任何整数。
在各种实施方案中，多路径I/O装置408提供I/O灵活性。举例来说，多路径I/O装置408可通过多个通信路径(例如，P1<->P2、P1<->P3、P1<->P4、P2<->P4、P3<->P2及P3<->P4)中的任何者来发射及接收。作为另一实例，无源矩阵开关409及多路径CDR 440A到B是双向的，因此多路径I/O装置408不知晓装置402、404、410及412中的每一者是双向收发器、单向发射器还是单向接收器。作为另一实例，多路径CDR 440A(及/或440B)及无源矩阵开关409可经配置使得数据同时通过I/O路径P1->P2、P1->P3及P1->P4(及/或P3->P1、P3->P2及P3->P4)发射，借此启用广播功能性。类似地，多路径CDR 440A及无源矩阵开关409可经配置使得可同时通过例如P1->P2及P1->P4(或P1->P3及P1->P4)发射数据，借此启用到互连装置的可选子集的多播功能性。作为又一实例，多路径CDR 440A到B中的每一者可经配置以用于特定数据业务模式。举例来说，可例如(举例来说)在数据中心的设置期间，针对由装置402、404、410及412产生的预期业务模式来手动配置多路径CDR 440A到B。作为另一实例，可例如(举例来说)通过感测由装置402、404、410及412产生的数据业务模式，实时地或间歇地动态配置多路径CDR 440A到B。下文实例将具有启发性。
在某些实施方案中，上游装置402及上游装置410对应于用于同一物理装置的不同物理信道。举例来说，如图4中所描绘的上游装置402及上游装置410可对应于数据中心服务器中的同一硬盘驱动器(HDD)，其中上游装置402表示第一组一或多个发射/接收引脚(在此实例中称为信道1)，且上游装置410表示第二组一或多个发射/接收引脚(在此实例中称为信道2)。
取决于特定的应用场景，信道1及/或信道2是从服务器发射数据还是为服务器接收数据可能会有所不同。举例来说，如果服务器正在执行例如为流视频服务提供片段的任务，那么将信道1及信道2两者都配置为发射接口(即，多路径I/O装置408配置多路径CDR440A以从P1>P2发射数据，并配置多路径CDR 440B以从P3->P4发射数据)。作为另一实例，如果服务器存储的是实时编码的实时视频，那么两个信道都经配置为接收接口(即，多路径I/O装置408配置多路径CDR 440A以从P2>P1发射数据，并配置多路径CDR 440B以从P4->P3发射数据)。作为另一实例，如果服务器同时存储实时编码的视频数据并提供流视频服务，那么一个信道经配置为发射接口，且另一信道经配置为接收接口(即，多路径I/O装置408配置多路径CDR 440A以从P1->P2发射数据，且配置多路径CDR 440B以从P4->P3发射数据)。在各种实施方案中，处理量适配由图3的控制逻辑M1控制，例如通过控制信号选择电路S1及S2。
应了解，在某些实施方案中动态地配置多路径I/O装置中的路径的方向性的能力可凭借增加针对特定业务方向的数据速率来允许整体数据有效载荷增加(例如，响应于检测或预测下游业务大于或将大于上游业务而增加下游业务数据速率)。
继续以上实例，在一些实施方案中，下游装置404表示一组一或多个发射/接收引脚(在此实例中称为信道3)，且下游装置412表示另一组一或多个发射/接收引脚(在此实例中称为信道4)，其在提供基于云的流式视频服务的数据中心的服务器中。
用于连接到一个装置中的信道1及2以及另一装置中的信道3及4的物理接口可由例如形状因子规格来指定，所述形状因子规格指定针对特定数据通信协议的几何形状、定向、大小等(例如，用于插入主板插槽的PCI-E平面印刷电路板的形状因子，或用于USB 3.0、DisplayPort、SATA、IEEE 1394、HDMI的缆线及/或连接器、例如C型USB/DisplayPort等的混合连接器的形状因子等)。数据中心中服务器的配置可能导致针对信道1及2的物理接口与信道3及4不对准(例如，需要将缆线扭转180°)。多路径I/O装置408可配置多路径CDR 440A到B及/或无源矩阵开关409内的信号选择电路，以将I/O路径P1<->P2更改为P1<->P4，并将P3<->P4更改为P3<->P2，使得无需调整缆线的定向即可将信道1及2的物理接口与信道3及4对准。
应了解，图4中的装置402、装置410、装置404及装置412可跨越一或多个装置分布(例如，其可在同一服务器中，或可各自对应于不同服务器，或其某一组合等等)。举例来说，装置402可在提供流视频服务的服务器中，并且装置404、410、412可各自在单独内容传递网络(CDN)边缘服务器中。在某些实施方案中，多路径I/O装置408可为网络装置，其允许在单个事务中而不是通过多个事务广播视频服务器中的装置402的输出以在例如装置404、410、412的多个CDN边缘服务器处进行高速缓冲存储(或多播到特定子集)。
应进一步了解，流式视频/编码视频或数据中心的以上实例场景是出于实例目的，而不是限制性的。所揭示多路径I/O装置408可经部署以在各种应用中提供高灵活性，所述应用包含(但不限于)多显示器图形系统(例如，DisplayPort及反向DisplayPort等)、网络通信装置、计算外围互连件、汽车/航空数据总线、负载平衡及/或容错系统、独立磁盘冗余阵列(RAID)部署、中继器、多路复用/多路分用接口等及其组合(例如，具有DisplayPort的C型USB)。
图5是互连上游装置502、上游装置510、下游装置504及下游装置512的多路径I/O装置508的实例实施方案。多路径I/O装置508包含4端口多路径CDR电路540。应了解，可提供额外I/O端口，例如通过增加针对信号选择接口S1的输出及针对信号选择接口S2的输入的数目以提供n端口多路径I/O装置，其中n可为大于二的任何整数。
在图5中，多路径CDR电路540包含单向CDR 500。单向CDR 500可选择性地耦合到四个双向端口，如由以下各者所说明：针对接收电路R1及发射电路T1的IO1P及IO1N差分端口，针对接收电路R2及发射电路T2的IO2P及IO2N差分端口，针对接收电路R3及发射电路T3的IO3P及IO3N差分端口，及针对接收电路R4及发射电路T4的IO4P及IO4N差分端口。
多路径I/O装置508提供I/O灵活性。举例来说，控制逻辑M1可配置信号选择接口S2以将四个接收电路R1到4中的任何者耦合到单向CDR 500的输入端口。控制逻辑M1还可配置信号选择接口S1以将四个发射电路T1到4中的任何一或多者耦合到单向CDR 500的输出端口。因此，多路径I/O装置508可通过在I/O端口IO1到4之间形成的多个通信路径中的任何者来发射或接收。多路径CDR 540支持双向通信，且因此不知晓针对装置502、504、510及512的数据转移的方向。
应了解，当前揭示的多路径I/O装置可包含使用无源组件(例如，图4中的无源矩阵开关409)、有源组件(例如，图5中的信号选择接口S1及S2)或无源及有源组件的组合。
应进一步了解，信号选择接口S2的输出可经配置以例如(举例来说)出于广播或容错目的在多个单向CDR的输入之间选择。类似地，信号选择接口S1的输入也可经配置以在多个单向CDR的输出之间选择。
在一些实施方案中，图5的n端口多路径CDR电路540可包含在n端口多路径CDR电路的m×1阵列(未说明)中。举例来说，阵列中的第一n端口多路径CDR电路的IO1及第二n端口多路径CDR电路的IO1两者都可耦合到同一上游装置502。在检测到第一n端口多路径CDR电路中的单向CDR已失效时，控制逻辑M1可重新路由I/O路径，以使用阵列中的第二n端口多路径CDR电路中的单向CDR。
在图5中，针对多路径CDR电路540的所描绘I/O端口IO1到4包含一个单向CDR(单向CDR 500)、四组发射电路(T1到4)及四组接收电路(R1到4)。
4端口多路径CDR相对于针对2个单向CDR的阵列的四个端口(其对应于两个输入端口及两个输出端口)具有额外发射电路及接收电路，例如具有专用于上游信道的一个单向CDR及专用于下游信道的单独单向CDR的电路，每一单向CDR都有自己的发射电路及接收电路。
由于功耗及裸片面积效率的考虑，通常不希望增加发射电路或接收电路中的冗余。然而，在某些实施方案中，由本发明实现的多路径CDR电路利用发射电路及接收电路中的冗余来减少其它有源组件中的冗余，例如所需的单向CDR的数目，同时提供先前论述的I/O路径灵活性的优点。
举例来说，4端口多路径CDR电路具有1个单向CDR，借此相对于具有相同端口数的2个单向CDR的对应阵列减少由单向CDR操作消耗的功耗及裸片面积。应进一步了解，与用于单向CDR操作的电路相比，例如CTLE、DFE及3抽头驱动器的发射电路及接收电路以及DE/MUX电路是具有面积效率的，且因此不会引入裸片面积的显著增加。此外，这些电路(例如，CTLE、DFE及3抽头驱动器)可由嵌入在多路径CDR中的数字状态机来掉电，从而减少其消耗的额外电流量。
可使用各种标准或专有CMOS工艺中的任何者来实施本文所描述的各种实施方案。另外，应注意，构想可采用范围更广的半导体材料及制造工艺的实施方案，其包含例如GaAs、SiGe等。本文描述的多路径CDR及/或多路径I/O装置可以下列方式表示(但不限于)：在软件(在非暂时性计算机可读媒体中的目标代码或机器代码)中；在不同编译阶段中；作为一或多个网表(例如，SPICE网表)；以模拟语言；以硬件描述语言(例如，Verilog、VHDL)；通过一组半导体处理掩模；及部分或完全作为实现的半导体装置(例如，ASIC)。一些实施方案可为独立集成电路，而其它实施方案则可作为较大系统的部分嵌入在芯片上。
所属领域的技术人员将理解，在不脱离本发明的范围的情况下，可对上文描述的实施方案的形式及细节进行改变。另外，尽管已经参考一些实施方案描述各种优点，但本发明的范围不应通过参考此类优点来限制。而是，应参考所附权利要求书来确定本发明的范围。

Claims (22)

1.一种电路，其包括：
第一输入/输出I/O端口，其耦合到第一发射电路及第一接收电路；
第二I/O端口，其耦合到第二发射电路及第二接收电路；
第一单向时钟及数据恢复CDR电路，其包括：
第一接收端口，其经配置以接收符合串行数据协议的第一接收信号；
第一发射端口，其经配置以使用从所述第一接收信号产生的恢复时钟信号来发射从所述第一接收信号产生的恢复数据信号；及
第一多路径电路，其经配置以将所述第一单向CDR电路选择性地耦合到所述第一发射电路及所述第一接收电路或所述第二发射电路及所述第二接收电路。
2.根据权利要求1所述的电路，所述第一多路径电路进一步包括：
第一信号选择电路，其经配置以将所述第一发射端口选择性地耦合到所述第一发射电路的输入或所述第二发射电路的输入；
第二信号选择电路，其经配置以将所述第一接收端口选择性地耦合到所述第一接收电路的输出或所述第二接收电路的输出；及
第一控制电路，其经配置以控制所述第一信号选择电路，以用于将所述第一发射端口选择性地耦合到所述第一发射电路的所述输入或所述第二发射电路的所述输入，或控制所述第二信号选择电路，以用于将所述第一接收端口选择性地耦合到所述第一接收电路的所述输出或所述第二接收电路的所述输出。
3.根据权利要求1所述的电路，所述第一单向CDR电路进一步包括：
第一电路，其经配置以产生所述恢复时钟信号，以用于产生所述恢复数据信号用于在所述第一单向CDR电路的所述第一发射端口处输出，所述恢复数据信号是从所述第一单向CDR电路的所述第一接收端口处的所述第一接收信号产生的；
第二电路，其经配置以检测所述接收信号中的第一转变，检测所述恢复数据信号中的第二转变，并基于所述第一接收信号的所述第一转变的特性及所述恢复数据信号的所述第二转变的特性来产生一或多个输出；
第三电路，其经配置以检测所述恢复时钟信号中的第三转变，检测所述第一接收信号中的第四转变，并产生表示所述第三转变与所述第四转变的关系的一或多个输出；及
第四电路，其经配置以发射所述第二电路的所述一或多个输出中的至少一者以用于控制所述第一电路，或发射所述第三电路的所述一或多个输出中的一者以用于控制所述第一电路。
4.根据权利要求1所述的电路，其进一步包括：
第三I/O端口，其耦合到第三发射电路及第三接收电路；
第四I/O端口，其耦合到第四发射电路及第四接收电路；
第二单向CDR电路，其包括：
第二接收端口；
第二发射端口；及
第二多路径电路，其经配置以将所述第二单向CDR电路选择性地耦合到所述第三发射电路及所述第三接收电路或所述第四发射电路及所述第四接收电路。
5.根据权利要求4所述的电路，其进一步包括：
矩阵开关，其中所述第一I/O端口耦合到所述矩阵开关的第一端口，且所述第三I/O端口耦合到所述矩阵开关的第二端口，所述矩阵开关由所述第一多路径电路及/或所述第二多路径电路控制。
6.根据权利要求5所述的电路，其中所述矩阵开关包含第三端口及第四端口，并且所述第一多路径电路及/或所述第二多路径电路进一步经配置以将所述第一单向CDR电路的所述第一发射端口选择性地耦合到所述矩阵开关的所述第三端口或所述矩阵开关的所述第四端口，并将所述第二单向CDR电路的所述第二发射端口选择性地耦合到所述矩阵开关的所述第三端口或所述矩阵开关的所述第四端口。
7.根据权利要求1所述的电路，其中所述第一多路径电路进一步经配置以基于从一或多个发射装置接收的一或多个信号的特性而将所述第一单向CDR电路选择性地耦合到所述第一发射电路及所述第一接收电路或所述第二发射电路及所述第二接收电路。
8.根据权利要求4所述的电路，其中所述第一多路径电路进一步经配置以基于从一或多个发射装置接收的一或多个信号的特性而将所述第一单向CDR电路选择性地耦合到所述第一发射电路及所述第一接收电路或所述第二发射电路及所述第二接收电路；且
所述第二多路径电路进一步经配置以基于从所述一或多个发射装置接收的所述一或多个信号的所述特性而将所述第二单向CDR电路选择性地耦合到所述第三发射电路及所述第三接收电路或所述第四发射电路及所述第四接收电路。
9.根据权利要求1所述的电路，其进一步包括：
第三I/O端口，其耦合到第三发射电路及第三接收电路；及
所述第一多路径电路，其进一步经配置以将所述第一单向CDR电路选择性地耦合到所述第三发射电路及所述第三接收电路。
10.根据权利要求9所述的电路，其中所述第一多路径电路进一步经配置以控制所述第一单向CDR的所述第一发射端口到所述第一发射电路的所述输入及所述第二发射电路的所述输入两者的所述耦合。
11.根据权利要求1所述的电路，其中所述第一多路径电路包含具有数字逻辑门的多路复用器，所述数字逻辑门经配置用于将所述第一发射端口选择性地耦合到所述第一发射电路的所述输入或所述第二发射电路的所述输入。
12.根据权利要求1所述的电路，其中所述第一接收电路包含均衡器。
13.根据权利要求1所述的电路，其中所述第一多路径电路进一步经配置以当使用所述第二发射电路及/或所述第二接收电路传播数据时，将所述第一发射电路及/或所述第一接收电路设置到低电力状态。
14.一种半双工中继器电路，其包括：
第一输入/输出I/O端口，其耦合到第一发射电路及第一接收电路；
第二I/O端口，其耦合到第二发射电路及第二接收电路；
第一单向时钟及数据恢复CDR电路，其包括：
第一接收端口，其经配置以接收符合串行数据协议的第一接收信号；
第一发射端口，其经配置以使用从所述第一接收信号产生的恢复时钟信号来发射从所述第一接收信号产生的恢复数据信号；及
第一多路径电路，其经配置以将所述第一单向CDR电路选择性地耦合到所述第一发射电路及所述第一接收电路或所述第二发射电路及所述第二接收电路。
15.根据权利要求14所述的电路，其进一步包括：
第三I/O端口，其耦合到第三发射电路及第三接收电路；及
所述第一多路径电路，其进一步经配置以将所述第一单向CDR电路选择性地耦合到所述第三发射电路及所述第三接收电路。
16.根据权利要求14所述的电路，其中所述第一多路径电路包含具有数字逻辑门的多路复用器，所述数字逻辑门经配置用于将所述第一发射端口选择性地耦合到所述第一发射电路的所述输入或所述第二发射电路的所述输入。
17.根据权利要求14所述的电路，其中所述第一接收电路包含均衡器。
18.根据权利要求14所述的电路，其中所述第一多路径电路进一步经配置以当使用所述第二发射电路及/或所述第二接收电路传播数据时，将所述第一发射电路及/或所述第一接收电路设置到低电力状态。
19.根据权利要求15所述的电路，其中所述第一多路径电路进一步经配置以控制所述第一单向CDR的所述第一发射端口到所述第一发射电路的所述输入及所述第二发射电路的所述输入两者的所述耦合。
20.一种电路，其包括：
第一输入/输出I/O端口，其耦合到第一发射电路及第一接收电路；
第二I/O端口，其耦合到第二发射电路及第二接收电路；
第一单向时钟及数据恢复CDR电路，其包括：
第一接收端口，其经配置以接收符合串行数据协议的第一接收信号；
第一发射端口，其经配置以发射从所述第一接收信号产生的数据信号；及
第一多路径电路，其经配置以将所述第一单向CDR电路选择性地耦合到所述第一发射电路及所述第一接收电路或所述第二发射电路及所述第二接收电路。
21.根据权利要求20所述的电路，所述第一单向CDR电路进一步包括：
第一电路，其经配置以产生恢复时钟信号，以用于产生所述数据信号用于在所述第一单向CDR电路的所述第一发射端口处输出，所述数据信号是从所述第一单向CDR电路的所述第一接收端口处的所述第一接收信号产生的；
第二电路，其经配置以检测所述接收信号中的第一转变，检测所述恢复数据信号中的第二转变，并基于所述第一接收信号的所述第一转变的特性及所述恢复数据信号的所述第二转变的特性来产生一或多个输出；
第三电路，其经配置以检测所述恢复时钟信号中的第三转变，检测所述第一接收信号中的第四转变，并产生表示所述第三转变与所述第四转变的关系的一或多个输出；及
第四电路，其经配置以发射所述第二电路的所述一或多个输出中的至少一者以用于控制所述第一电路，或发射所述第三电路的所述一或多个输出中的一者以用于控制所述第一电路。
22.根据权利要求21所述的电路，其进一步包括：
第三I/O端口，其耦合到第三发射电路及第三接收电路；
第四I/O端口，其耦合到第四发射电路及第四接收电路；
第二单向CDR电路，其包括：
第二接收端口；
第二发射端口；
第二多路径电路，其经配置以将所述第二单向CDR电路选择性地耦合到所述第三发射电路及所述第三接收电路或所述第四发射电路及所述第四接收电路；及
矩阵开关，其中所述第一I/O端口耦合到所述矩阵开关的第一端口，且所述第三I/O端口耦合到所述矩阵开关的第二端口，所述矩阵开关由所述第一控制电路及/或所述第二控制电路控制。
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