CN104064207A

CN104064207A - 光存储器扩展架构

Info

Publication number: CN104064207A
Application number: CN201410094902.6A
Authority: CN
Inventors: J.J.徐; D.富; V.耶尔
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2013-03-15
Filing date: 2014-03-14
Publication date: 2014-09-24
Also published as: RU2014109917A; US20140281071A1; KR20140113487A; EP2778939A3; EP2778939A2; KR101574953B1; RU2603553C2; KR20150059728A

Abstract

提供一种光存储器扩展架构。第一晶片上的第一电逻辑电路按照分包点对点互连协议、以全数据速率来传递数据。第一密封电路耦合成从第一电逻辑电路来接收数据。第一密封电路使数据被转换成光格式，以便以至少两倍于全数据速率的速率来传送。第二密封电路耦合成从第一密封电路接收按照光格式的数据。第二密封电路使数据被转换成符合分包点对点互连协议的电格式。第二晶片上的第二电逻辑电路耦合成通过第一密封电路和第二密封电路从第一电逻辑电路接收数据。

Description

光存储器扩展架构

技术领域

本发明的实施例涉及与主机中的存储器系统的光通信。更具体来说，本发明的实施例涉及用于按照电子装置所使用的协议来提供电子装置(例如处理核、存储器装置、存储控制器)之间的光通信的技术。

背景技术

随着处理能力增加以及单个晶片（die）上能够包含的处理核的数量增加，存储器带宽的对应增加是必要的，以便保持平衡系统性能。当前架构和技术一般无法提供充分可缩放性以提供存储器带宽的对应增加。

附图说明

通过附图、作为举例而不是限制来说明本发明的实施例，附图中，相似的参考标号表示相似的元件。

图1是光接口的一个实施例的框图。

图2是密封（gasket）接口信号初始化过程的一个实施例的定时图。

图3是光训练模式状态期间的Q2S密封操作的一个实施例的流程图。

图4是光训练模式状态期间的S2Q密封操作的一个实施例的流程图。

图5是光存储器扩展(OME)系统的一个实施例的框图。

图6是Q2S模块的一个实施例的顶层图。

图7是Q2S模拟前端(Q2SAFE)的一个实施例的框图。

图8是Q2S接收模拟前端(RxAFE)的一个实施例的框图。

图9a是正常速度操作的RxAFE架构的一个实施例的电路图。

图9b是高速操作的RxAFE架构的一个实施例的电路图。

图10是二抽头DFE/取样器电路的一个实施例的框图。

图11是示例半速率取样图。

图12是完整Q2S数据通路和时钟通路架构的一个实施例的电路图。

图13是S2Q模块的一个实施例的顶层图。

图14是S2Q控制逻辑(SCL)的一个实施例的框图。

图15是S2Q模拟前端的一个实施例的框图。

图16是S2Q接收模拟前端(RxAFE)的一个实施例的框图。

图17a是正常速度操作的RxAFE架构的一个实施例的电路图。

图17b是高速操作的RxAFE架构的一个实施例的电路图。

图18是示例四倍速率取样图。

图19是S2Q发射电路架构的一个实施例的框图。

图20是完整S2Q数据通路和时钟通路架构的一个实施例的电路图。

图21示出利用高性能互连架构的多处理器配置的实施例。

图22示出高性能互连架构的分层栈的实施例。

具体实施方式

在以下描述中提出许多具体细节。但是，即使没有这些具体细节也可实施本发明的实施例。在其它情况下，没有详细示出众所周知的电路、结构和技术，以免混淆对本描述的了解。

本文所述的架构和技术提供实现光存储器扩展的光状态机和训练定序器。随着技术发展，现代嵌入式服务器和图形处理器已经由单个芯片上数十至数百个核组成，并且核数量将通过11 nm或8 nm技术节点而持续增加到甚至一千。也要求存储器带宽和容量的对应增加，以获得平衡系统性能。这些架构和技术针对具有光互连(称作光存储器扩展)的存储器带宽。

在一个实施例中，所述架构和技术能够用于将采用光互连的Intel的快速通道互连(QPI)协议结合到主流服务器、客户端、芯片上系统(SoC)、高性能计算机(HPC)和数据中心平台。Intel快速通道互连是由Intel开发的点对点处理器互连，其取代某些平台中的前端总线(FSB)。

QPI协议是高速分包点对点互连协议，其允许高速窄链路将分布式共享存储器类型平台架构中的处理核和其它节点凝聚在一起。QPI协议以低等待时间来提供高带宽。QPI协议包括对低等待时间和高可缩放性以及分组和通道结构所优化的窥探协议以实现事务的快速完成。

在一个实施例中，QPI协议层使用回写协议来管理接口的高速缓存一致性。在一个实施例中，它还具有用于管理非一致消息传递的一组规则。协议层通常连接到高速缓存代理中的高速缓存一致性状态机，以及连接到存储控制器中的归属代理逻辑。协议层还负责系统级功能，例如中断、存储器映射I/O和锁定。协议层的一个主要特征在于，它处理跨多个链路的消息，其中涉及多个装置中的多个代理。

在一个实施例中，本文所述的架构和技术用来通过光学手段来扩展QPI。在一个实施例中，下面描述的状态机和定序器进行操作以适应QPI协议，而无需知道基础光链路。

随着技术发展，现代嵌入式服务器和图形处理器已经由单个芯片上数十至数百个核组成，并且核数量将采用11 nm或8 nm制造过程而持续增加到甚至一千或以上。本文所述的这个架构进行操作以使用光互连来提供这个存储器带宽，称作QPI协议的光存储器扩展。

为了在时钟和数据通道以全数据速率来建立链路的光域，需要光训练阶段。在一个实施例中，这之后接着QPI握手阶段，其中远程和本地密封组件对于光链路的每一半建立数据通道0和数据通道5上的通信协议。消息以全数据速率跨光链路来传递。在一个实施例中，消息帧与参考时钟同步，并且每个参考时钟周期只有一个消息帧。

在一个实施例中，消息包括前同步码（preamble）、命令、数据和后同步码（postamble）。在一个实施例中，前同步码是16位流，其中具有FFFE的数据模式，其标记消息帧的开始。也可使用其它模式。在一个实施例中，命令字段是8位流字段，以传送供接收接口采取的动作。每个位表示用于极简单解码的命令。位7能够用于扩展命令(若需要的话)。在一个实施例中，数据字段是8位流字段，其包含与命令相关的数据。在一个实施例中，后同步码是4位流，其重复1100的模式以填充数据流的其余部分，直至参考时钟周期结束。该模式以流中作为0的最后两个位终止，因此能够识别前同步码。

图1是光接口的一个实施例的框图。接口的主要组件如下：1) 电(例如QPI)到光(例如硅光子器件SiP)密封传输(Tx)芯片，(Q2S) 110；2) 光到电密封接收(Rx)芯片，(S2Q)120；3) 调制器驱动器；4) 发射(TX)光(SiP)模块140；5) 接收(RX)SiP模块150；以及6) 互阻抗放大器(TIA)。

在一个实施例中，密封组件(110、120)包含2:1串行器/解串器(SERDES)，其将电(例如20 QPI)数据通道复用到与进行电-光转换的SiP模块进行接口的(例如10个)通道。在其它实施例中，能够支持其它比率和其它通道数量。在一个实施例中，光链路分为两半，下半部携带低数据通道0:9，以及上半部携带上数据通道10:19。在其它实施例中，能够支持其它配置。

代理190是与远程组件(例如存储器)进行通信的电组件，图1中未示出。代理190能够是例如处理核或者其它系统组件。在一个实施例中，代理190向Q2S密封芯片110提供传输(TX)时钟信号以及TX数据(例如0-19)。在一些实施例中，代理190还能够向Q2S密封芯片110提供系统时钟信号、系统复位信号和I2C信号。在一个实施例中，代理190从S2Q密封芯片120接收TX时钟前向信号和接收(RX)数据(例如0-19)。在一些实施例中，代理190还能够向S2Q密封芯片120提供系统时钟信号、系统复位信号和I2C信号。

在一个实施例中，Q2S密封芯片110和S2Q密封芯片120耦合成使得S2Q密封芯片120向Q2S密封芯片110发送控制信号。来自Q2S密封芯片110的输出信号包括送往一个或多个发射光模块140的TX时钟信号(例如TX O_Clk)、数据信号(例如TX O_Data 0:9)和控制信号。送往S2Q密封芯片120的输入信号包括来自一个或多个接收光模块150的RX时钟信号(例如RX O_Clk)、数据信号(例如RX O_Data 0:9)和控制信号。

为了建立光连通性，下面利用训练序列所述的状态机与图1的光接口配合使用。在一个实施例中，首先建立光-到-电链路的由内到外初始化序列、光域连通性。这个透明光链路则用于电(例如QPI)握手，以及建立电代理之间的链路。光域具有表1所列示的对初始化序列的4个主要阶段：

在一个实施例中，存在Q2S密封芯片110与S2Q密封芯片120之间的本地密封接口，其同步两个组件之间的链路的光Tx和Rx活动。这个接口从S2Q密封120来驱动，并且使Q2S密封芯片110相应地转变状态和阶段。这个接口的一个实施例在表2中定义。

图2是密封接口信号初始化过程的一个实施例的定时图。在一个实施例中，在光连接阶段210，光模块从在电(例如QPI)接口上检测的硬/冷复位、暖复位或者从带内复位(IBreset)进入光连接状态。这个状态的功能是建立链路的光连接。在一个实施例中，在进入光连接阶段210时，S2Q密封芯片120将对电气侧上进行接口的所有时钟和数据Rx通道禁用终止(在高阻抗状态)。

在一个实施例中，光连接阶段210包括三个等级：禁用、光连接等级缺省状态(OCLd)和光连接等级1(OLC1)。在一个实施例中，在来自电力良好或冷复位的断言的禁用等级中，光域转到禁用状态。S2Q密封芯片120将对电气侧上进行接口的所有时钟和数据RX通道禁用终止(在高阻抗状态)。在禁用状态，所有激光器均关断。所有逻辑状态均初始化为其加电复位状态。在复位信号的发布之后，光模块将进入光连接状态。在一个实施例中，在禁用状态期间锁定所有PLL。

在一个实施例中，在OCLd状态中，光模块将跨组成链路的光模块之间的光时钟通道O_CLK传送低速光脉冲LSOP。在一个实施例中，LSOP处于使用低速激光器启用LSLE的所定义CLd速率和占空比。在一个实施例中，LSLE信号输出相对使用高功率调制器电路来接通和关断激光器。在一个实施例中，这仅在这个状态的时钟前向通道上进行，以确定链路的初始光连接。

在一个实施例中，在这个状态中，Q2S密封芯片110将对时钟和数据通道、在高阻抗状态保持其Rx终止。这将防止电代理(例如图1的190)行进超出电链路初始化协议的时钟检测状态。

在一个实施例中，S2Q密封芯片120监听接收LSOD信号以用于来自远程光模块的光检测。在一个实施例中，当S2Q密封120接收三个连续LSOP时，它将断言CLd-detected信号，以通知本地Q2S密封芯片110关于它正接收脉冲。注意，有可能根据连接缆线的顺序、以CL1速率来接收LSOP。在这种情况下，S2Q密封芯片120将在激活CLd_detect信号之前计数16个连续CL1脉冲。

在一个实施例中，Q2S密封芯片110将在OCLd状态停留CSR寄存器中定义的TCLD_sync时间的最小数。在这个实施例中，在CLd_detect信号的断言和TCLD_sync定时器到期时，Q2S密封芯片110将转变到OCL1状态。

在一个实施例中，光连接等级1状态指示S2Q密封芯片120正接收时钟通道上的LSOP，并且已经断言CLd_detect信号。在一个实施例中，Q2S密封芯片110通过以所定义CL1速率在O_CLK通道上发送LSOP，来确认CLd_detect。当S2Q密封芯片120接收两个连续CL1脉冲时，(在它已经断言CLd_detect之后，)它将断言CL1_detect信号，从而使本地Q2S密封芯片110转变到光训练阶段。

在一个实施例中，如果Q2S密封芯片110停止接收O_CLK通道上的LSOP长达不活动超时期，则它将发布CLd_detect和CL1_detect信号。然后，Q2S密封芯片110将转变回到OCLd状态，并且在LSOP再同步时间期内停止发送LSOP，以同步光连接序列。

在一个实施例中，在OCL1状态中，Q2S密封芯片110将对时钟和数据通道、在高阻抗状态保持其Rx终止。这将防止电代理行进超出OPI初始化协议的时钟检测状态。

光训练阶段230的目的是在时钟和数据通道上以全数据速率来建立链路的光域。在这个阶段中，O_FWD_CLK将在训练恢复状态期间以工作时钟速率、使用调制器输出开始传送。同时，Q2S密封芯片110将在数据通道上开始传送预选模式(例如PRBS-9模式)，以用于训练链路。

在光训练恢复状态OTR中，光纤连接在光链路的两端已经建立。在这个状态中，Q2S密封将停止发送LSOP，并且开始使用经调制输出来发送O_FWD_CLK。时钟速率将以从参考时钟PLL所生成的工作时钟速度(例如3.2 GHz)来发送。在其它部分描述备选慢模式操作。当S2Q密封在O_FWD_CLK上锁定时，它将断言CLK_detect信号并且转变光训练模式状态。

在光训练模式状态，目的是训练光链路，并且建立光通道上的复用数据与光前向时钟的电通道阶段关系。在一个实施例中，这通过跨光数据通道传送预定(例如PRBS 9)模式来进行，其中具有在数据通道束的通道A上生成的偶数位(0、2、、4、…)以及在数据通道束的通道B上的奇数位(1、3、5、…)。在一个实施例中，额外位附加到标准511位流，以提供偶数个位。解复用通道取向从同步高速数据通路控制与字锁定模式来得出。

在一个实施例中，数据锁定定时器将在P_lock[0:1]之一被断言时开始，以及在两个信号被断言是被禁用。如果定时器到期，则密封假定无法实现模式锁定，并且将禁用尚未断言其模式锁定信号的链路一半。然后将继续进行半链路模式的光域的光初始化。如果没有P_lock信号被断言，则密封将保持在OTP状态。

图3是光训练模式状态期间的Q2S密封操作的一个实施例的流程图。在一个实施例中，在光训练模式状态期间，Q2S密封发送预定训练模式，305。在一个实施例中，这是PRBS-9训练模式；但是，也可使用其它训练模式。

Q2S密封等待来自S2Q密封的时钟信号被接收，310。在一个实施例中，在OTP状态，(Clk_detect被断言，)S2Q将训练数据通道上存在的入局数据流。当它成功地锁定在链路一半中包含的所有数据通道上的字模式时，315，S2Q密封将断言对应P_lock[0:1]信号。

在一个实施例中，一旦P_lock信号被断言，则Q2S密封将在对应链路一半的数据通道之一上传送反转预选(例如PRBS-9)模式，320。这充当对远程端关于它正接收并且已经锁定在位流的确认。在一个实施例中，Q2S不需要等待P_lock信号或者P_lock超时被断言以发送反转数据。注意，有可能在实现本地模式锁定之前接收反转PRBS模式。在这种情况下，锁定电路将需要了解非反转或反转模式。

在OT_sync信号的断言时，325，Q2S密封将发送具有P_lock和训练完成状态的带内SYNC消息，350。如果密封处于诊断模式，330，则不发送完成状态。在诊断模式，发送启动命令，335，以及运行诊断，340，直至接收停止命令，345。在诊断模式已经完成之后，发送完成状态，350，以使光链路从训练阶段推进。Q2S密封将发送具有指示其本地QPI代理准备好发送FWD时钟并且光训练完成(OT_done)的QPI_rdy状态的SYNC消息，355。

图4是光训练模式状态期间的S2Q密封操作的一个实施例的流程图。在一个实施例中，S2Q从Q2S密封接收转发时钟信号。在实现对时钟信号的位锁定之后，400，S2Q密封将向Q2S密封断言Clk_detect信号，405，从而转变到光训练状态。Q2S密封在数据通道上继续传送训练(例如PRBS-9)模式。

在一个实施例中，在OTP状态，(Clk_detect被断言，)S2Q密封将训练O_DRx通道上存在的入局数据流。当它成功地锁定在链路一半中包含的所有数据通道上的字模式时，410，S2Q密封将断言对应P_lock[0:1]信号，415。在一个实施例中，在识别链路的两半上的最少数量(例如2、3、4)成功序列的反转训练模式之后，420，S2Q密封将断言OT_sync信号，425。在一个实施例中，如果超时在P_lock发生，则OT_sync信号被断言，并且初始化序列继续进行已经完成的链路一半。OT_sync的断言指示远程S2Q密封具有数据模式锁定，并且本地密封已经接收确认，如反转训练模式所示。S2Q接收完成状态位是有效的SYNC消息，430，它按照消息中发送的P_lock状态来断言OT_done[0:1]信号，450。

在图3和图4的结束，Q2S和S2Q密封处于光训练完成(OTD)状态。光训练完成状态的目的是将电代理就绪状态与光训练的完成同步。在一个实施例中，Q2S密封将在这个状态继续传送反转训练模式，直到它检测电代理处于低阻抗状态。注意，电代理可在光初始化序列期间的任何时间启用了低阻抗状态。

回到图2，QPI连接阶段250负责建立到光域(密封组件)的QPI代理电连接。在这个阶段，来自远程QPI代理的QPI时钟检测状态与本地QPI代理的QPI时钟检测状态同步，如S2Q密封的QPI_rdy信号所示。在QPI数据就绪状态QPI Drdy，S2Q密封将感测来自QPI代理的数据通道输入。当它感测DC值(1或0)时，它把来自模式发生器的内部数据通道转变成来自QPI代理的数据通道。在光有效状态，SiP模块对QPI链路是透明的。

在备选实施例中，除了QPI之外的协议能够与其它长度的训练序列配合使用，采用其它PRBS模式来置乱，和/或与对训练和/或数字流锁定（flit lock）有用的其它模式一起散置。

图5是光存储器扩展(OME)系统的一个实施例的框图。在一个实施例中，图5的系统架构包括密封芯片微架构设计，以将处理核QPI端代理与具有Tx和Rx构建块和实现示例电路的光互连扩展进行接口。

在一个实施例中，密封芯片具有两种类型的模块。Q2S密封510和Q2S密封545是同一类型的模块，其接收来自QPI端代理(例如核505、核540)的信号，并且向SiP调制器驱动器模块(例如515、550)传送信号。在以下描述中，这种类型的模块称作Q2S(QPI2SIP)模块或Tx密封。

在一个实施例中，Q2S模块(例如510、545)从QPI端代理(例如505、540)接收QPI原生速度(例如6.4 Gb/s、8 Gb/s、9.6 Gb/s、11.2 Gb/s、12.8 Gb/s)的20个通道中的差分数据信号以及接收半数据速率频率(对应地，3.2 GHz、4 GHz、4.8 GHz、5.6 GHz和6.4 GHz)的一个时钟通道中的差分转发时钟。还能够支持其它工作频率。然后，Q2S模块(例如510、545)将确保数据信号采用半速率取样器来适当取样，采用同步缓冲器来重新定时，串行化(2:1)为双倍速率数据流(对应地，12.8 Gb/s、16 Gb/s、19.2 Gb/s、22.4 Gb/s、25.6 Gb/s)，并且传送给SiP调制器驱动器模块(例如515、550)。因此，在一个实施例中，Q2S的输出具有双倍数据速率的10个数据通道以及半速率频率的一个时钟通道。在备选实施例中，时钟通道可以不存在，以及数据通道的任一个或全部能够用来代替时钟通道。

在一个实施例中，S2Q模块(例如535、570)从TIA模块(例如530、565)接收双倍数据速率的10个通道中的差分数据信号以及接收以半速率频率的一个时钟通道中的差分时钟信号。类似地，S2Q模块(例如535、570)将确保信号采用四倍速率取样器来正确取样，采用同步缓冲器来重新定时，串行化(2:1)为全速率数据流，以及传送给不同的QPI端代理(例如540、505)。因此，Q2S(例如535、570)的输出重新回到QPI原生速度的20个数据通道以及半速率频率的一个时钟通道。在一个实施例中，密封Q2S到密封S2Q(例如510到535以及545到570)之间的操作应当对QPI端代理(505、540)是透明的，除了所引起的等待时间。

图6是Q2S模块的一个实施例的顶层图。在一个实施例中，Q2S模块600包括两个主要部分：数字侧610和模拟侧650。在一个实施例中，数字侧610包括扫描链615、控制和状态寄存器620、光控制逻辑(OCL)625和Q2S控制逻辑(QCL)630。在一个实施例中，模拟侧650包括锁相环(PLL)655、电压调节器模块(VRM)660、模拟发生器665和Q2S模拟前端(Q2SAFE)670。

Q2S密封芯片模块600中的关键块是Q2SAFE单元670，其执行数据接收、重新定时、2:1串行化以及到SiP调制器驱动器的双倍速率数据传输。Q2SAFE设计和实现的质量确定密封Q2S 600操作速度、等待时间和功率消耗。

在一个实施例中，OCL 625是包含控制Q2SAFE 670功能的若干单元的逻辑。QCL 625不是数据通路的组成部分，但是它提供缓冲器同步设定，其将引起数据通路的不同等待时间。在一个实施例中，QCL 625至少由用于数据通路控制和时钟通路控制的下列功能性组成。

在一个实施例中，在数据通路控制中，QCL 625至少提供链路联机(以下所述)、缓冲器同步(Sync_FIFO)、Icomp控制、Rcomp控制、AG和DFE控制、PLL控制和DFX控制。在一个实施例中，在时钟通路控制中，QCL 625至少提供CDR控制、转发时钟活动检测和PLL控制。

图7是Q2S模拟前端(Q2SAFE)的一个实施例的框图。Q2SAFE 670是Q2S 600的数据通路。在一个实施例中，Q2SAFE 670确定Q2S芯片模块600的性能。在一个实施例中，Q2SAFE 670包括3个主要块：RxAFE 710、SyncFIFO 730和TxAFE 750，如图7所示。RXAFE 710的功能是接收、放大、解析来自SiP内插器输入焊盘的低摆动差分模拟信号，以及在数据的眼中心进行取样。SyncFIFO 730的功能是同步转发时钟和密封传输时钟，重新定时接收数据以便停止抖动聚积，以及使PVT漂移为最小。TxAFE 750的功能是串行化(2:1)数据流，以及传送给SiP驱动器模块。

图8是Q2S接收模拟前端(RxAFE)的一个实施例的框图。在一个实施例中，Q2S接收模拟前端(RxAFE)电路820进行操作以对差分数据信号(例如来自焊盘810)进行接收、放大、取样，以及实现相位内插器(PI)的连续再训练。在一个实施例中，Q2S RxAFE 820的输出将提供给称作Sync_FIFO的重新定时块。在一个实施例中，RxAFE块820经由ESD保护电路830连接到SiP内插器球栅阵列(BGA)焊盘810。输入节点还由终止RT 840和链路活动检测器850共享。

图9a是正常速度操作的RxAFE架构的一个实施例的电路图。图9b是高速操作的RxAFE架构的一个实施例的电路图。内部RxAFE架构在图9a和图9b中示出，提供(图9a)在标称速度(例如6.4 Gb/s)以及(图9b)在高速度(例如9.6 Gb/s上至12.8 Gb/s)的两个电路选项。图9a是双向交织接收器架构，其由差分缓冲器905组成，之后接着取样器910、重新定时恢复CDR 915、相位内插器920，以生成取样时钟。

图9b是双向交织接收器架构，包括具有自动增益控制(AGC)955的连续时间线性均衡器(CTLE)950，之后接着判定反馈均衡器(DFE)/取样器960、重新定时恢复CDR 970、相位内插器975，以生成取样时钟。在一个实施例中，两个选项能够通过旁路或复用选择来实现，以便在一个设计中实现两个架构。

均衡技术能够补偿信道效应，例如时域符号间干扰(ISI)、频率相关损失、散布和反射。在一个实施例中，在图9b的架构中利用均衡的两级。在一个实施例中，第一级可以是使用Cherry-Hooper放大器所实现的CTLE，以增加信道的频率。第二级是DFE，其采用软判定DFE来消除ISI。AGC和DFE方式可花费长很多的设计时间，并且对于在标称速度的较短且固定的互连不是那么关键。

图10是二抽头DFE/取样器电路的一个实施例的框图。图10示出半速率二抽头DFE/取样器示例电路。该电路架构提供定时、功率和面积之间的良好折衷。取样和保持(S/H)电路1010对2UI的数据进行取样和保持。在加法器1020从交叉耦合通路借用的早期信息允许节点更迅速地转变到最终值。电路速度要求因加法器而能够放宽。2抽头DFE架构能够基于性能要求而扩展到4抽头。

延迟锁定环(DLL)是闭环系统，其生成与输入时钟具有准确相位关系的时钟信号。在一个实施例中，Q2S RXFAE中的DLL从差分转发时钟(fwd_clk)生成差分正交相位。差分相位称作I(同相){0°，180°}差分时钟对和Q(正交){90°，270°}差分时钟对。DLL设计应当解决诸如抖动放大和正交相位误差之类的问题。抖动放大从延迟线单元的有限带宽引起；而相位误差产生于相位检测的失配。四相输出从DLL发送给相位内插器(PI)。PI输出

和由CDR来生成。在一个实施例中，CDR电路块实现Mueller-Muller相位检测算法。它生成相位分辨率1/64 UI。相位内插器的输出为RxAFE操作提供时钟。在一个实施例中，按各时钟周期传送数据的两个位。在一个实施例中，在如图11所示的时钟的下降沿对所接收数据进行取样。

图12是完整Q2S数据通路和时钟通路架构的一个实施例的电路图。图12的参考标号对应于以上附图所示的单独块。在一个实施例中，上述密封架构能够用于扩展光链路上的QPI协议。它以最小等待时间和功率影响来实现从QPI到光链路的无缝转变。它实现重新定时电路，以使电迹线所引起的偏斜为最小。它通过串行化电气流，来利用高速光链路。链路联机状态机对电和光通信是关键的。设定的可编程性提供使这种技术由多种平台来适配的灵活性。它很健壮并且易于实现。它能够易于对其它协议(例如PCI Express)或者对更多诊断(例如环回)或CRC/ECC来增强。

以上对图6-12的论述对Q2S密封功能性的实施例进行。以下论述用于S2Q密封功能性。

图13是S2Q模块的一个实施例的顶层图。在一个实施例中，S2Q模块1300包括两个主要部分：数字侧1310和模拟侧1350。在一个实施例中，数字侧1310包括扫描链1315、控制和状态寄存器1320、光控制逻辑(OCL)1325和S2Q控制逻辑(SCL)1330。在一个实施例中，模拟侧1350包括PLL 1355、电压调节器模块1360、模拟偏压发生器1365和S2Q模拟前端(S2QAFE或SAFE)1370。该密封芯片模块中的关键块是S2QAFE，其执行数据接收、重新定时、2:1解串以及对端代理的全速率QPI数据传输。

在一个实施例中，控制和状态寄存器1320的每个是从I2C接口可读/写访问的。I2C寻址对于Q2S和S2Q密封组件是相同的。在一个实施例中，在两个组件之间对寄存器镜像，因而写入将始终写到两个组件。软件将首先对密封选择寄存器进行写入，从而选择Q2S或S2Q组件以选择要读取哪一个密封。一些状态值可能没有含义或者在Q2S和S2Q组件中不是可访问的。将对于从未实现的寄存器或者从不是与特定密封芯片相关的状态位的读访问返回逻辑电平0。

图14是S2Q控制逻辑(SCL)的一个实施例的框图。在一个实施例中，SCL 1330是控制S2QAFE 1370功能的若干信号的逻辑。在一个实施例中，SCL 1330不是数据通路的组成部分，而是控制将引起数据通路的不同等待时间的Sync_FIFO设定。在一个实施例中，SCL 1330至少控制下列功能：链路联机1410、缓冲器同步、Icomp控制1455、Rcomp控制1460、PLL控制1480、AGC和DFE控制(1425和1430)(若利用CTLE和DFE功能)、DFX控制1410、发射均衡控制1470。在一个实施例中，SCL 1330控制时钟通路中的下列功能：CDR控制1415和转发时钟活动检测1420。

在一个实施例中，一个SCL在两个不同模式控制中管理全部10个数据通道和一个时钟通道。在一个实施例中，SCL 1330将在若干时钟域进行操作。例如，扫描链能够以20+ kHz运行，以及转发时钟活动检测单元将以半速率时钟频率运行，因为一旦它对IBreset停止，则这个单元监测转发时钟的信号转变。然后将采取两个动作。首先，它将在IBreset期间停止移动PI。其次，SCL将在TxClk中复制将要发送给端代理的IBreset时钟信号。

图15是S2Q模拟前端的一个实施例的框图。在一个实施例中，S2QAFE 1370是S2Q 1300的数据通路，其确定密封S2Q 1300的性能。在一个实施例中，S2QAFE 1370包括三个主要块：RxAFE 1520、SyncFIFO 1540和TxAFE 1560。在一个实施例中，S2Q_RXAFE 1520的功能是在SiP内插器输入焊盘接收、放大、解析低摆动差分模拟信号，以及在数据眼中心进行取样。在一个实施例中，S2Q_SyncFIFO 1540的功能是同步转发时钟和传输时钟域，重新定时接收数据以停止抖动聚积，以及使PVT漂移为最小。在一个实施例中，S2QTxAFE 1560的功能是复用(2:1)数据流，以及传送给端代理。

图16是S2Q接收模拟前端(RxAFE)的一个实施例的框图。在一个实施例中，RxAFE 1610的功能是对差分数据信号进行接收、放大、取样，以及实现相位内插器(PI)的连续再训练。S2Q RxAFE 1610的输出将提供给称作Sync_FIFO的重新定时块。

在一个实施例中，RxAFE 1610经由ESD保护电路1630连接到SiP内插器球栅阵列(BGA)焊盘1620。输入节点还由终止R_T1650和链路活动检测器1660共享。

S2Q架构的内部RxAFE在图17a和图17b中示出，其提供两个电路选项：(a)在标称速度，例如6.4 Gb/s；(b) 在高速度，例如9.6 Gb/s上至12.8 Gb/s。它是四向交织接收器架构，包括：(a) 差分缓冲器，之后接着取样器，重新定时恢复CDR，相位内插器，以生成取样时钟；(b) 具有自动增益控制(AGC)的连续时间线性均衡器(CTLE)，之后接着判定反馈均衡器(DFE)/取样器，重新定时恢复CDR，相位内插器，以生成取样时钟。两个选项能够通过旁路或复用选择来实现，以便在一个设计中实现两个架构。

图17a是正常速度操作的RxAFE架构的一个实施例的电路图。图17b是高速操作的RxAFE架构的一个实施例的电路图。内部RxAFE架构在图17a和图17b中示出，提供(图17a)在标称速度(例如6.4 Gb/s)以及(图17b)在高速度(例如9.6 Gb/s上至12.8 Gb/s)的两个电路选项。图17a是双向交织接收器架构，其包括差分缓冲器1705，之后接着取样器1710、重新定时恢复CDR 1715、相位内插器1720，以生成取样时钟。

图17b是双向交织接收器架构，包括具有自动增益控制(AGC)1755的连续时间线性均衡器(CTLE)1750，之后接着判定反馈均衡器(DFE)/取样器1760、重新定时恢复CDR 1770、相位内插器1775，以生成取样时钟。在一个实施例中，两个选项能够通过旁路或复用选择来实现，以便在一个设计中实现两个架构。

均衡技术能够补偿信道效应，例如时域符号间干扰(ISI)、频率相关损失、散布和反射。在一个实施例中，在图17b的架构中利用均衡的两级。在一个实施例中，第一级可以是使用Cherry-Hooper放大器所实现的CTLE，以增加信道的频率。第二级是DFE，其采用软判定DFE来消除ISI。AGC和DFE方式可花费长很多的设计时间，并且对于在标称速度的较短且固定的互连不是那么关键。

它还使用相似DLL、PI和CDR架构来生成取样时钟。关键差别在于，它是四倍速率取样。按各时钟周期传送数据的四个位。在如图18所示的时钟的下降沿对所接收数据进行取样。存在进行四倍速率取样的若干优点。首先，相同Q2S接收电路设计和布局能够再使用。其次，更为重要的是，CDR、DLL和PI以及DFE/取样器中的设计难题与原本全速率时钟速度实现相比要小许多。

图19是S2Q发射电路架构的一个实施例的框图。这一小节描述S2Q发射数据通道模拟前端(TxAFE)电路块(例如1560)。在一个实施例中，Tx_AFE的功能是复用(2:1)、放大和传送由SyncFIFO馈送的差分数据信号。Q2S TxAFE的输出将提供给端代理。在一个实施例中，在2:1串行器1910的一级之后，数据传输速率回到QPI通道速度。串行器和预驱动器1920和驱动器1925能够采用CML电路来实现，以满足信令速度要求。在一个实施例中，Tx_AFE块经由ESD保护电路1960连接到SiP内插器球栅阵列(BGA)焊盘1950。在一个实施例中，输入节点还由终止R_T 1970和链路检测电路1975共享。

图20是完整S2Q数据通路和时钟通路架构的一个实施例的电路图。图20的参考标号对应于以上附图13-19所示的单独块。

本文所述的技术、设备、方法、系统可使用任何点对点互连架构来实现。作为示例，可利用按照下列实施例的任一个的高性能互连(HPI)架构。

在一个实施例中，HPI是下一代高速缓存一致、基于链路的互连。作为一个示例，HPI可用于高性能计算平台中，例如工作站或服务器，其中PCIe通常用来连接加速器或I/O装置。但是，HPI并不局限于此。HPI而是可用于本文所述系统或平台的任一个中。此外，所开发的单独概念可适用于其它互连、例如PCIe。此外，HPI可扩展成在与其它互连、例如PCIe相同的市场中竞争。

为了支持多个装置，在一个实施例中，HPI包括指令集架构(ISA)不可知(即，HPI能够在多个不同装置中实现)。在另一种情况下，HPI还可用来连接高性能I/O装置，而不只是处理器或加速器。例如，高性能PCIe装置可通过适当转换桥耦合到HPI(即，HPI到PCIe)。此外，HPI链路可按照各种方式(例如星形、环形、网格等)用于许多基于HPI的装置、例如处理器。

图21示出多个潜在多插座配置的实施例。如所示，二插座配置2105包括两个HPI链路，但是，在其它实现中，可利用一个HPI链路。对于较大拓扑，可利用任何配置，只要ID是可指配的，并且存在某种形式的虚拟通路。如所示，四插座配置2110具有从各处理器到另一个的HPI链路。但是，在配置2115所示的八插座实现中，不是每一个插座都通过HPI链路相互直接连接。但是，如果虚拟通路存在于处理器之间，则支持该配置。所支持处理器的范围在原生域中包括2-32。通过使用多个域或者节点控制器之间的其它互连，可达到更大数量的处理器。

HPI架构包括分层协议架构的定义，其与PCIe的相似之处在于，它也包括分层协议架构。在一个实施例中，HPI定义协议层(一致、非一致以及可选地其它基于存储器的协议)、路由层、链路层和物理层。此外，许多其它互连架构的HPI包括与功率管理器、测试和调试(DFT)的设计、故障处理、寄存器、安全性等相关的增强。

图22示出HPI分层协议栈中的潜在层的实施例；但是，这些层不作要求，并且在一些实现中可以是可选的。每个层处理其自己的粒度等级或信息量(具有分组2230的协议层2205a、b、具有数字流2235的链路层2210a、b以及具有phits 2240的物理层2205a、b)。注意，在一些实施例中，基于实现，分组可包括部分数字流、单个数字流或者多个数字流。

作为第一示例，phit 2240的宽度包括链路宽度对位的1对1映射(例如，20位链路宽度包括20位的phit等)。数字流可具有更大的大小，例如184、192或者200个位。注意，如果phit 2240为20位宽，并且数字流2235的大小为184位，则它取phit 2240的分数来传送一个数字流2235(例如20位的9.2个phit传送184位数字流2235或者20位的9.6传送192位数字流)。注意，在物理层的基础链路的宽度可改变。例如，每个方向的通道数量可包括2、4、6、8、10、12、14、16、18、20、22、24等。在一个实施例中，链路层2210a、b能够将多段不同事务嵌入单个数字流中，以及在数字流中，多个报头(例如1、2、3、4)可嵌入数字流中。在这里，HPI将报头分为对应时隙，以实现预计送往不同节点的数字流中的多个消息。

在一个实施例中，物理层2205a、b负责物理介质(电或光等)上的信息的快速传递。物理链路是两个链路层实体、例如层2205a与2205b之间的点对点。链路层2210a、b从上层抽象出物理层2205a、b，并且提供可靠地传递数据(以及请求)并且管理两个直接连接实体之间的流控制的能力。它还负责将物理信道虚拟化为多个虚拟信道和消息类。协议层2220a、b依靠链路层2210a、b将协议消息映射到适当消息类和虚拟信道中，然后将其传递给物理层2205a、b供跨物理链路传递。链路层2210a、b可支持多个消息，例如请求、窥探、响应、回写、非一致性数据等。

在一个实施例中，为了提供可靠传输，循环冗余校验(CRC)差错校验和恢复过程由链路层2210a、b来提供，以便隔离在物理互连上发生的常规位差错的影响。链路层2210a在发射器生成CRC，并且在接收器链路层2210b校验。

在一些实现中，链路层2210a、b将信用方案用于流控制。在初始化期间，给予发送方固定数量的信用，以向接收方发送分组或数字流。每当将分组或数字流发送给接收方时，发送方使其信用计数器递减一个信用，其表示分组或数字流，这取决于所使用的虚拟网络的类型。每当在接收器释放缓冲器时，对于该缓冲器类型向发送方返回信用。当发送方对给定信道的信用已经耗尽，则在一个实施例中，它停止在那个信道发送任何数字流。本质上，信用在接收方已经消耗信息并且释放缓冲器之后被返回。

在一个实施例中，路由层2215a、b提供将分组从源路由到目的地的灵活分布式方式。在一些平台类型(例如单处理器和双处理器系统)中，这个层可以不是显式的，而可能是链路层2210a、b的组成部分；在这种情况下，这个层是可选的。它依靠虚拟网络以及由作为用于确定如何路由分组的功能的组成部分的链路层2210a、b所提供的消息类抽象。在一个实现中，路由功能通过实现特定路由表来定义。这种定义允许多种使用模型。

在一个实施例中，协议层2220a、b实现通信协议、排序规则和一致性维护、I/O、中断和其它高层通信。注意，在一个实现中，协议层2220a、b提供协商组件和系统的功率状态的消息。作为潜在添加，物理层2205a、b还可单独或结合来设置单独链路的功率状态。

多个代理可连接到HPI架构，例如归属代理(命令对存储器的请求)、高速缓存(向一致性存储器发出请求并且响应窥探)、配置(处理配置事务)、中断(处理中断)、遗留(处理遗留事务)、非一致性(处理非一致事务)等等。下面论述对HPI的层的更具体论述。

HPI的几个潜在特征的综览包括：在归属节点不利用预先分配；没有对多个消息类的排序要求；将多个消息封装在单个数字流(协议报头)中(即，能够在所定义时隙中保持多个消息的封装数字流)；可从4、8、122、20或更多通道进行缩放的宽链路；可利用8、16、32或者多达64个位用于差错保护的大差错校验方案；以及利用嵌入式时钟方案。

HPI的物理层2205a、b(或PHY)置于电气层(即，连接两个组件的电导体)上方以及链路层2210a、b下方，如图22所示。物理层驻留在各代理上，并且连接相互分离的两个代理(A和B)上的链路层。本地和远程电气层通过物理介质(例如导线、导体、光等)来连接。

在一个实施例中，物理层2205a、b具有两个主要阶段，即初始化和操作。在初始化期间，连接对链路层是不透明的，并且信令可涉及定时状态和握手事件的组合。在操作期间，连接对链路层是透明的，并且信令处于一定速度，其中所有通道作为单个链路一起操作。

在操作阶段期间，物理层将数字流从代理A传输到代理B以及从代理B传输到代理A。连接又称作链路，并且从链路层抽象出包括介质、宽度和速度的某些物理方面，同时与链路层交换当前配置的数字流和控制/状态(例如宽度)。初始化阶段包括小阶段，例如轮询、配置。操作阶段也包括小阶段(例如链路功率管理状态)。

在一个实施例中，物理层2205a、b还用于：满足可靠性/误差标准，容许链路上的通道的故障并且转到标称宽度的一小部分，容许链路的相反方向的单一故障，支持热插拔，启用/禁用PHY端口，当尝试次数超过所指定阈值时的超时初始化尝试，等等。

在一个实施例中，HPI利用旋转位模式。例如，当数字流大小没有与HPI链路中的通道的倍数对齐时，数字流可能无法按照通过通道的传输的整数倍来发送(例如，192位数字流不是示范20通道链路的完全倍数)。因此，在x20，数字流可经过交织，以避免浪费带宽(即，在某个点发送部分数字流，而没有利用通道的其余部分)。在一个实施例中，确定交织，以优化发射器(Tx)和接收器(Rx)中的关键字段和复用器的等待时间。所确定模式也潜在地提供到/从较小宽度(例如x8)的完全并且快速转变以及在新宽度的无缝操作。

在一个实施例中，HPI利用嵌入式时钟、例如20位嵌入式时钟或者其它位数的嵌入式时钟。其它高性能接口可将转发时钟或者其它时钟用于带内复位。通过在HPI中嵌入时钟，潜在地减少引脚分配。但是，在一些实现中，使用嵌入式时钟可引起不同设备和方法来操控带内复位。作为第一示例，在初始化之后利用用于保持链路外数字流传输并且允许PHY使用的阻塞链路状态(在附录A中更详细描述)。作为第二示例，在初始化期间可利用电气有序集、例如电气空闲有序集(EIOS)。

在一个实施例中，HPI能够将没有转发时钟的第一位宽度方向以及第二较小位宽度链路用于功率管理。作为示例，HPI包括部分链路宽度发射状态，其中利用部分宽度(例如，x20全宽度和x8部分宽度)；但是，宽度完全是说明性的，并且可有所不同。在这里，PHY可操控部分宽度功率管理，而无需链路层辅助或介入。在一个实施例中，阻塞链路状态(BLS)协议用来进入部分宽度发射状态(PWTS)。在一个或多个实现中，PWTS退出可使用BLS协议或者降噪中断检测。由于没有转发时钟，PWTLS退出可包括重新偏斜消除（re-deskew），其保持链路的确定性。

在一个实施例中，HPI利用Tx自适应。作为示例，环回状态和硬件用于Tx自适应。作为一个示例，HPI能够计数实际位差错；这可以能够通过注入专用模式来执行。因此，HPI应当能够以较低功率获得更好的电气余量。当使用环回状态时，一个方向可用作硬件反信道，其具有作为训练序列(TS)有效载荷的组成部分被发送的量度。

在一个实施例中，HPI能够提供等待时间固定，而无需在TS中交换同步计数器值。其它互连可基于各TS中的同步计数器值的这种交换，来执行等待时间固定。在这里，HPI可通过将电空闲退出有序集(EIEOS)对齐同步计数器，周期地利用重发生的EIEOS作为同步计数器值的代理。这潜在地节省TS有效载荷空间，消除混叠和DC平衡问题，以及简化将要增加的等待时间的计算。

在一个实施例中，HPI提供链路状态机转变的软件和定时器控制。其它互连可支持信号机(保持位)，其通过硬件在进入初始化状态时设置。从状态退出在保持位通过软件来清除时发生。在一个实现中，HPI允许软件控制这种类型的机制，以用于进入发射链路状态或者环回模式状态。在一个实施例中，HPI允许从握手状态退出，以便在握手之后基于软件可编程超时，其潜在地使测试软件更简易。

在一个实施例中，HPI利用TS的伪随机位序列(PRBS)置乱。作为示例，利用23位PRBS(PRBS23)。在一个实施例中，PRBS通过相似位大小、自播种存储元件、例如线性反馈移位寄存器来生成。作为一个示例，固定UI模式可用来采用到自适应状态的旁路来置乱。但是，通过采用PRBS23来置乱TS，Rx自适应可在没有旁路的情况下执行。另外，偏移和其它误差在时钟恢复和取样期间可降低。HPI方式依靠使用Fibonacci LFSR，其在TS的特定部分期间能够是自播种的。

在一个实施例中，HPI支持模拟慢模式，而没有改变PLL时钟频率。一些设计可将独立PLL用于慢和快速度。而在一个实现中，HPI使用模拟慢模式(即，PLL时钟以快速度运行；TX多次重复位；RX进行过取样以定位边沿并且识别位)。这意味着，共享PLL的端口可在慢和快速度共存。在倍数是快速度与慢速度的整数比的一个示例中，不同的快速度可与可在热附连的发现阶段期间使用的相同慢速度配合工作。

在一个实施例中，HPI支持热附连的共同慢模式频率。如上所述，模拟慢模式允许共享PLL的HPI端口在慢和快速度共存。当设计人员将模拟倍数设置为快速度与慢速度的整数比时，不同的快速度则可与相同慢速度配合工作。因此，支持至少一个共同频率的两个代理可以热附连，而不管主端口运行的速度。软件发现则可使用慢模式链路来识别和建立最优的链路速度。

在一个实施例中，HPI支持链路的重新初始化，而无需终止变化。可对带内复位提供重新初始化，其中使时钟通道终止针对可靠性、可用性和可服务性(RAS)中使用的发现过程来变更。在一个实施例中，当HPI包括入局信令的RX筛选以识别良好通道时，HPI的重新初始化可在没有改变终止值的情况下进行。

在一个实施例中，HPI支持健壮低功率链路状态(LPLS)进入。作为示例，HPI可包括LPLS中的最小停留(即，链路在退出之前停留在LPLS中的最小时间量、UI、计数器值等)。备选地，LPLS进入可被协商，并且然后使用带内复位来进入LPLS。但是，在一些情况下，这可掩蔽从第二代理始发的实际带内复位。在一些实现中，HPI允许第一代理进入LPLS而第二代理进入复位。第一代理在某个时间段期间(即，最小停留)是无响应的，这允许第二代理完成复位并且然后唤醒第一代理，从而实现更为有效、健壮地进入LPLS。

在一个实施例中，HPI支持诸如去抖检测、唤醒和连续筛选通道故障之类的特征。HPI可在延长时间段期间寻找指定信令模式以检测来自LPLS的有效唤醒，因而降低伪唤醒的可能性。相同硬件也可在后台使用以用于在初始化过程期间连续筛选不良通道，从而有利于更健壮的RAS特征。

在一个实施例中，HPI支持确定性退出以供锁定步（lock step）和重新开始回放。在HPI中，当工作在全宽度时，一些TS边界可与数字流边界重合。因此，HPI可识别和指定退出边界，使得锁定步行为可由另一个链路来保持。另外，HPI可指定可用来通过链路对保持锁定步的定时器。在初始化之后，HPI还可支持其中带内复位被禁用以支持某些形式的锁定步操作的操作。

在一个实施例中，HPI支持TS报头的使用，代替有效载荷用于关键初始化参数。备选地，TS有效载荷可用来交换初始化参数、例如ACK和通道号。并且还可使用用于传递通道极性的DC电平。HPI仍然可将TS报头中的DC平衡代码用于关键参数。这潜在地减少有效载荷所需的字节数，并且潜在地允许整个PRBS23模式被用于置乱TS，这降低对DC平衡TS的需要。

在一个实施例中，HPI支持在空闲通道的部分宽度发射链路状态(PWTLS)进入/退出期间增加活动通道的噪声免疫力的措施。在一个实施例中，空(或者其它不可重试数字流)数字流可在宽度变更点附近使用，以增加活动通道的噪声免疫力。另外，HPI可在PWTLS退出开始附近利用空数字流(即，空数字流可用数据数字流来分割)。HPI还可使用专用信令，其格式可改变以降低误唤醒检测的可能性。

在一个实施例中，HPI支持PWTLS退出期间的专用模式的使用，以便允许非阻塞偏斜消除。备选地，空闲通道在PWTLS退出时可不经过偏斜消除，因为它们可借助转发时钟来保持偏斜。通过使用嵌入式时钟，HPI仍然可使用专用信令，其格式可改变以降低误唤醒检测的可能性，并且还允许偏斜消除，而无需阻塞数字流流量。这还通过对故障通道无缝断电、对其重新适配以及使其恢复联机，而无需阻塞数字流的流量而允许更健壮的RAS。

在一个实施例中，HPI支持无需链路层支持的低功率链路状态(LPLS)进入以及更健壮LPLS退出。备选地，链路层协商可取决于预先指定的主与从之间，以从发射链路状态(TLS)进入LPLS。在HPI中，PHY可使用阻塞链路状态(BLS)代码来操控协商，并且可支持作为主控或始发方的两个代理以及从PWTLS直接进入LPLS。从LPLS退出可基于使用特定模式对降噪中断进行去抖，之后接着是两侧之间的握手和超时诱发带内复位(若其中任一个出故障的话)。

在一个实施例中，HPI支持控制初始化期间的非生产性循环。备选地，初始化的故障(例如缺乏良好通道)可引起过多次数重试初始化，这潜在地浪费功率并且难以调试。在HPI中，链路对可在请求其退出并且在复位状态断电之前设法初始化所设置的次数，其中软件可在重试初始化之前进行调整。这潜在地改进系统的RAS。

在一个实施例中，HPI支持高级IBIST(互连内建自测)选项。在一个实施例中，可利用模式发生器，其允许任何引脚的最大长度的两个非相关PRBS23模式。在一个实施例中，HPI可以能够支持四个这类模式，以及提供控制这些模式的长度(即，动态改变测试模式、PRBS23长度)的能力。

在一个实施例中，HPI提供对通道进行偏斜消除的高级逻辑。作为示例，TS锁定之后的TS边界可用来对通道进行偏斜消除。另外，HPI可通过比较有效载荷中的特定点期间的LFSR中的通道PRBS模式而进行偏斜消除。这种偏斜消除在测试芯片(其可能缺乏检测TS或状态机以管理偏斜消除的能力)中可能是有用的。

在一个实施例中，从初始化退出到链路发射在TS边界上以行星对齐发生。另外，HPI可支持从该点的协商延迟。另外，两个方向之间的退出的顺序可通过使用主-从确定性来控制，从而允许链路对的一个而不是两个的行星对齐控制。

一些实现使用固定128UI模式来置乱TS。其它使用固定4k PRBS23来置乱TS。在一个实施例中，HPI允许使用任何长度PRBS，包括整个(8M-1)PRBS23序列。

在一些架构中，自适应具有固定时长。在一个实施例中，从适配退出是握手而不是定时。这意味着，适配时间在两个方向可以是不对称的，并且如任一侧所需的那样长。

在一个实施例中，如果状态动作不需要重做，则状态机可绕过那些状态。但是，这可导致更复杂的设计和验证逃逸。HPI不使用旁路—它而是分配动作，使得各状态的短定时器可用来执行动作和避免的旁路。这潜在地有利于更均匀和同步的状态机转变。

在一些架构中，转发时钟用于带内复位和链路层，以发起部分宽度发射和低功率链路进入。HPI使用块链接状态代码相似功能。这些代码潜在地可具有位差错，从而导致在Rx的‘失配’。HPI包括用于处理失配的协议以及操控不同步复位、低功率链路状态和部分宽度链路状态请求的部件。

在一个实施例中，128 UI置乱器用于环回TS。但是，当环回开始时，这能够导致对于TS锁定的混叠；因此，一些架构在这期间将有效载荷改变为全0。在另一个实施例中，HPI利用均匀有效载荷，并且将周期发生的未置乱EIEOS用于TS锁定。

一些架构在初始化期间利用置乱TS。在一个实施例中，HPI定义超序列，其是各种长度的置乱TS和未置乱EIEOS的组合。这允许初始化期间的更随机化转变，并且还简化TS锁定、等待时间固定和其它动作。

回到图22，示出链路层2210a、b的逻辑块的实施例。在一个实施例中，链路层2210a、b保证两个协议或路由实体之间的可靠数据传输。它从协议层2220a、b来抽象出物理层2205a、b，负责两个协议代理(A、B)之间的流量控制，并且向协议层(消息类)和路由层(虚拟网络)提供虚拟信道服务。协议层2220a、b与链路层2210a、b之间的接口通常处于分组级。

在一个实施例中，在链路层的最小传输单位称作数字流，其是所指定的位数、例如192。链路层2210a、b依靠物理层2205a、b来将物理层2205a、b的传递单位（phit)组帧为链路层2210a、b的传递单位(数字流)。另外，链路层2210a、b可在逻辑上分解为两个部分，即发送方和接收方。一个实体上的发送方/接收方对可连接到另一个实体上的接收方/发送方对。流量控制通常基于数字流和分组来执行。检错和纠错也潜在地基于数字流级别来执行。

在一个实施例中，数字流是扩展192位。但是，位的任何范围、例如81-256(或者以上)可用于不同变化中。在这里，CRC字段也增加(例如16位)，以操控较大有效载荷。

在一个实施例中，TID(事务ID)为11位长。因此，可去除分布式归属代理的预先分配和启用。此外，在一些实现中，11位的使用允许使用TID，而无需使用扩展TID模式。

在一个实施例中，报头数字流分为3个时隙，2个具有相等大小(时隙0和1)，而另一个为较小时隙(时隙2)。浮动字段可以是可用的，供时隙0或1之一使用。能够使用时隙1和2的消息经过优化，从而减少对这些时隙操作码进行编码所需的位数。当需要比时隙0提供的要多的位的报头进入链路层时，时隙算法就位，以允许它接管时隙1有效载荷位以获得附加空间。特殊控制(例如LLCTRL)数字流对其需要可消耗相当3个时隙的位。对于链路部分忙的情况，时隙算法也可存在，以允许单独时隙被利用，而其它时隙没有携带信息。其它互连可允许每个数字流单个消息、而不是多个消息。数字流中的时隙的大小确定以及能够放在各时隙中的消息的类型甚至对降低数字流速率也潜在地提供HPI的增加带宽。

在HPI中，大CRC基线可改进检错。例如，利用16位CRC。由于较大CRC，还可利用较大有效载荷。CRC的16位结合与那些位配合使用的多项式改进检错。作为示例，存在最少数量的门电路，以提供1) 1-4位差错被检测，2) 突发长度16或以下的差错被检测。

在一个实施例中，利用基于两个CRC-16方程的旋转CRC。可使用两个16位多项式，即，来自HPI CRC-16的多项式和第二多项式。第二多项式具有要实现的最少数量的门电路，同时保持下列项的性质：1) 全部1-7位差错被检测；2) x8链路宽度的每通道突发保护；3) 突发长度16或以下的所有差错被检测。

在一个实施例中，利用降低最大数字流速率(9.6与4 UI)，但是得到链路的增加吞吐量。由于增加的数字流大小、每个数字流的多个时隙的引入、有效载荷位的优化利用(改变算法以去除或再定位不频繁使用的字段)，实现更大互连效率。

在一个实施例中，支持3时隙的部分包括192位数字流。浮动字段对时隙0或时隙1实现有效载荷的11个额外位。注意，如果使用较大数字流，则可使用更多浮动位。以及作为推论，如果使用较小数字流，则提供较少浮动位。通过允许字段在两个时隙之间浮动，就能够提供某些消息所需的额外位，同时仍然保持在192位之内，并且使带宽的利用为最大。备选地，向各时隙提供11位HTID字段可使用数字流中原本没有被有效利用的额外11位。

一些互连可在协议级消息中传送病毒状态以及在数据数字流中传送有毒状态。在一个实施例中，将HPI协议级消息和中毒状态移动到控制数字流。由于这些位不频繁使用(仅在差错的情况下)，将其从协议级消息中去除潜在地增加数字流利用。使用控制数字流将其注入仍然允许差错的包含。

在一个实施例中，数字流中的CRD和ACK位允许返回信用的数量(例如8)或者ack的数量(例如8)。作为完全编码信用字段的部分，当时隙2编码为LLCRD时，这些位用作Credit[n]和Acknowledge[n]。这通过允许任何数字流仅使用总共2位返回VNA信用的数量和确认的数量而潜在地改进效率，但是当使用安全编码LLCRD返回时还允许其定义保持一致。

在一个实施例中，VNA与VN0/1编码(通过将时隙对齐相同编码来节省位)。多时隙报头数字流中的时隙可以只对齐到VNA、只对齐到VN0或者只对齐到VN1。通过实施此，去除指示VN的每时隙位。这增加数字流位利用的效率，并且潜在地实现从10位TID扩展到11位TID。

一些字段仅允许1(对于VN0/1)、2/8/16(对于VNA)和8(对于确认)的增量的返回。这意味着，返回大量未决信用或确认可使用多个返回消息。它还意味着，VNA和确认的奇数返回值可留下可整除值的棘手未决累积。HPI可具有完全编码信用和Ack返回字段，从而允许代理以单个消息返回池的所有累积信用或Ack。这潜在地改进链路效率，并且还潜在地简化逻辑实现(返回逻辑能够实现“清楚”信号而不是完全减幅器)。

在一个实施例中，路由层2215a、b提供将HPI事务从源路由到目的地的灵活分布式方式。该方案是灵活的，因为多个拓扑的路由算法可通过在各路由器的可编程路由表来指定(在一个实施例中，编程通过固件、软件或者其组合来执行)。

路由功能性可以是分布式的；路由可通过一系列路由步骤进行，其中各路由步骤通过在源、中间或目的地路由器的表的查找来定义。在源的查找可用来将HPI分组注入HPI结构。在中间路由器的查找可用来将HPI分组从输入端口路由到输出端口。在目的地端口的查找可用来以目的地HPI协议代理为目标。注意，在一些实现中，路由层较薄，因为路由表并且因此路由算法没有通过规范而具体定义。这允许多种使用模型，包括灵活平台架构拓扑由系统实现来定义。

路由层2215a、b依靠链路层2210a、b以用于提供总共三个(或更多)虚拟网络(VN)—在一个示例中为具有在各虚拟网络中定义的若干消息类的两个无死锁VN、即VN0和VN1—的使用。共享自适应虚拟网络(VNA)可在链路层定义，但是这个自适应网络可能在路由概念中没有直接暴露，因为各消息类和VN可具有专用资源和保证转发进程。

路由规则的非详尽的示范列表包括：(1) (消息类不变性)：属于特定消息类的入局分组可在相同消息类中、在出局HPI端口/虚拟网络上路由；(2) (交换)HPI平台可支持“存储和转发”以及“虚拟捷径”类型的交换。在另一个实施例中，HPI可能不支持“虫孔”或“电路”交换。(3) (互连无死锁) HPI平台可以不依靠自适应流量以用于无死锁路由。

通过使用VN0和VN1的平台，2个 VN可共同用于无死锁路由；以及(4) (用于“叶”路由器的VN0)。在可使用VN0和VN1的HPI平台中，可准许将VN0用于其路由器没有被用于直通路由的那些组件；也就是说，入局端口具有端接在这个组件 HPI目的地。在这种情况下，来自不同VN的分组能够路由到VN0。其它规则(例如，VN0与VN1之间的分组的移动)可通过平台相关路由选择算法来管理。

路由步骤：在一个实施例中，路由步骤由路由功能(RF)和选择功能(SF)来表示。路由功能可将分组到达的HPI端口和目的地NodeID作为输入；它然后产生2元组—HPI端口号和虚拟网络(其是分组在到目的地的通路上要沿用的)—作为输出。准许路由功能还取决于入局虚拟网络。此外，准许采用路由步骤产生多个<port#, virtual network>对。

所产生的路由算法称作自适应。在这种情况下，选择功能SF可基于路由器具有的附加状态信息(例如，对于自适应路由算法，虚拟网络的特定端口的选择可取决于本地拥塞条件)来选择单个2元组。在一个实施例中，路由步骤由应用路由功能并且然后应用选择功能以产生2元组来组成。

路由器表简化：HPI平台可实现虚拟网络的合法子集。这类子集简化与在路由器交换机的虚拟信道缓冲和仲裁关联的路由表的大小(减少列数)。这些简化可以以平台灵活性和特征为代价来得到。VN0和VN1可以是无死锁网络，其根据使用模型、通常以向其指配的最少虚拟信道资源来共同或者单独地提供死锁免除。

路由表的平面组织可包括与NodeID的最大数量对应的大小。通过这种组织，路由表可根据目的地NodeID字段以及可能根据虚拟网络id字段来索引。还能够使表组织是分级的，其中目的地NodeID字段细分为实现相关的多个子字段。例如，通过分为“本地”和“非本地”部分，路由的“非本地”部分在“本地部分”的路由之前完成。减小在每一个输入端口的表大小的潜在优点以被迫按照分级方式将NodeID指配给HPI组件的潜在代价来得到。

路由算法：在一个实施例中，路由算法定义从源模块到目的地模块的可准许通路的集合。从源到目的地的特定通路是可准许通路的子集，并且作为以上定义的一系列路由步骤(其开始于源处的路由器，经过零或更多中间路由器，并且结束于目的地处的路由器)来得到。注意，即使HPI结构可具有从源到目的地的多个物理通路，但是所准许的通路是通过路由算法所定义的那些通路。

在一个实施例中，包含在层2220a、b中的HPI一致性协议支持代理高速缓存来自存储器的数据行。想要高速缓存存储器数据的代理可使用一致性协议来读取数据行，以加载到其高速缓存中。想要修改其高速缓存中的数据行的代理可在修改数据之前使用一致性协议来获取该行的所有权。在修改一行之后，代理可遵循将其保持在其高速缓存中、直到它将该行回写到存储器或者将该行包含在对外部请求的响应中为止的协议要求。最后，代理可完成外部请求以使其高速缓存中的行失效。协议通过规定所有高速缓存代理可遵循的规则，来确保数据的一致性。它还提供使没有高速缓存的代理一致地读取和写入存储器数据的部件。

可实施两个条件以支持利用HPI一致性协议的事务。首先，作为示例，协议基于每地址来保持代理的高速缓存中的数据之间以及那些数据与存储器中的数据之间的数据一致性。非正式地，数据一致性可指表示数据的最新值的代理的高速缓存中的每个有效数据行，以及在一致性协议分组中传送的数据表示数据在被发送时的最新值。当没有数据的有效副本存在于高速缓存中或者传输中时，协议可确保数据的最新值驻留在存储器中。其次，协议提供用于请求的明确定义的承诺点。用于读取的承诺点可指示数据是可用的时间，以及对于写入，它们可指示何时被写入数据是全局可观测的并且将通过后续读取来加载。协议可支持一致存储器空间中用于可缓存和不可缓存(UC)请求的这些承诺点。

HPI一致性协议还可确保由代理对一致存储器空间中的地址进行的一致性请求的转发进程。当然，事务可最终被满足并且引退以供适当系统操作。在一些实施例中，HPI一致性协议可能没有用于解决资源分配冲突的重试的概念。因此，协议本身可定义成不包含循环资源相关性，以及实现可在其设计中注意不引入能够引起死锁的相关性。另外，协议可指示设计能够提供对协议资源的公平访问的位置。

在逻辑上，在一个实施例中，HPI一致性协议由三项组成：一致性(或高速缓存)代理、归属代理以及连接代理的HPI互连结构。一致性代理和归属代理共同工作，以通过经由互连交换消息，来实现数据一致性。链路层2210a、b及其相关描述提供互连结构的细节，包括它如何遵守一致性协议的要求，如本文所述。(可以注意，分为一致性代理和归属代理是为了清楚起见。设计可包含插座中的两种类型的多个代理或者甚至将代理行为结合到单个设计单元中。)

在一个实施例中，HPI没有预先分配归属代理的资源。在这里，接收请求的接收代理分配资源以对它进行处理。发送请求的代理分配资源供响应。在这种情况下，HPI可遵循与资源分配有关的两个一般规则。第一，接收请求的代理可负责分配资源以对它进行处理。第二，生成请求的代理可负责分配资源以处理对请求的响应。

资源分配还可扩展到窥探请求中的HTID(连同RNID/RTID)，潜在减少使用归属代理和转发响应以支持对归属代理的响应(以及对请求代理的数据转发)。

在一个实施例中，归属代理资源也没有在窥探请求和转发响应中预先分配以支持对归属代理的响应(以及对请求代理的数据转发)。

在一个实施例中，当请求代理再使用其RTID资源是安全时，在归属代理完成处理请求之前，不存在“早期”发送CmpO的归属资源能力的预先分配。具有系统中相似RNID/RTID的窥探的一般操控也是协议的组成部分。

在一个实施例中，冲突解决使用有序响应信道来执行。一致性代理使用RspCnflt作为对归属代理发送FwdCnfltO的请求，FwdCnfltO将对于一致性代理的冲突请求、采用CmpO来排序(若有任何已经调度的话)。

在一个实施例中，HPI支持经由有序响应信道的冲突解决。一致性代理使用来自窥探的信息来帮助处理FwdCnfltO，其没有“类型”信息并且没有RTID用于向请求代理转发数据。

在一个实施例中，一致性代理阻止对回写请求的转发以保持数据一致性。但是，它还允许一致性代理在处理转发之前使用回写请求来提交不可缓存（UC）数据，并且允许一致性代理回写部分高速缓存行而不是支持部分隐式回写供转发的协议。

在一个实施例中，支持接受排他状态数据的读失效(RdInv)请求。不可缓存(UC)读取的语义包括将修改数据刷新到存储器。但是，一些架构允许转发M数据以使读取失效，其迫使请求代理在接收到M数据时清除该行。RdInv简化流程，但是它不允许E数据被转发。

在一个实施例中，HPI支持InvItoM到IODC功能性。InvItoM请求高速缓存行的排他所有权，而没有接收数据，并且具有不久之后执行回写的意图。所需高速缓存状态可以是M状态和E状态或者任一个。

在一个实施例中，HPI支持用于永久存储器刷新的WbFlush。下面示出WbFlush的实施例。它要作为永久提交的结果来发送。刷新可写到永久存储器。

在一个实施例中，HPI支持附加操作，例如由路由层所生成的“扇出”窥探的SnpF。一些架构没有对扇出窥探的显式支持。在这里，HPI归属代理生成单个“扇出”窥探请求，以及进行响应，路由层对“扇出锥”中的所有对等代理生成窥探。归属代理可预期来自代理段的每个的窥探响应。

在一个实施例中，HPI支持具有高速缓存推送暗示(WbPushMtoI)的显式回写。在一个实施例中，一致性代理将具有暗示的修改数据回写到归属代理，它可将修改数据推送到“本地”高速缓存，在M状态存储，而没有将数据写到存储器。

在一个实施例中，一致性代理在转发共享数据时可保持F状态。在一个示例中，接收“共享”窥探或者在这种窥探之后转发的具有F状态的一致性代理可保持F状态，同时向请求代理发送S状态。

在一个实施例中，协议表可通过使一个表指向在“下一个状态”列中的另一个子表来嵌套，以及嵌套表能够具有附加或细粒度保护，以指定准许哪些行(行为)。

在一个实施例中，协议表使用行跨距来指示同样可准许行为(行)，而不是增加“偏置”位以在行为之间进行选择。在一个实施例中，组织动作表供用作BFM(验证环境工具)的功能性引擎，而不是使BFM小组基于其解释来创建其自己的BFM引擎。

在一个实施例中，HPI支持非一致事务。作为示例，非一致事务指的是不参与HPI一致性协议的事务。非一致事务包括请求及其对应完成。对于某些特殊事务，广播机制。

说明书中提到“一个实施例”或“实施例”表示结合该实施例所述的具体特征、结构或特性包含在本发明的至少一个实施例中。词语在“一个实施例中”在本说明书的各个位置中的出现不一定都表示同一实施例。

虽然按照若干实施例描述了本发明，但本领域的技术人员会知道，本发明并不局限于所述实施例，而是可在所附权利要求书的精神和范围之内，经过修改和变更来实施。因此，本描述被看作是说明性而不是限制性的。

Claims

1. 一种系统，包括：

第一晶片上的第一电逻辑电路，按照分包点对点互连协议、按照全数据速率来传递数据；

第一密封电路，耦合成从所述第一电逻辑电路接收所述数据，所述第一密封电路使所述数据被转换成光格式，以便以至少两倍于所述全数据速率的速率来传送；

第二密封电路，耦合成从所述第一密封电路接收按照光格式的数据，所述第二密封电路使所述数据被转换成符合所述分包点对点互连协议的电格式；以及

第二晶片上的第二电逻辑电路，耦合成从所述第一电逻辑电路接收所述数据。

2. 如权利要求1所述的设备，其中，所述分包点对点互连协议包括窥探协议。

3. 如权利要求1所述的设备，其中，所述分包点对点互连协议使用回写协议来管理高速缓存一致性。

4. 如权利要求1所述的设备，其中，所述分包点对点互连协议符合快速通道互连(QPI)协议。

5. 如权利要求1所述的设备，其中，所述分包点对点协议利用嵌入式时钟信号。

6. 如权利要求1所述的设备，其中，所述第一密封电路和所述第二密封电路使它们之间的光链路在所述第一电逻辑电路与所述第二电逻辑电路之间的链路的初始化期间以对应于所述全数据速率的数据速率进行操作。

7. 如权利要求1所述的设备，其中，所述第一电逻辑电路包括处理核，以及所述第二电逻辑电路包括存储器。

8. 如权利要求1所述的设备，还包括：

第三密封电路，耦合成从所述第二电逻辑电路接收所述数据，所述第三密封电路使所述数据被转换成光格式，以便以至少两倍于所述全数据速率的速率来传送；

第四密封电路，耦合成从所述第三密封电路接收按照光格式的数据，所述第四密封电路使所述数据被转换成符合所述分包点对点互连协议的电格式，并且耦合成向所述第一电逻辑电路提供电数据。

9. 如权利要求8所述的设备，其中，所述第一密封电路和所述第三密封电路各将M个数据通道复用到与电至光转换模块进行接口的N个通道上，以便在所述N个通道上进行电至光转换。

10. 如权利要求8所述的设备，其中，所述第二密封电路和所述第四密封电路各从光到电转换模块接收N个通道的数据，以便在N个通道的数据上进行光到电转换，所述第二密封电路和所述第四密封电路各将N个通道的数据解复用到M个数据通道。

11. 如权利要求9所述的设备，其中，M为20，以及N为10。

12. 如权利要求8所述的设备，还包括传递边带信号的附加光通道。

13. 如权利要求12所述的设备，其中，所述边带信号经过编码。

14. 如权利要求1所述的设备，还包括光信号状态机。

15. 如权利要求14所述的设备，其中，所述光状态机控制功率状态和功率状态转变。

16. 如权利要求14所述的设备，其中，所述光状态机控制光训练序列。

17. 如权利要求1所述的设备，其中，所述第一密封电路和所述第二密封电路包括具有用于传输时钟的至少一个密封锁相环(PLL)的重新定时电路。

18. 如权利要求1所述的设备，还包括帮助符合快速通道互连(QPI)的慢启动操作的机构。

19. 如权利要求1所述的设备，还包括与数字前端(DFE)电路相结合的一个或多个动态增益控制电路，以对所接收信号进行自适应，其中避免用于信号对齐的周期再训练。

20. 一种集成电路，包括：

第一密封电路，耦合成从第一电逻辑电路接收数据，第一晶片上的所述第一电逻辑电路按照分包点对点互连协议、按照全数据速率来传递数据，所述第一密封电路使所述数据被转换成光格式，以便以至少两倍于所述全数据速率的速率来传送。

21. 如权利要求20所述的集成电路，所述第一密封电路耦合成使光数据被传送给第二密封电路，所述第二密封电路耦合成从所述第一密封电路接收按照所述光格式的数据，所述第二密封电路使所述数据被转换成符合所述分包点对点互连协议的电格式。

22. 如权利要求20所述的集成电路，其中，所述分包点对点互连协议包括窥探协议。

23. 如权利要求20所述的集成电路，其中，所述分包点对点互连协议使用回写协议来管理高速缓存一致性。

24. 如权利要求20所述的集成电路，其中，所述分包点对点互连协议符合快速通道互连(QPI)协议。

25. 如权利要求20所述的集成电路，其中，所述分包点对点协议利用嵌入式时钟信号。

26. 如权利要求20所述的集成电路，其中，所述第一密封电路和所述第二密封电路使它们之间的光链路在所述第一电逻辑电路与所述第二电逻辑电路之间的链路的初始化期间以对应于所述全数据速率的数据速率进行操作。

27. 如权利要求20所述的集成电路，其中，所述第一电逻辑电路包括处理核，以及所述第二电逻辑电路包括存储器。

28. 如权利要求20所述的集成电路，其中，所述第一密封电路将M个数据通道复用到与电到光转换模块进行接口的N个通道上，以便在所述N个通道上进行电到光转换。

29. 如权利要求28所述的集成电路，其中，所述第二密封电路从光到电转换模块接收N个通道的数据，以便对N个通道的数据进行光到电转换，所述第二密封电路将N个通道的数据解复用到M个数据通道。

30. 如权利要求29所述的集成电路，其中，M为20，以及N为10。

31. 一种集成电路，包括：

第一密封电路，耦合成从第二密封电路接收按照光格式的数据，所述第一密封电路使所述数据被转换成符合所述分包点对点互连协议的电格式；以及

第一晶片上的第一电逻辑电路，耦合成从远程第一电逻辑电路接收所述数据。

32. 如权利要求31所述的集成电路，还包括第二晶片上的所述远程电逻辑电路，按照所述分包点对点互连协议、按照全数据速率来传递数据；以及

所述第二密封电路耦合成从所述第一电逻辑电路接收所述数据，所述第一密封电路使所述数据被转换成光格式，以便以至少两倍于所述全数据速率的速率来传送。

33. 如权利要求31所述的集成电路，其中，所述分包点对点互连协议包括窥探协议。

34. 如权利要求31所述的集成电路，其中，所述分包点对点互连协议使用回写协议来管理高速缓存一致性。

35. 如权利要求31所述的集成电路，其中，所述分包点对点互连协议符合快速通道互连(QPI)协议。

36. 如权利要求31所述的集成电路，其中，所述第一密封电路和所述第二密封电路使它们之间的光链路在所述第一电逻辑电路与所述第二电逻辑电路之间的链路的初始化期间以对应于所述全数据速率的数据速率进行操作。

37. 如权利要求31所述的集成电路，其中，所述第一电逻辑电路包括存储器。

38. 如权利要求31所述的集成电路，其中，所述第二电逻辑电路包括处理核。