TWI615853B - 記憶體裝置、記憶體控制器與其控制方法 - Google Patents

記憶體裝置、記憶體控制器與其控制方法 Download PDF

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Abstract

一種記憶體的控制方法在此揭露。控制方法包含下列操作。偵測對第一記憶體單元的操作命令。暫停第二記憶體單元之操作狀態。安插操作命令至第一記憶體單元。回復第二記憶體單元之操作狀態，其中第一記憶體單元與第二記憶體單元對應於同一通道。

Description

記憶體裝置、記憶體控制器與其控制方法
本案是有關於一種記憶體裝置，且特別是有關於記憶體控制器與其控制方法。
快閃式記憶體近期已被廣泛地應用。一般而言，記憶體裝置具有記憶體控制器，其用以控制多個通道內的多個快閃式記憶體。
一般而言，記憶體控制器需等待快閃記憶體的一存取指令執行結束後才可對其執行另一存取指令。此外，在特定時間點，記憶體控制器僅能讓單一通道內的多個快閃記憶體其中一者進行資料傳輸。而現有技術中，記憶體控制器會試著讓單一通道內的多個快閃記憶體同時進入忙碌狀態，但受限於上述記憶體控制器的限制，以及耦接於記憶體裝置之處理器的資料處理量變大，將難使單一通道內的多個快閃記憶體同時進入忙碌狀態，進而使得傳輸效率降低。
為了解決上述問題，本案的一態樣係於提供一種 控制方法。控制方法包含下列多個操作。偵測對第一記憶體單元的操作命令；暫停第二記憶體單元之操作狀態；安插操作命令至第一記憶體單元；以及回復第二記憶體單元之該操作狀態，其中第一記憶體單元與第二記憶體單元對應於同一通道。
本案的一態樣係於提供一種記憶體控制器。記憶體控制器包含指令電路以及偵測電路。指令電路用以根據外部指令傳送操作指令至複數個記憶體單元中之第一記憶體單元，其中複數個記憶體單元對應於於同一通道。偵測電路用以偵測第二記憶體單元之操作狀態。其中指令電路更用以中斷第二記憶體單元的操作狀態，以安插操作指令至第一記憶體單元，並在操作指令安插至第一記憶體單元後回復第二記憶體單元的操作狀態。
綜上所述，本案所提供的記憶體控制器與控制方法能夠即時地偵測記憶體單元的操作狀態，以加快記憶體單元被安插命令的時間。如此一來，記憶體裝置的傳輸效率得以改善。
100‧‧‧記憶體裝置
120‧‧‧記憶體控制器
140‧‧‧記憶體群組
101‧‧‧主機介面
CH‧‧‧外部指令
CH0~CHN‧‧‧通道
142‧‧‧記憶體單元
122‧‧‧指令電路
124‧‧‧偵測電路
CO‧‧‧操作指令
OS‧‧‧操作狀態
T1~T7‧‧‧時間
SCMD‧‧‧命令狀態
SBUSY‧‧‧忙碌狀態
SDATA‧‧‧資料傳輸狀態
300‧‧‧方法
S310~S360‧‧‧操作
142A‧‧‧記憶體單元
142B‧‧‧記憶體單元
SIDLE‧‧‧閒置狀態
為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為根據本案一些實施例所繪示一種記憶體裝置的示意圖；第2A圖為根據本案一些實施例繪示第1圖中記憶體單元進行讀取操作的狀態時序圖； 第2B圖為根據本案一些實施例繪示第1圖中的記憶體單元進行寫入操作的狀態時序圖；第3圖為根據本案一些實施例繪示一種控制記憶體裝置的方法的流程圖；第4圖為根據本案一些實施例繪示第1圖中記憶體裝置進行連續兩次讀取操作的狀態時序圖；以及第5圖為根據本案一些實施例繪示第1圖中記憶體裝置進行連續兩次寫入操作的狀態時序圖。
關於本文中所使用之『第一』、『第二』、…等，並非特別指稱次序或順位的意思，亦非用以限定本案，其僅僅是為了區別以相同技術用語描述的元件或操作而已。
另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
參照第1圖，第1圖為根據本案一些實施例所繪示一種記憶體裝置100的示意圖。記憶體裝置100包含記憶體控制器120以及多個記憶體群組140。
記憶體控制器120耦接至主機介面101，以接收外部指令CH。於一些實施例中，主機介面101更耦接至一處理單元與/或至少一輸入/輸出裝置，以傳輸外部指令CH。於一些實施例中，主機介面101包含序列式小型計算機介面(Serial Attached SCSI,SAS)、序列式先進附加(Serial Advanced Technology Attachment,SATA)介面與/或進階主機控制器介面(Advanced Host Controller Interface,AHCI)。
記憶體控制器120耦接至多個記憶體群組140。多個記憶體群組140對應至多個通道CH0~CHN，並分別包含多個記憶體單元142。於一些實施例中，記憶體單元142為快閃式記憶體。於另一些實施例中，快閃式記憶體包含NAND型快閃記憶體。上述關於記憶體單元142的實施方式僅為示例，各種類型的記憶體單元142皆為本案所涵蓋的範圍。
於一些實施例中，記憶體控制器120包含指令電路122以及偵測電路124。指令電路122耦接至多個記憶體單元142。指令電路122耦接至主機介面101以接收外部指令CH，並根據外部指令CH產生操作指令CO至對應的記憶體單元142。於一些實施例中，操作指令CO包含讀取指令、寫入指令與/或抹除指令等等。
偵測電路124耦接至多個記憶體單元142，並設置以偵測多個記憶體單元142的操作狀態OS。於一些實施例中，偵測電路124設置以輪詢(polling)多個記憶體單元142，以獲取偵測多個記憶體單元142的操作狀態OS。於一些實施例中，偵測電路124耦接至指令電路122，以回傳前述的操作狀態OS至指令電路122。於一些實施例中，指令電路122設置以根據操作狀態OS來決定是否中斷目前正在進行操作的記憶體單元142，以安插新操作指令CO至另一記憶體單元142。相關之操作將參照後述第3圖進行詳細說明。於一些實施例中，記憶體單元142可透過指標暫存器輸出不同的旗標，以反映其操作狀 態OS。於另一些實施例中，記憶體單元142可透過觸發(toggle)至少一外部硬體接腳(例如包含連接位址線與/或控制線等之接腳)以反映操作狀態OS。
上述偵測操作狀態OS的設置方式僅為示例。各種適用於記憶體控制器120與多個記憶體單元142的互動方式皆為本案所涵蓋的範圍。
參照第2A圖，第2A圖為根據本案一些實施例繪示第1圖中記憶體單元142進行讀取操作的狀態時序圖。如先前所述，指令電路122根據外部指令CH傳送操作指令CO至對應的記憶體單元142。以第2A圖之示例而言，操作指令CO為讀取指令。如第2A圖所示，於時間T1，記憶體單元142進入命令狀態SCMD。於一些實施例中，命令狀態SCMD用以指示對應的記憶體單元142正被指令電路142安插操作指令CO。於時間T2，記憶體單元142進入忙碌狀態SBUSY。於一些實施例中，忙碌狀態SBUSY用以指示對應的記憶體單元142正將其資料載入至一緩衝器(未繪示)。於時間T3，記憶體單元142進入資料傳輸狀態SDATA。於一些實施例中，資料傳輸狀態SDATA用以指示載入於緩衝器的資料正被讀出。
參照第2B圖，第2B圖為根據本案一些實施例繪示第1圖中的記憶體單元142進行寫入操作的狀態時序圖。以第2B圖之示例而言，操作指令CO為寫入指令。如第2B圖所示，於時間T0，記憶體單元142進入命令狀態SCMD。於時間T1，記憶體單元142進入資料傳輸狀態SDATA。於一些實施例中，資料傳輸狀態SDATA用以指示欲被寫入的資料正被載入至 對應的記憶體單元142內的一緩衝器(未繪示)。於時間T2，記憶體單元142進入忙碌狀態SBUSY。於一些實施例中，忙碌狀態SBUSY用以指示載入於緩衝器的資料正被寫入至對應的記憶體單元142。
於一些技術中，於單一時間內，記憶體控制器僅能讓設置於同一通道(亦即屬於同一記憶體群組140)的多個記憶體單元142(亦即屬於同一記憶體群組140)中之一者進行資料傳輸操作。於上述技術中，記憶體控制器必須在記憶體單元的忙碌狀態結束後，才能執行資料存取的動作，並對同一通道的另一記憶體單元安插命令。
如先前所述，指令電路122可根據操作狀態OS來決定是否中斷目前正在進行操作的記憶體單元142，以安插新操作指令CO至另一記憶體單元142。藉由上述設置方式，另一記憶體單元142能夠更快地進入忙碌狀態SBUSY與/或資料傳輸狀態SDATA。相較於上述技術，本案的記憶體裝置100的單一通道的傳輸效率得以改善。
第3圖為根據本案一些實施例繪示一種控制記憶體裝置的方法300的流程圖。第4圖為根據本案一些實施例繪示第1圖中記憶體裝置100進行連續兩次讀取操作的狀態時序圖。一併參照第1圖、第3圖以及第4圖，以說明記憶體控制器120的相關操作。於一些實施例中，控制方法300包含多個操作S310~S360。
於操作S310，指令電路122根據外部指令CH安插操作指令CO至對應的記憶體單元142。以第4圖之示例而言， 外部指令CH為讀取指令，並經由指令電路122安插至通道CH0的記憶體單元142(後稱記憶體單元142A)。如第4圖所示，於時間T1，記憶體單元142A進入命令狀態SCMD。
於操作S320，偵測電路124輪詢記憶體單元142A，以偵測記憶體單元142A的操作狀態OS。如第4圖所示，於時間T2，記憶體單元142A進入忙碌狀態SBUSY。於時間T3，記憶體單元142A進入資料傳輸狀態SDATA。如先前所述，於一些實施例中，偵測電路124可輪詢記憶體單元142A，以得知目前記憶體單元142A處於何種操作狀態。
於操作S330，指令電路122接收到對應於同一通道的另一記憶體單元142的另一外部指令CH。如第4圖示例而言，於時間T4，指令電路122接收到欲存取通道CH0的另一記憶體單元142(後稱記憶體單元142B)的讀取指令。
於操作S340，指令電路122判斷記憶體單元142A的操作狀態OS是否可被暫停。若是，則執行步驟S350。若否，則重複執行S320。於操作S350，指令電路122中斷記憶體單元142A的操作狀態，並安插新操作指令CO至記憶體單元142B。
以第4圖之示例而言，於時間T4，指令電路122接收到欲存取記憶體單元142B的外部指令CH。同時，偵測電路124可得知記憶體單元142A目前仍處於資料傳輸狀態SDATA，並得知記憶體單元142B處於閒置狀態SIDLE。因此，於時間T4，指令電路122中斷記憶體單元142A目前的資料傳輸狀態SDATA，以安插對應的操作指令CO至記憶體單元 142B。據此，記憶體單元142B進入命令狀態SCMD。
於操作S360，指令電路122回復記憶體單元142A的操作狀態，以使記憶體單元142A延續執行先前操作。例如，如第4圖所示，於時間T5，指令電路122回復記憶體單元142A的資料傳輸狀態SDATA，以使記憶體單元142A延續先前之資料傳輸操作。
藉由上述操作，記憶體單元142A與記憶體單元142B於一定時間內可同時進行操作，以增加通道CH0的傳輸效率。舉例而言，於時間T5時，記憶體單元142A被回復至資料傳輸狀態SDATA，以經由對應通道CH0的資料匯流排傳輸資料。在記憶體單元142A被回復至資料傳輸狀態SDATA的期間，記憶體單元142B已進入忙碌狀態SBUSY。於時間T6，記憶體單元142A的資料已傳輸完成，並進入閒置狀態SIDLE。因此，在記憶體單元142B的忙碌狀態SBUSY結束後，記憶體單元142可於時間T7立即進入資料傳輸狀態SDATA，以經由對應通道CH0的資料匯流排傳輸資料。等效而言，通道CH0於相同時間內所傳輸的資料量得以增加。
第5圖為根據本案一些實施例繪示第1圖中記憶體裝置進行連續兩次寫入操作的狀態時序圖。一併參照第1圖、第3圖以及第5圖，以說明記憶體控制器120的相關操作。以第5圖之示例而言，外部指令CH為寫入指令，並經由指令電路122安插至通道CH0的記憶體單元142A(亦即操作S310)。如第5圖所示，於時間T1，記憶體單元142A進入命令狀態SCMD。於時間T2，記憶體單元142A進入資料傳輸狀態SDATA。
於時間T3，指令電路122接收到欲對通道CH0的記憶體單元142B寫入資料的寫入指令(亦即操作S330)。同時，偵測電路124得知記憶體單元142A目前仍處於資料傳輸狀態SDATA(亦即操作S320)，並得知記憶體單元142B處於閒置狀態SIDLE。因此，於時間T3，指令電路122中斷記憶體單元142A目前的資料傳輸狀態SDATA，以安插對應的操作指令CO至記憶體單元142B(亦即操作S340與S350)。據此，記憶體單元142B進入命令狀態SCMD。接著，於時間T4，指令電路122回復記憶體單元142A的資料傳輸狀態SDATA，以使記憶體單元142A延續先前之資料傳輸操作(亦即操作S360)。於此例中，記憶體單元142B等待記憶體單元142A的資料傳輸狀態SDATA於時間T5結束後，再進入資料傳輸狀態SDATA。
或者，於另一些實施例中，於時間T4，指令電路122可讓記憶體單元142B先進入資料傳輸狀態SDATA，並在記憶體單元142B進入忙碌狀態SBUSY後再回復記憶體單元142A之資料傳輸狀態SDATA。
第2A圖、第2B圖、第4圖與第5圖僅為示例。為易於理解，於上述各圖式中並未示出各操作狀態之間切換的緩衝時間或暫態時間。此外，上述各圖式中的各操作狀態的時間區間亦僅為示例。本領域通常知識者應當理解記憶體裝置的各操作狀態依據實際應用會具有不同時間區間，故各操作狀態的各種時間區間皆為本案所涵蓋的範圍。
例如，於另一些實施例中，第4圖中的時間T6可與時間T7對齊，亦即在記憶體單元142A被延續的資料傳輸狀 態SDATA結束後，記憶體單元142B便立即進入資料傳輸狀態SDATA。本領域具有通常知識者應當能夠根據上述圖式理解各操作狀態的其他設置方式，故本案並不僅以上述圖式之實施例所限。
於各個實施例中，記憶體控制器120具體實施方式可為軟體、硬體與/或軔體。舉例而言，記憶體控制器120可由執行方法300的軟體實現。或者，記憶體控制器120可由執行方法300的數位電路實現。於另一些實施例中，記憶體控制器120中的各個單元亦可同時採用軟體、硬體及軔體協同作業。本領域具有通常知識者可視實際需求選擇記憶體控制器120的具體實施方式。
上述僅以連續兩次讀取指令與連續兩次寫入指令示例說明。各種類型的操作指令CO與執行順序皆為本案所涵蓋的範圍。上述各實施例中的指令執行順序可包含連續執行一次讀取指令與一次寫入指令，並在讀取指令的忙碌狀態SBUSY期間暫停，以安插寫入指令。或者，上述各實施例中的指令執行順序亦可包含連續執行一次寫入指令與一次讀取指令，並在寫入操作的資料傳輸狀態SDATA或忙碌狀態SBUSY期間暫停，以安插讀取指令。於另一些實施例中，上述指令執行順序可包含連續執行寫入指令與抹除指令，並在寫入操作的資料傳輸狀態SDATA或忙碌狀態SBUSY期間暫停，以安插抹除指令。於又一些實施例中，上述指令執行順序可包含連續執行讀取指令與抹除指令，並在讀取操作的資料傳輸狀態SDATA或忙碌狀態SBUSY期間暫停，以安插抹除指令。
綜上所述，本案所提供的記憶體控制器與控制方法能夠即時地偵測記憶體單元的操作狀態，以加快記憶體單元被安插命令的時間。如此一來，記憶體裝置的傳輸效率得以改善。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
300‧‧‧方法
S310~S360‧‧‧操作

Claims (10)

  1. 一種控制方法，包含：偵測對一第一記憶體單元的一操作命令；暫停一第二記憶體單元於執行一寫入操作或一讀取操作時之一操作狀態；安插該操作命令至該第一記憶體單元；以及回復該第二記憶體單元之該操作狀態，其中該第一記憶體單元與該第二記憶體單元為對應於同一通道的不同記憶體單元。
  2. 如請求項1所述的控制方法，其中暫停該第二記憶體單元之該操作狀態的操作包含：判斷該第二記憶體單元之該操作狀態是否可被暫停；以及在該第二記憶體單元之該操作狀態為一資料傳輸狀態時，暫停該第二記憶體單元之該操作狀態。
  3. 如請求項2所述的控制方法，其中判斷該第二記憶體單元之該操作狀態的操作包含：輪詢(polling)該第二記憶體單元，以偵測該第二記憶體單元之該操作狀態。
  4. 如請求項1所述的控制方法，其中該操作命令為一讀取指令，該操作狀態為一資料傳輸狀態，且該控制 方法包含：在該第二記憶體單元的被延續的該資料傳輸狀態結束後，使該第一記憶體單元進入該資料傳輸狀態。
  5. 如請求項4所述的控制方法，其中在該第二記憶體單元的該資料傳輸狀態被回復之期間，該第一記憶體單元進入一忙碌狀態。
  6. 一種記憶體控制器，包含：一指令電路，用以根據一外部指令，以傳送一操作指令至複數個記憶體單元中之一第一記憶體單元，其中該些記憶體單元為對應於同一通道的不同記憶體單元；以及一偵測電路，用以偵測該些記憶體單元中之一第二記憶體單元於執行一寫入操作或一讀取操作時之一操作狀態；其中該指令電路更用以中斷該第二記憶體單元的該操作狀態，以安插該操作指令至該第一記憶體單元，並在該操作指令安插至該第一記憶體單元後回復該第二記憶體單元的該操作狀態。
  7. 如請求項6所述的記憶體控制器，其中該指令電路在該第二記憶體單元之該操作狀態為一資料傳輸狀態時，暫停該第二記憶體單元之該操作狀態。
  8. 如請求項6所述的記憶體控制器，其中該偵測電路用以輪詢(polling)該第二記憶體單元，以偵測該第二 記憶體單元之該操作狀態。
  9. 如請求項6所述的記憶體控制器，其中該操作命令為一讀取指令，該操作狀態為一資料傳輸狀態，且該指令電路更用以在該第二記憶體單元的被延續的該資料傳輸狀態結束後，使該第一記憶體單元進入該資料傳輸狀態。
  10. 如請求項9所述的記憶體控制器，其中在該第二記憶體單元的該資料傳輸狀態被回復之期間，該第一記憶體單元進入一忙碌狀態。
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