CN102301364A - Cpu互联装置 - Google Patents

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Abstract

本发明提供一种CPU互联装置，包括：QPI接口模块，与CPU的QPI接口连接，用于将CPU发送的串行QPI数据转换成并行QPI数据；SerDes接口模块，分别与QPI接口模块和另一个SerDes接口模块连接，用于接收QPI接口模块输出的并行QPI数据，并将QPI接口模块输出的并行QPI数据转换成高速串行SerDes数据后发送给另一个SerDes接口模块；另一个SerDes接口模块位于另一个CPU互联装置上；SerDes接口模块，还用于接收另一个SerDes接口模块发送的高速串行SerDes数据，并将接收到的高速串行SerDes数据转换成并行QPI数据；QPI接口模块，还用于将SerDes接口模块输出的并行QPI数据转换成串行QPI数据发送给CPU。

Description

CPU互联装置
技术领域
本发明实施例涉及电子技术，尤其涉及一种CPU互联装置。
背景技术
IBM公司PCB板全直连的方式实现各CPU之间的互连。每个IBM的Power CPU自带7个高速互连接口，可同时与7个Power CPU互连。8个Power CPU通过全直连方式可组成8P系统。但因Power CPU集成了NC控制器的功能，所以成本较高。受Power CPU互连接口数量限制，由Power CPU组成的CPU系统可扩展性差，灵活度低。
HP公司采用NC节点控制器和switch模块实现CPU之间的互连，整个互连架构的系统复杂。该方案在整个系统中增加了2个芯片，分别实现NC节点控制和switch模块功能。因为该方案采用switch模块进行NC间数据交换，每个switch模块需要进行跳点判断，增加了数据传输的延时，系统性能较低，成本较高。
因此，目前的CPU间互连系统可扩展性差，数据传输延时较长，成本较高。
发明内容
本发明实施例提供一种CPU互联装置，用以解决现有CPU间互连系统可扩展性差，数据传输延时较长，成本较高的缺陷。
本发明实施例提供一种CPU互联装置，包括：
QPI(Quick Path Interconnect，快速通道互联)接口模块，与CPU的QPI接口连接，用于将CPU发送的串行QPI数据转换成并行QPI数据；
SerDes(Serial Deserial，串解串)接口模块，分别与所述QPI接口模块和另一个SerDes接口模块连接，用于接收所述QPI接口模块输出的并行QPI数据，并将所述QPI接口模块输出的并行QPI数据转换成高速串行SerDes数据后发送给所述另一个SerDes接口模块；所述另一个SerDes接口模块位于另一个CPU互联装置上；
所述SerDes接口模块，还用于接收所述另一个SerDes接口模块发送的高速串行SerDes数据，并将接收到的高速串行SerDes数据转换成并行QPI数据；
所述QPI接口模块，还用于将所述SerDes接口模块输出的并行QPI数据转换成串行QPI数据发送给CPU。
本发明实施例的CPU互连装置，通过QPI接口模块与一个CPU连接，通过SerDes接口模块与另一个CPU互连装置上的SerDes接口模块连接，另一个CPU互连装置上的QPI接口模块与另一个CPU连接。因此，通过本发明实施例提供的2个专用CPU互连装置可实现两个CPU的互连。通过8个专用CPU互连装置可组成4个CPU互连的4P系统，通过16个专用CPU互连装置可组成8个CPU互连的8P系统。通过本发明实施例提供的专用CPU互连装置组成的系统，在内部互连的CPU增加或减少时，可通过增加或减少专用CPU互连装置的个数来实现。因此，系统扩展性高，灵活度强。由于系统中两个CPU之间通过两个专用CPU互连装置连接，CPU互连装置在传输数据时没有选择接收CPU的过程，并且相邻的两个CPU互连装置通过支持长距离高速度传输的SerDes接口模块连接，因此，降低了CPU间的数据传输延时。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1A为本发明实施例提供的一种CPU互连装置结构示意图；
图1B为通过图1A所示CPU互连装置实现的板间CPU互连示意图；
图2A为本发明实施例提供的一种用FPGA实现的CPU互连装置结构示意图；
图2B为通过图2A所示FPGA实现的板间CPU互连示意图；
图3A为本发明实施例提供的另一种用FPGA实现的CPU互连装置结构示意图；
图3B为通过图3A所示FPGA实现的板间CPU互连示意图；
图4A为本发明实施例提供的又一种用FPGA实现的CPU互连装置结构示意图；
图4B为通过图4A所示FPGA实现的板间CPU互连示意图；
图5A为本发明实施例提供的再一种用FPGA实现的CPU互连装置结构示意图；
图5B为通过图5A所示FPGA实现的板间CPU互连示意图；
图6A为本发明实施例提供的再一种用FPGA实现的CPU互连装置结构示意图；
图6B为通过图6A所示FPGA实现的板间CPU互连示意图；
图7A为本发明实施例提供的再一种用FPGA实现的CPU互连装置结构示意图；
图7B为通过图7A所示FPGA实现的板间CPU互连示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1A为本发明实施例提供的一种CPU互连装置结构示意图。本发明实施例CPU互连装置可采用现场可编程控制门阵列(Field Programmable GateArray，简称FPGA)实现。如图1A所示，本实施例包括：QPI(Quick PathInterconnect，快速通道互联)接口模块11和SerDes接口模块12。
QPI接口模块11与CPU的QPI接口连接，SerDes接口模块12与QPI接口模块11连接，还与另一个SerDes接口模块连接。另一个SerDes接口模块位于另一个用于CPU互连的CPU互联装置上。
QPI接口模块11，用于将CPU发送的串行QPI数据转换成并行QPI数据。由于QPI接口模块将CPU发送的串行QPI数据转换成并行QPI数据，降低了QPI数据的频率，以适应CPU互联装置内部的数据处理频率。
SerDes接口模块12，用于将从所述QPI接口模块接收到的并行QPI数据转换成高速串行SerDes数据，并发送给另一个SerDes接口模块。由于SerDes接口模块将不支持长距离电缆互连和拓扑的DC特性的QPI数据，转换成AC特性的SerDes接口，从而可以支持长距离高速度电缆互连和拓扑，实现了板间的处理器高速互连。
所述SerDes接口模块12，还用于接收所述另一个SerDes接口模块发送的高速串行SerDes数据，并将接收到的高速串行SerDes数据转换成并行QPI数据。所述QPI接口模块11，还用于将所述SerDes接口模块发送的并行QPI数据转换成串行QPI数据发送给连接的CPU。
进一步，QPI接口模块11与SerDes接口模块12之间的通道带宽大于等于QPI通道带宽，避免导致透传通道满溢而致使QPI丢包。
图1B为通过图1A所示CPU互连装置实现的板间CPU互连示意图。如图1B所示，图1A中CPU互连装置采用FPGA实现时，通过采用FPGA实现的两个CPU互连装置(FPGA0和FPGA1)实现CPU0和CPU1间互连。将FPGA0上的QPI接口模块11连接至CPU0的QPI接口，FPGA0上的SerDes接口模块12连接FPGA1上的SerDes接口模块。FPGA1上的QPI接口模块与另一个CPU1的QPI接口连接。以下说明FPGA0和FPGA1如何将来自CPU0的数据传输给CPU1。来自CPU1的数据传输给CPU0的方法类似。
CPU0通过20个QPI通道同时向QPI接口模块11发送4.8Gbp/s高速串行QPI数据，QPI接口模块11接收到后将20bit的串行QPI数据转换成640bit的并行QPI数据并发送给SerDes接口模块12。SerDes接口模块12接收到640bit的并行QPI数据，先对640bit的并行QPI数据进行CDR编码，然后转换成高速串行SerDes数据，然后通过高速线缆(CXP)发送给FPGA1上的SerDes接口模块。FPGA1上的SerDes接口模块接收到FPGA0上的SerDes接口模块发送的高速串行SerDes数据后，将其重新转换成640bit的并行QPI数据，发送给FPGA1上的QPI接口模块。FPGA1上的QPI接口模块将640bit的并行QPI数据转换成20bit的串行QPI数据后通过QPI通道发送给连接的CPU1。
SerDes是串行器与解串器的简称。在发送端，FPGA0上的SerDes接口模块将多路低速640bit并行QPI数据转换成高速串行数据信号，经过高速线缆传输给FPGA1上的SerDes接口模块。在接收端，FPGA1上的SerDes接口模块将高速串行信号重新转换成低速640bit并行QPI数据。SerDes接口模块充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数据，降低了传输成本。SerDes接口模块可采用一个双向6Gbps 20lane绑定通道，有效带宽为120GB/s；额外增加的1lane，用于传输FPGA间的带外控制信号。
本发明实施例的CPU互连装置，通过QPI接口模块与一个CPU连接，通过SerDes接口模块与另一个CPU互连装置上的SerDes接口模块连接，另一个CPU互连装置上的QPI接口模块与另一个CPU连接。因此，通过本发明实施例提供的2个专用CPU互连装置可实现两个CPU的互连。通过8个专用CPU互连装置可组成4个CPU互连的4P系统，通过16个专用CPU互连装置可组成8个CPU互连的8P系统。通过本发明实施例提供的专用CPU互连装置组成的系统，在内部互连的CPU增加或减少时，可通过增加或减少专用CPU互连装置的个数来实现。因此，系统扩展性高，灵活度强。由于系统中两个CPU之间通过两个专用CPU互连装置连接，CPU互连装置在传输数据时没有选择接收CPU的过程，并且相邻的两个CPU互连装置通过支持长距离高速度传输的SerDes接口模块连接，因此，降低了CPU间的数据传输延时。
图2A为本发明实施例提供的一种用FPGA实现的CPU互连装置结构示意图。如图2A所示，在图1A的基础上CPU互连装置还包括：数据校验模块13和复位模块14。其中，数据校验模块13，分别与所述QPI接口模块11和所述SerDes接口模块12连接，复位模块14，分别与所述数据校验模块13和所述SerDes接口模块12连接。
数据校验模块13，用于对所述QPI接口模块11输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。所述数据校验模块13，还用于对所述SerDes接口模块12输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。具体地，数据校验模块13还与中断处理模块连接，通过中断处理模块向BMC管理模块上报校验结果。BMC管理模块可为用FPGA实现的CPU互联装置中的系统软件。
如果数据校验模块13通过校验确定QPI接口模块11输出的并行QPI数据出现错误，则向BMC管理模块上报校验结果。如果数据校验模块13通过校验确定SerDes接口模块12输出的并行QPI数据出现错误，则向BMC管理模块上报校验结果。具体地，数据校验模块13通过中断处理模块向BMC管理模块上报校验结果。
复位模块14，用于接收到BMC管理模块根据所述数据校验模块13上报的校验结果发出的复位指示后，根据所述复位指示复位所述QPI接口模块或所述SerDes接口模块，并向所述SerDes接口模块发送所述复位指示。
所述复位模块14，还用于通过所述SerDes接口模块接收另一个所述SerDes接口模块发送的复位指示后，并根据所述复位指示复位所述QPI接口模块或所述SerDes接口模块。
当BMC管理模块通过数据校验模块13上报的校验结果确定QPI接口模块11输出的并行QPI数据出错率较高，则向复位模块14发出用于复位QPI接口模块11的复位指示。复位模块14根据复位指示对本地QPI接口模块11进行复位，同时将该复位指示通过SerDes接口模块12发送给对端FPGA上复位模块，使对端FPGA上复位模块对对端FPGA上的QPI接口模块11进行复位。
当BMC管理模块通过数据校验模块13上报的校验结果确定SerDes接口模块12输出的并行QPI数据出错率较高，则向复位模块14发出用于复位SerDes接口模块12的复位指示。复位模块14根据复位指示对SerDes接口模块12进行复位，同时将该复位指示通过SerDes接口模块12发送给对端FPGA上复位模块，使对端FPGA上复位模块也对对端FPGA上的SerDes接口模块12进行复位。
图2B为通过图2A所示FPGA实现的板间CPU互连示意图。如图2B所示，FPGA0或FPGA1上的数据校验模块13分别与所述QPI接口模块11和所述SerDes接口模块12连接，FPGA0或FPGA1上的复位模块14分别与所述数据校验模块13和所述SerDes接口模块12连接。
FPGA0上的QPI接口模块11将CPU0的串行QPI数据转换成并行QPI数据后，将并行QPI数据同时输出给数据校验模块13和SerDes接口模块12。如果数据校验模块13通过校验确定QPI接口模块11输出的并行QPI数据出现错误，则通过中断处理模块向BMC管理模块上报校验结果。SerDes接口模块12接收到并行QPI数据，后转换成高速串行SerDes数据发送给FPGA1上的SerDes接口模块。
FPGA1上的SerDes接口模块接收到FPGA0上的SerDes接口模块发送的高速串行SerDes数据后，将其重新转换成640bit的并行QPI数据，同时发送给FPGA1上的QPI接口模块和数据校验模块13。如果数据校验模块13通过校验确定SerDes接口模块输出的并行QPI数据出现错误，则通过中断处理模块向BMC管理模块上报校验结果。FPGA1上的QPI接口模块将并行QPI数据转换成串行QPI数据后通过QPI通道发送给连接的CPU1。
当FPGA0上的BMC管理模块通过数据校验模块13上报的校验结果确定QPI接口模块11输出的并行QPI数据出错率较高，则向复位模块14发出用于复位QPI接口模块11的复位指示。复位模块14根据复位指示对FPGA0上的QPI接口模块11进行复位，同时将该复位指示通过SerDes接口模块12发送给FPGA1上的复位模块，使FPGA1上的复位模块也对FPGA1上的QPI接口模块11进行复位。FPGA1上的复位模块接收到来自FPGA1的该复位指示后，根据复位指示对FPGA1上的QPI接口模块11进行复位。
当FPGA0上的BMC管理模块通过数据校验模块13上报的校验结果确定SerDes接口模块输出的并行QPI数据出错率较高，则向复位模块14发出用于复位SerDes接口模块的复位指示。复位模块14根据复位指示对FPGA0上的SerDes接口模块进行复位，同时将该复位指示通过SerDes接口模块12发送给FPGA1上的复位模块，使FPGA1上的复位模块也对FPGA1上的SerDes接口模块12进行复位。FPGA1上的复位模块接收到来自FPGA1的该复位指示后，根据复位指示对FPGA1上的SerDes接口模块12进行复位。
本实施例通过数据校验模块和复位模块，提高了QPI接口模块输出的QPI数据的正确率和SerDes接口模块输出的QPI数据的正确率，从而降低了两个CPU之间通信时的出错率。
图3A为本发明实施例提供的另一种用FPGA实现的CPU互连装置结构示意图。如图3A所示，在图2A的基础上CPU互连装置还包括：测试模块15。测试模块15与所述SerDes接口模块12连接。
测试模块15，用于在所述FPGA处于测试模式时生成测试序列，并将生成的测试序列通过所述SerDes接口模块和另一个所述SerDes接口模块发送给另一个所述FPGA上的测试模块。
所述测试模块15，还用于通过所述SerDes接口模块和另一个所述SerDes接口模块接收另一个所述FPGA上的测试模块生成的测试序列，并对接收到的测度序列进行数据校验。
进一步，测试模块15将测试结果上报给BMC管理模块。测试模块15可通过中断处理模块将测试结果上报给BMC管理模块。
本实施例提供的FPGA具有两种工作模式：测试模式和正常工作模式。在正常工作模式下，FPGA传输来自两个CPU的数据。FPGA处于测试模式时，与该FPGA连接的另一个FPGA上的QPI接口模块未与另一个CPU建立连接，即QPI链路还未建立，因此FPGA不传输来自两个CPU的数据，而是由测试模块15生成测试序列，并在两个FPGA之间的SerDes链路上传输测试序列，对两个FPGA之间的SerDes链路正确性进行测试。
进一步，如图3A所示还包括：空包生成模块16。空包生成模块16与QPI接口模块11连接。当两个FPGA已互联，而两个FPGA中一个FPGA上的QPI接口模块没有CPU连接时即QPI链路未建立时，由于另一个FPGA上的SerDes接口模块没有接收到高速串行SerDes数据。无法向QPI接口模块发送并行QPI数据。此时由空包生成模块16生成空包，并将生成的空包发送给QPI接口模块。
图3B为通过图3A所示FPGA实现的板间CPU互连示意图。如图3B所示，FPGA0/FPGA1上的测试模块15与SerDes接口模块12连接。以下说明PGA0或FPGA1上的测试模块15如何测试SerDes链路的正确性。
FPGA0和FPGA1处于测试模式时，FPGA0上的测试模块15生成测试序列并将生成的测试序列通过FPGA0上的SerDes接口模块发送给FPGA1上的SerDes接口模块。FPGA1上的SerDes接口模块将接收到测试序列发送给FPGA1上的测试模块，由FPGA1上的测试模块对测试序列进行校验。FPGA1上的测试模块确定接收到测试序列出错时，向BMC管理模块上报测试结果。同理，也可由FPGA1上的测试模块发送测试序列，由FPGA0上的测试模块校验测试序列。
FPGA1上的QPI接口模块没有与CPU1建立连接而FPGA0上的QPI接口模块已与CPU0建立连接时，FPGA0上的空包生成模块16将生成的空包发送给FPGA0上的QPI接口模块。
本实施例提供的用FPGA实现的CPU互连装置，在测试模式下由测试模块生成测试序列，并在两个FPGA之间的SerDes链路上传输测试序列，对两个FPGA之间的SerDes链路正确性进行测试。
图4A为本发明实施例提供的又一种用FPGA实现的CPU互连装置示意图。如图4A所示，在图3A的基础上还包括：缓冲模块17。缓冲模块17分别与SerDes接口模块和所述QPI接口模块连接。
FPGA的时钟可能会产生漂移。在FPGA的时钟产生漂移时，FPGA上的随路时钟沿没有对齐到发送串行QPI数据沿的中心，从而导致CPU的QPI接口对QPI串行数据进行采样时出错，为使所述FPGA的随路时钟沿与发送串行QPI数据沿的中心对齐，保证CPU的QPI接口采样数据的正确性，QPI接口模块11，还用于周期性进行数据训练，以使所述FPGA的随路时钟沿与串行发送QPI数据沿的中心对齐。
缓冲模块17，用于对所述SerDes接口模块输出的并行QPI数据进行缓冲，在所述QPI接口模块训练结束后将缓冲的并行QPI数据发送给所述QPI接口模块和所述数据校验模块。SerDes接口模块输出的并行QPI数据先进入缓冲模块17中缓冲，在所述QPI接口模块训练结束后将并行QPI数据发送给所述QPI接口模块和所述数据校验模块。由QPI接口模块将缓冲后的并行QPI数据转换成串行QPI数据发送给CPU。由数据校验模块对缓冲后的并行QPI数据进行数据校验。
图4B为通过图4A所示FPGA实现的板间CPU互连示意图。如图4B所示，FPGA0/FPGA1上还包括分别与SerDes接口模块和所述QPI接口模块连接的缓冲模块17。
FPGA0上的SerDes接口模块将高速SerDes数据发送给FPGA1上的SerDes接口模块后，FPGA1上的SerDes接口模块将高速SerDes数据转换成并行QPI数据并输出给缓冲模块17。缓冲模块对并行QPI数据进行缓冲，在QPI接口模块训练结束后，将缓冲的并行QPI数据发送给QPI接口模块和数据校验模块。同理，FPGA0上的缓冲模块17，也对FPGA0上的SerDes接口模块输出的并行QPI数据进行缓冲，在FPGA0上的QPI接口模块训练结束后，发送给FPGA0上的QPI接口模块和数据校验模块。
本实施例提供的用FPGA实现的CPU互连装置，QPI接口模块周期进行数据训练，使所述FPGA的随路时钟沿与发送QPI数据沿的中心对齐，从而保证CPU的QPI接口采样数据的正确性。由于QPI接口模块需周期性进行数据训练，SerDes接口模块输出的并行QPI数据在缓冲模块中缓冲，待QPI数据接口模块数据训练结束后，将SerDes接口模块输出的并行QPI数据发送给所述QPI接口模块。
图5A为本发明实施例提供的再一种用FPGA实现的CPU互连装置结构示意图。如图5A所示，在图3A的基础上还包括：第一选择模块18。第一选择模块18，分别与测试模块15、QPI接口模块11、所述SerDes接口模块12和所述数据校验模块13连接。
第一选择模块18，用于在所述FPGA处于测试模式时，将所述测试模块15输出的测试序列发送给所述SerDes接口模块12；在所述FPGA处于正常模式时，将所述QPI接口模块11输出的并行QPI数据发送给所述SerDes接口模块12。
所述第一选择模块18，还用于在所述FPGA处于测试模式时，将所述SerDes接口模块输出的、来自于另一个所述测试模块的测试序列发送给所述测试模块15；在所述FPGA处于正常模式时，将所述SerDes接口模块12输出的并行QPI数据分别发送给所述QPI接口模块11和所述数据校验模块13。
数据校验模块13，具体用于对所述第一选择模块18输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块；对所述QPI接口模块11输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。
图5B为通过图5A所示FPGA实现的板间CPU互连示意图。如图5B所示，FPGA0/FPGA1上还包括第一选择模块18。
FPGA0上的测试模块15生成测试序列输出给第一选择模块18。第一选择模块18确定当前处于测试模式时，将接收的测试序列发送给FPGA0上的SerDes接口模块12。测试序列通过FPGA0上的SerDes接口模块12传输给FPGA1上的SerDes接口模块12，之后传输到FPGA1上的第一选择模块18。FPGA1上的第一选择模块18确定当前处于测试模式时，将接收的测试序列发送给FPGA1上的测试模块15，测试模块15对测试序列进行校验。
FPGA0上的QPI接口模块11将输出的并行QPI数据发送给第一选择模块18和数据校验模块13，数据校验模块13对QPI接口模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。第一选择模块18确定当前处于正常工作模式时，将接收到的并行QPI数据发送给SerDes接口模块12，之后传输到FPGA1上的第一选择模块18。FPGA1上的第一选择模块18确定当前处于正常工作模式时，将接收的并行QPI数据发送给QPI接口模块11和数据校验模块13。
本实施例中第一选择模块18根据FPGA的工作模式时，判断将SerDes接口模块12输出的数据发送给测试模块还是QPI接口模块11，并判断将测试序列还是将QPI并行数据发送给SerDes接口模块12。
图6A为本发明实施例提供的再一种用FPGA实现的CPU互连装置结构示意图。如图6A所示，在图3A的基础上还包括：缓冲模块17和第二选择模块19。第二选择模块19分别与测试模块15、QPI接口模块11、所述SerDes接口模块12、所述数据校验模块13和缓冲模块17连接。缓冲模块17还与所述QPI接口模块11连接。
第二选择模块19，用于在所述FPGA处于测试模式时，将所述测试模块15输出的测试序列发送给所述SerDes接口模块12；在所述FPGA处于正常模式时，将所述QPI接口模块11输出的并行QPI数据发送给所述SerDes接口模块12。
第二选择模块19，还用于在所述FPGA处于测试模式时，将所述SerDes接口模块输出的、来自于另一个所述测试模块的测试序列发送给所述测试模块；在所述FPGA处于正常模式时，将所述SerDes接口模块输出的并行QPI数据分别发送给所述缓冲模块17和所述数据校验模块。
所述缓冲模块17，用于对所述第二选择模块19输出的并行QPI数据进行缓冲，在所述QPI接口模块11训练结束后将所述第二选择模块19输出的并行QPI数据发送给所述QPI接口模块11。
所述数据校验模块13，具体用于对QPI接口模块11输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块；对所述第二选择模块19输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。
图6B为通过图6A所示FPGA实现的板间CPU互连示意图。如图6B所示，在图3B基础上，FPGA0/FPGA1上还包括缓冲模块17和第二选择模块19。
FPGA0上的测试模块15生成测试序列输出给第二选择模块19。第二选择模块19确定当前处于测试模式时，将接收的测试序列发送给FPGA0上的SerDes接口模块12。测试序列通过FPGA0上的SerDes接口模块12传输给FPGA1上的SerDes接口模块12，之后传输到FPGA1上的第一选择模块18。FPGA1上的第二选择模块19确定当前处于测试模式时，将接收的测试序列发送给FPGA1上的测试模块15，测试模块15对测试序列进行校验。
FPGA0上的QPI接口模块11将输出的并行QPI数据发送给第二选择模块19和数据校验模块13，数据校验模块13用于对QPI接口模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。第二选择模块19确定当前处于正常工作模式时，将接收到的并行QPI数据发送给SerDes接口模块12，之后传输到FPGA1上的第二选择模块19。FPGA1上的第二选择模块19确定当前处于正常工作模式时，将接收的并行QPI数据发送给缓冲模块17和数据校验模块13。缓冲模块17对所述第二选择模块19输出的并行QPI数据进行缓冲，在所述QPI接口模块11训练结束后将所述第二选择模块19输出的并行QPI数据发送给所述QPI接口模块11。数据校验模块13对所述第二选择模块19输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。
本实施例中第二选择模块19根据FPGA的工作模式时，判断将SerDes接口模块12输出的数据发送给测试模块还是缓冲模块17，并判断将测试序列还是将QPI并行数据发送给SerDes接口模块12。
图7A为本发明实施例提供的再一种用FPGA实现的CPU互连装置结构示意图。如图7A所示，在图3A的基础上还包括：空包生成模块16、缓冲模块17、第二选择模块19、第三选择模块20。
其中，第二选择模块19分别与测试模块15、QPI接口模块11、所述SerDes接口模块12、所述数据校验模块13和缓冲模块17连接。缓冲模块17还与所述QPI接口模块11和第三选择模块20连接。所述第三选择模块20还与所述QPI接口模块11和空包生成模块16连接。
第二选择模块19，用于在所述FPGA处于测试模式时，将所述测试模块输出的测试序列发送给所述SerDes接口模块；在所述FPGA处于正常模式时，将所述QPI接口模块输出的并行QPI数据发送给所述SerDes接口模块。
所述第二选择模块19，还用于在所述FPGA处于测试模式时，将所述SerDes接口模块输出的、来自于另一个所述测试模块的测试序列发送给所述测试模块；在所述FPGA处于正常模式时，将所述SerDes接口模块输出的并行QPI数据分别发送给所述缓冲模块和所述数据校验模块。
所述缓冲模块17，用于对所述第二选择模块输出的并行QPI数据进行缓冲，在所述QPI接口模块训练结束后将缓冲后的并行QPI数据发送给所述第三选择模块20。
所述数据校验模块13，具体用于对QPI接口模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块；对所述第二选择模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。
所述第三选择模块20，还与所述QPI接口模块和空包生成模块连接，用于将在所述FPGA处于正常模式时，将缓冲模块输出的并行QPI数据发送给所述QPI接口模块；在所述FPGA处于测试模式时，将所述空包生成模块输出的空包发送给所述QPI接口模块。
空包生成模块16，所述QPI接口模块连接，用于在所述FPGA处于测试模式时生成的空包，并输出给所述第三选择模块。FPGA处于测试模式时，与该FPGA连接的另一个FPGA上的QPI接口模块未与另一个CPU建立连接。
图7B为通过图7A所示FPGA实现的板间CPU互连示意图。如图7B所示，在图3B基础上，FPGA0/FPGA1上还包括空包生成模块16、缓冲模块17、第二选择模块19、第三选择模块20。
FPGA0上的测试模块15生成测试序列输出给第二选择模块19。第二选择模块19确定当前处于测试模式时，将接收的测试序列发送给FPGA0上的SerDes接口模块12。测试序列通过FPGA0上的SerDes接口模块12传输给FPGA1上的SerDes接口模块12，之后传输到FPGA1上的第一选择模块18。FPGA1上的第二选择模块19确定当前处于测试模式时，将接收的测试序列发送给FPGA1上的测试模块15，测试模块15对测试序列进行校验。
FPGA0上的QPI接口模块11将输出的并行QPI数据发送给第二选择模块19和数据校验模块13，数据校验模块13用于对QPI接口模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。第二选择模块19确定当前处于正常工作模式时，将接收到的并行QPI数据发送给SerDes接口模块12，之后传输到FPGA1上的第二选择模块19。FPGA1上的第二选择模块19确定当前处于正常工作模式时，将接收的并行QPI数据发送给缓冲模块17和数据校验模块13。缓冲模块17对所述第二选择模块19输出的并行QPI数据进行缓冲，在所述QPI接口模块11训练结束后将缓冲的并行QPI数据发送给FPGA1上的第三选择模块20。同时，数据校验模块13对所述第二选择模块19输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。
FPGA1上的第三选择模块20确定FPGA1处于正常模式时，所述缓冲模块17输出的并行QPI数据发送给所述QPI接口模块11。FPGA1上的第三选择模块20确定FPGA1处于测试模式时，将所述空包生成模块16输出的空包发送给所述QPI接口模块。
本实施例中第二选择模块19根据FPGA的工作模式，判断将SerDes接口模块12输出的数据发送给测试模块还是缓冲模块17，并判断将测试序列还是将QPI并行数据发送给SerDes接口模块12。第三选择模块20根据FPGA的工作模式，判断将缓冲模块17输出的并行QPI数据还是将空包生成模块生成的空包发送给QPI接口模块。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种CPU互联装置，其特征在于，包括：
快速通道互联QPI接口模块，与CPU的QPI接口连接，用于将CPU发送的串行QPI数据转换成并行QPI数据；
串解串SerDes接口模块，分别与所述QPI接口模块和另一个SerDes接口模块连接，用于接收所述QPI接口模块输出的并行QPI数据，并将所述QPI接口模块输出的并行QPI数据转换成高速串行SerDes数据后发送给所述另一个SerDes接口模块；所述另一个SerDes接口模块位于另一个CPU互联装置上；
所述SerDes接口模块，还用于接收所述另一个SerDes接口模块发送的高速串行SerDes数据，并将接收到的高速串行SerDes数据转换成并行QPI数据；
所述QPI接口模块，还用于将所述SerDes接口模块输出的并行QPI数据转换成串行QPI数据发送给CPU。
2.根据权利要求1所述CPU互联装置，其特征在于，还包括：
数据校验模块，分别与所述QPI接口模块和所述SerDes接口模块连接，用于对所述QPI接口模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块；
所述数据校验模块，还用于对所述SerDes接口模块输出到的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块；
复位模块，分别与所述数据校验模块和所述SerDes接口模块连接，用于接收到BMC管理模块根据所述数据校验模块上报的校验结果发出的复位指示后，根据所述复位指示复位所述QPI接口模块或所述SerDes接口模块，并向所述SerDes接口模块发送所述复位指示；
所述复位模块，还用于通过所述SerDes接口模块接收另一个所述SerDes接口模块发送的复位指示后，并根据所述复位指示复位所述QPI接口模块或所述SerDes接口模块。
3.根据权利要求2所述CPU互联装置，其特征在于，还包括：
测试模块，与所述SerDes接口模块连接，用于在所述CPU互联装置处于测试模式时生成测试序列，并将生成的测试序列通过所述SerDes接口模块和另一个所述SerDes接口模块发送给另一个所述CPU互联装置上的测试模块；
所述测试模块，还用于通过所述SerDes接口模块和另一个所述SerDes接口模块接收另一个所述CPU互联装置上的测试模块生成的测试序列，并对接收到的测度序列进行数据校验。
4.根据权利要求2或3所述CPU互联装置，其特征在于，所述QPI接口模块还用于周期性进行数据训练，以使所述CPU互联装置的随路时钟沿与发送QPI数据沿的中心对齐；所述CPU互联装置还包括：
缓冲模块，分别与所述SerDes接口模块和所述QPI接口模块连接，用于对所述SerDes接口模块输出的并行QPI数据进行缓冲，在所述QPI接口模块训练结束后将缓冲的并行QPI数据发送给所述QPI接口模块。
5.根据权利要求4所述CPU互联装置，其特征在于，还包括：
空包生成模块，与所述QPI接口模块连接，用于在所述CPU互联装置处于测试模式CPU互联装置时生成空包，并输出给所述QPI接口模块。
6.根据权利要求3所述CPU互联装置，其特征在于，还包括：分别与所述测试模块和所这数据校验模块连接的中断处理模块；所述数据校验模块在数据出错时，通过所述中断处理模块将校验结果上报给所述BMC管理模块；所述测试模块在确定接收到测试序列出错时，通过所述中断处理模块将测试结果上报给所述BMC管理模块。
7.根据权利要求3所述CPU互联装置，其特征在于，还包括：
第一选择模块，分别与所述测试模块、所述QPI接口模块、所述SerDes接口模块和所述数据校验模块连接，用于在所述CPU互联装置处于测试模式时，将所述测试模块输出的测试序列发送给所述SerDes接口模块；在所述CPU互联装置处于正常模式时，将所述QPI接口模块输出的并行QPI数据发送给所述SerDes接口模块；
所述第一选择模块，还用于在所述CPU互联装置处于测试模式时，将所述SerDes接口模块输出的、来自于另一个所述测试模块的测试序列发送给所述测试模块；在所述CPU互联装置处于正常模式时，将所述SerDes接口模块输出的并行QPI数据分别发送给所述QPI接口模块和所述数据校验模块；
所述数据校验模块，具体用于对所述第一选择模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块；对所述QPI接口模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。
8.根据权利要求3所述CPU互联装置，其特征在于，还包括：
第二选择模块，分别与所述测试模块、所述QPI接口模块、所述SerDes接口模块和缓冲模块以及所述数据校验模块连接，用于在所述CPU互联装置处于测试模式时，将所述测试模块输出的测试序列发送给所述SerDes接口模块；在所述CPU互联装置处于正常模式时，将所述QPI接口模块输出的并行QPI数据发送给所述SerDes接口模块；
所述第二选择模块，还用于在所述CPU互联装置处于测试模式时，将所述SerDes接口模块输出的、来自于另一个所述测试模块的测试序列发送给所述测试模块；在所述CPU互联装置处于正常模式时，将所述SerDes接口模块输出的并行QPI数据分别发送给所述缓冲模块和所述数据校验模块；
所述缓冲模块，还与所述QPI接口模块连接，用于对所述第二选择模块输出的并行QPI数据进行缓冲，在所述QPI接口模块训练结束后将缓冲的并行QPI数据发送给所述QPI接口模块；
所述数据校验模块，具体用于对QPI接口模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块；对所述第二选择模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块。
9.根据权利要求3所述CPU互联装置，其特征在于，还包括：
第二选择模块，分别与所述测试模块、所述QPI接口模块、所述SerDes接口模块和缓冲模块以及所述数据校验模块连接，用于在所述CPU互联装置处于测试模式时，将所述测试模块输出的测试序列发送给所述SerDes接口模块；在所述CPU互联装置处于正常模式时，将所述QPI接口模块输出的并行QPI数据发送给所述SerDes接口模块；
所述第二选择模块，还用于在所述CPU互联装置处于测试模式时，将所述SerDes接口模块输出的、来自于另一个所述测试模块的测试序列发送给所述测试模块；在所述CPU互联装置处于正常模式时，将所述SerDes接口模块输出的并行QPI数据分别发送给所述缓冲模块和所述数据校验模块；
所述缓冲模块，还与第三选择模块连接，用于对所述第二选择模块输出的并行QPI数据进行缓冲，在所述QPI接口模块训练结束后将缓冲的并行QPI数据发送给所述第三选择模块；
所述数据校验模块，具体用于对QPI接口模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块；对所述第二选择模块输出的并行QPI数据进行数据校验，在数据错误时将校验结果上报给BMC管理模块；
所述第三选择模块，还与所述QPI接口模块和空包生成模块连接，用于将在所述CPU互联装置处于正常模式时，将所述缓冲模块输出的并行QPI数据发送给所述QPI接口模块；在所述CPU互联装置处于测试模式时，将所述空包生成模块生成的空包发送给所述QPI接口模块；
空包生成模块，所述QPI接口模块连接，用于在所述CPU互联装置处于测试模式时，生成的空包并输出给所述第三选择模块。
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