CN107480332A - 一种fpga芯片、高速接口互联系统及实现互联的方法 - Google Patents
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Abstract
本发明涉及一种FPGA芯片、高速接口互联系统及实现互联的方法，其特征在于，包括FPGA芯片，FPGA芯片包括高速接口和训练单元，所述高速接口包括高速接口模块，高速接口模块连接有发送模块和接收模块；训练单元包括数据选择模块，所述数据选择模块连接有训练模块和检测模块；数据选择模块连接有设计模块；数据选择模块与高速接口模块连接；所述FPGA芯片与至少另一个FPGA芯片的高速接口互联。本发明给出了高速接口的一种自动化互联机制，提高了高速口互联的成功率，减少了人工的参与，加快了调试进程，从而大大缩短了FPGA原型验证周期及芯片研发周期。
Description
技术领域
本发明属于服务器互联芯片的FPGA原型验证技术领域，具体涉及一种FPGA芯片、高速接口互联系统及实现互联的方法。
背景技术
随着日常生活中的业务越来越多，越来越复杂，对服务器的性能要求也越来越高，为提供服务器的性能，单靠提高单个CPU节点的性能已经无法满足人们对服务器性能的要求，因此需要提高服务器中CPU的路数来提高性能。
服务器互联芯片（CC芯片）是多路处理器共享主存系统的核心芯片，其主要功能是维护全局cache一致性，并实现全局IO共享和全系统中断。为使系统具有良好的实用性能，要求大规模共享存储应用程序（如Oracle数据库）的总体性能随着系统规模的增长而近似线性增长。
随着芯片设计规模的与日俱增，其功能日趋复杂，芯片的验证阶段占据了整个芯片开发的大部分时间。为了缩短验证时间，在传统的仿真验证的基础上涌现了许多新的验证手段，如SDV(Software Driven verification)、BFM(Bus Function Model)等，以及基于FPGA的原型验证技术。由于FPGA的优势，大多芯片的开发采用FPGA原型验证技术。
在芯片FPGA原型验证过程中，由于芯片设计规模的与日俱增，无法将芯片整个设计移植到单片FPGA芯片中去，因此比较将设计进行合理的切割，分别移植到各个FPGA芯片中去，FPGA芯片之间需要通过高速接口进行连接（比如Xilinx的Aurora高速接口），而在调试过程中，FPGA芯片之间的高速接口握手过程中很容易失败，因此需要不停的对设计进行复位或者重新加载FPGA位流来使FPGA芯片之间的高速接口进行重新互联，这给调试带来了极大的难度。此为现有技术的不足之处。
发明内容
本发明的目的在于，针对高速接口互联容易失败的现状，提供设计一种FPGA芯片、高速接口互联系统及实现互联的方法，以解决上述技术问题。
为了达到上述目的，本发明的技术方案是：
一种FPGA芯片，包括高速接口和训练单元，所述高速接口包括高速接口模块，高速接口模块连接有发送模块和接收模块；
训练单元包括数据选择模块，所述数据选择模块连接有训练模块和检测模块；数据选择模块连接有设计模块；数据选择模块与高速接口模块连接。
优选地，所述高速接口数量为若干个，训练单元的数量与高速接口数量相同。
一种高速接口的互联系统，包括至少两个FPGA芯片，FPGA芯片之间通过高速接口互联，所述FPGA芯片包括高速接口和训练单元，所述高速接口包括高速接口模块，高速接口模块连接有发送模块和接收模块；
训练单元包括数据选择模块，所述数据选择模块连接有训练模块和检测模块；数据选择模块连接有设计模块；数据选择模块与高速接口模块连接；
优选地，FPGA芯片数量为两个，分别为第一FPGA芯片和第二FPGA芯片；
第一FPGA芯片的发送模块与第二FPGA芯片的接收模块连接；
第二FPGA芯片的发送模块与第一FPGA芯片的接收模块连接；
第一FPGA芯片的训练模块和数据选择模块均分别与第二FPGA芯片检测模块连接；第二FPGA芯片的检测模块检测到第二FPGA芯片成功接收到训练序列，则告知第一FPGA芯片已经接受成功，第一FPGA芯片训练模块停止训练，数据选择模块停止输出训练数据。
第二FPGA芯片的训练模块和数据选择模块均分别与第一FPGA芯片检测模块连接；第一FPGA芯片的检测模块检测到第一FPGA芯片成功接收到训练序列，则告知第二FPGA芯片已经接受成功，第二FPGA芯片训练模块停止训练，数据选择模块停止输出训练数据。
优选地，每个FPGA芯片的高速接口数量为若干个，训练单元的数量与高速接口数量相同，多个高速接口可与多个FPGA芯片实现互联。
一种高速接口互联系统实现自动化互联的方法，包括如下过程；
（1）第一FPGA芯片的发送通路跟第二FPGA芯片的接收通路互联过程，具体步骤如下：
步骤11：系统上电，第一FPGA 芯片的数据选择模块选择发送训练序列；
步骤12：第一FPGA 芯片向第二FPGA芯片发送训练序列；
步骤13：第二FPGA芯片的接收模块依次通过高速接口模块和数据选择模块将接收到的训练序列传输到第二FPGA芯片的检测模块进行检测；
步骤14：若第二FPGA芯片的检测模块检测到第二FPGA芯片成功接收到训练序列，则告知第一FPGA芯片已经接受成功，第一FPGA芯片的训练模块停止训练，第一FPGA芯片的数据选择模块停止输出训练数据，等待设第一FPGA芯片计模块输出数据；若接收失败，执行步骤12。
（2）第二FPGA芯片的发送通路跟第一FPGA芯片的接收通路互联过程，具体步骤如下：
步骤21：系统上电，第二FPGA 芯片的数据选择模块选择发送训练序列；
步骤22：第二FPGA 芯片向第一FPGA芯片发送训练序列；
步骤23：第一FPGA芯片的接收模块依次通过高速接口模块和数据选择模块将接收到的训练序列传输到第一FPGA芯片的检测模块进行检测；
步骤24：若第一FPGA芯片的检测模块检测到第一FPGA芯片成功接收到训练序列，则告知第二FPGA芯片已经接受成功，第二FPGA芯片的训练模块停止训练，第二FPGA芯片数据选择模块停止输出训练数据，等待第二FPGA芯片设计模块输出数据；若接收失败，执行步骤22。
优选地，步骤14还包括，若第一FPGA芯片循环发送N次训练序列，第二FPGA芯片仍未告知正确接收训练序列，第一FPGA芯片则给出复位信号，复位第一FPGA芯片中的逻辑。
优选地，步骤14还包括，若第二FPGA芯片在设定的时间阈值内没有收到训练序列，第二FPGA芯片给出复位信号，复位第二FPGA芯片中的逻辑。
优选地，步骤24还包括，若第二FPGA芯片循环发送N次训练序列，第一FPGA芯片仍未告知正确接收训练序列，第二FPGA芯片则给出复位信号，复位第二FPGA芯片中的逻辑。
优选地，步骤24还包括，若第一FPGA芯片在设定的时间阈值内没有收到训练序列，第一FPGA芯片给出复位信号，复位第一FPGA芯片中的逻辑。
本发明的有益效果在于，本发明给出了高速接口的一种自动化互联机制，提高了高速口互联的成功率，减少了人工的参与，加快了调试进程，从而大大缩短了FPGA原型验证周期及芯片研发周期。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著地进步，其实施的有益效果也是显而易见的。
附图说明
图1为本实施例提供的一种FPGA芯片的结构框图。
图2为一种高速接口的互联系统的结构连接框图。
图3为一种高速接口的互联系统另一实施例连接示意图。
其中，2-设计模块，3-高速接口，4-训练单元，5-高速接口模块，6-发送模块，7-接收模块，8-检测模块，9-训练模块，10-数据选择模块，1.1-第一FPGA芯片，1.2-第二FPGA芯片，1.3-第三FPGA芯片，1.4-第四FPGA芯片，1.5-第五FPGA芯片，2.1-第一设计模块，2.2-第二设计模块，2.3-第三设计模块，2.4-第四设计模块，2.5-第五设计模块，3.1-第一高速接口，3.2-第二高速接口，3.3.1-第三高速接口，3.3.2-第六高速接口，3.4-第四高速接口，3.5-第五高速接口，4.1-第一训练单元，4.2-第二训练单元，4.3.1-第三训练单元，4.3.2第六训练单元，4.4-第四训练单元，4.5-第五训练单元，5.1-第一高速接口模块，5.2-第二高速接口模块，6.1-第一发送模块，6.2-第二发送模块，7.1-第一接收模块，7.2-第二接收模块，8.1-第一检测模块，8.2-第二检测模块，9.1-第一训练模块，9.2-第二训练模块，10.1-第一数据选择模块，10.2-第二数据选择模块。
具体实施方式
下面结合附图并通过具体实施例对本发明进行详细阐述，以下实施例是对本发明的解释，而本发明并不局限于以下实施方式。
如图1所示，本实施例提供的一种FPGA芯片，包括高速接口3和训练单元4，所述高速接口3包括高速接口模块5，高速接口模块5连接有发送模块6和接收模块7；
训练单元4包括数据选择模块10，所述数据选择模块10连接有训练模块9和检测模块8；数据选择模块10连接有设计模块2；数据选择模块10与高速接口模块5连接。
所述高速接口3数量为若干个，训练单元4的数量与高速接口3数量相同。
如图2所示，一种高速接口的互联系统，包括第一FPGA芯片1.1和第二FPGA芯片1.2， 第一FPGA芯片1.1包括第一高速接口3.1和第一训练单元4.1，所述第一高速接口3.1包括第一高速接口模块5.1，第一高速接口模块5.1连接有第一发送模块6.1和第一接收模块7.1；
第一训练单元4.1包括第一数据选择模块10.1，所述第一数据选择模块10.1连接有第一训练模块9.1和第一检测模块8.1；第一数据选择模块10.1连接有第一设计模块2.1；第一数据选择模块10.1与第一高速接口模块5.1连接；
第二FPGA芯片1.2包括第二高速接口3.2和第二训练单元4.2，所述第二高速接口3.2包括第二高速接口模块5.2，第二高速接口模块5.2连接有第二发送模块6.2和第二接收模块7.2；
第二训练单元4.2包括第二数据选择模块10.2，所述第二数据选择模块10.2连接有第二训练模块9.2和第二检测模块8.2；第二数据选择模块10.2连接有第二设计模块2.2；第二数据选择模块10.2与第二高速接口模块5.2连接；
第一发送模块6.1与第二接收模块7.2连接；
第一接收模块7.1与第二发送模块6.2连接；
第一检测模块8.1分别与第二训练模块9.2和第二数据选择模块10.2连接；
第二检测模块8.2分别与第一训练模块9.1和第一数据选择模块10.1连接；
第二检测模块8.2检测到第二FPGA芯片1.2成功接收到训练序列，则告知第一FPGA芯片1.1已经接受成功，第一训练模块9.1停止训练，第一数据选择模块10.1停止输出训练数据。
第一检测模块8.1检测到第一FPGA芯片1.1成功接收到训练序列，则告知第二FPGA芯片1.2已经接受成功，第二训练模块9.2停止训练，第二数据选择模块10.2停止输出训练数据。
一种高速接口互联系统实现自动化互联的方法，包括如下过程；
（1）第一FPGA芯片1.1的发送通路跟第二FPGA芯片1.2的接收通路互联过程，具体步骤如下：
步骤11：系统上电，第一数据选择模块10.1选择发送训练序列；
步骤12：第一发送模块6.1向第二接收模块7.2发送训练序列；
步骤13：第二接收模块7.2依次通过第二高速接口模块5.2和第二数据选择模块10.2将接收到的训练序列传输到第二检测模块8.2进行检测；
步骤14：若第二检测模块8.2检测到第二FPGA芯片1.2成功接收到训练序列，则告知第一FPGA芯片1.1已经接受成功，第一训练模块9.1停止训练，第一数据选择模块10.1停止输出训练数据，等待第一设计模块2.1输出数据；若接收失败，执行步骤12。
若第一FPGA芯片1.1循环发送10000次训练序列，第二FPGA芯片1.2仍未告知正确接收训练序列，第一FPGA芯片1.1则给出复位信号，复位第一FPGA芯片1.1中的逻辑。
若第二FPGA芯片1.2在设定的时间阈值10秒内没有收到训练序列，第二FPGA芯片1.2给出复位信号，复位第二FPGA芯片1.2中的逻辑。
（2）第二FPGA芯片1.2的发送通路跟第一FPGA芯片1.1的接收通路互联过程，具体步骤如下：
步骤21：系统上电，第二数据选择模块10.2选择发送训练序列；
步骤22：第二发送模块6.2向第一接收模块7.1发送训练序列；
步骤23：第一接收模块7.1依次通过第一高速接口模块5.1和第一数据选择模块10.1将接收到的训练序列传输到第一检测模块8.1进行检测；
步骤24：若第一检测模块8.1检测到第一FPGA芯片1.1成功接收到训练序列，则告知第二FPGA芯片1.2已经接受成功，第二训练模块9.2停止训练，第二数据选择模块10.2停止输出训练数据，等待第二设计模块2.2输出数据；若接收失败，执行步骤22。
若第二FPGA芯片1.2循环发送10000次训练序列，第一FPGA芯片1.1仍未告知正确接收训练序列，第二FPGA芯片1.2则给出复位信号，复位第二FPGA芯片1.2中的逻辑。
若第一FPGA芯片1.1在设定的时间阈值10秒内没有收到训练序列，第一FPGA芯片1.1给出复位信号，复位第一FPGA芯片1.1中的逻辑。
如图3所示，另一实施例提供的一种高速接口的互联系统，包括第三FPGA芯片1.3、第四FPGA芯片1.4和第五FPGA芯片1.5；
第三FPGA芯片1.3包括第三训练单元4.3.1，所述第三训练单元4.3.1连接有第三高速接口3.3.1和第三设计模块2.3，第三设计模块2.3连接有第六训练单元4.3.2，所述第六训练单元4.3.2连接有第六高速接口3.3.2；
第四FPGA芯片1.4包括依次连接的第四高速接口3.4、第四训练单元4.4和第四设计模块2.4；
第五FPGA芯片1.5包括依次连接的第五高速接口3.5、第五训练单元4.5和第五设计模块2.5；
第三高速接口3.3.1与第四高速接口3.4连接，第六高速接口3.3.2与第五高速接口连接；第三训练单元4.3.1与第四训练单元4.4连接；第六训练单元4.3.2与第五训练单元4.5连接。
本发明的说明书和权利要求书中的术语“第一”、“第二”、“第三”等（如果存在）是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
以上公开的仅为本发明的优选实施方式，但本发明并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本发明原理前提下所作的若干改进和润饰，都应落在本发明的保护范围内。
Claims (9)
1.一种FPGA芯片，其特征在于，包括高速接口和训练单元，所述高速接口包括高速接口模块，高速接口模块连接有发送模块和接收模块；
训练单元包括数据选择模块，所述数据选择模块连接有训练模块和检测模块；数据选择模块连接有设计模块；数据选择模块与高速接口模块连接。
2.根据权利要求1所述的一种FPGA芯片，其特征在于，所述高速接口数量为若干个，训练单元的数量与高速接口数量相同。
3.一种高速接口的互联系统，其特征在于，包括至少两个FPGA芯片，FPGA芯片之间通过高速接口互联，所述FPGA芯片为权利要求1或2所述的FPGA芯片。
4.根据权利要求3所述的一种高速接口的互联系统，其特征在于， FPGA芯片数量为两个，分别为第一FPGA芯片和第二FPGA芯片；
第一FPGA芯片的发送模块与第二FPGA芯片的接收模块连接；
第二FPGA芯片的发送模块与第一FPGA芯片的接收模块连接；
第一FPGA芯片的训练模块和数据选择模块均分别与第二FPGA芯片检测模块连接；
第二FPGA芯片的训练模块和数据选择模块均分别与第一FPGA芯片检测模块连接。
5.一种高速接口互联系统实现自动化互联的方法，其特征在于，包括如下过程；
（1）第一FPGA芯片的发送通路跟第二FPGA芯片的接收通路互联过程，具体步骤如下：
步骤11：系统上电，第一FPGA 芯片的数据选择模块选择发送训练序列；
步骤12：第一FPGA 芯片向第二FPGA芯片发送训练序列；
步骤13：第二FPGA芯片的接收模块依次通过高速接口模块和数据选择模块将接收到的训练序列传输到第二FPGA芯片的检测模块进行检测；
步骤14：若第二FPGA芯片的检测模块检测到第二FPGA芯片成功接收到训练序列，则告知第一FPGA芯片已经接受成功，第一FPGA芯片训练模块停止训练，第一FPGA芯片数据选择模块停止输出训练数据，等待第一FPGA芯片设计模块输出数据；若接收失败，执行步骤12；
（2）第二FPGA芯片的发送通路跟第一FPGA芯片的接收通路互联过程，具体步骤如下：
步骤21：系统上电，第二FPGA 芯片的数据选择模块选择发送训练序列；
步骤22：第二FPGA 芯片向第一FPGA芯片发送训练序列；
步骤23：第一FPGA芯片的接收模块依次通过高速接口模块和数据选择模块将接收到的训练序列传输到第一FPGA芯片的检测模块进行检测；
步骤24：若第一FPGA芯片的检测模块检测到第一FPGA芯片成功接收到训练序列，则告知第二FPGA芯片已经接受成功，第二FPGA芯片训练模块停止训练，第二FPGA芯片数据选择模块停止输出训练数据，等待第二FPGA芯片设计模块输出数据；若接收失败，执行步骤22。
6.根据权利要求5所述的一种高速接口的自动化互联系统实现自动化互联的方法，其特征在于，步骤14还包括，若第一FPGA芯片循环发送N次训练序列，第二FPGA芯片仍未告知正确接收训练序列，第一FPGA芯片则给出复位信号，复位第一FPGA芯片中的逻辑。
7.根据权利要求6所述的一种高速接口的自动化互联系统实现自动化互联的方法，其特征在于，步骤14还包括，若第二FPGA芯片在设定的时间阈值内没有收到训练序列，第二FPGA芯片给出复位信号，复位第二FPGA芯片中的逻辑。
8.根据权利要求7所述的一种高速接口的自动化互联系统实现自动化互联的方法，其特征在于，步骤24还包括，若第二FPGA芯片循环发送N次训练序列，第一FPGA芯片仍未告知正确接收训练序列，第二FPGA芯片则给出复位信号，复位第二FPGA芯片中的逻辑。
9.根据权利要求8所述的一种高速接口的自动化互联系统实现自动化互联的方法，其特征在于，步骤24还包括，若第一FPGA芯片在设定的时间阈值内没有收到训练序列，第一FPGA芯片给出复位信号，复位第一FPGA芯片中的逻辑。
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