WO2012116654A1 - 一种高端容错计算机原型验证系统及验证方法 - Google Patents

一种高端容错计算机原型验证系统及验证方法 Download PDF

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verification
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chipset
chip
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王恩东
胡雷钧
李仁刚
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浪潮(北京)电子信息产业有限公司
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware

Definitions

  • the invention relates to the field of high-end computer design, and particularly relates to a high-end fault-tolerant computer prototype verification system and a risk certificate method.
  • the technical problem to be solved by the present invention is to provide a high-end fault-tolerant computer prototype verification system and a verification method, which can greatly improve the system interconnection chipset protocol verification coverage and ensure the project on the basis of ensuring system performance and reliability. Verification overhead is greatly reduced.
  • the present invention provides a high-end fault-tolerant computer prototype verification system, comprising a plurality of single-node prototype verification systems and an interconnection router chipset, wherein the plurality of single-node prototype verification systems are Interconnect router chipset interconnects, where each single node prototyping system includes:
  • a computing board which is a 4-way tightly coupled computing board
  • the chip verification board includes two node controller chipsets, wherein: each node controller chipset includes two field programmable gate array (FPGA) chips, which jointly carry one node controller Logic; and
  • FPGA field programmable gate array
  • the interconnect board includes two FPGA chips, wherein: each FPGA chip provides a high-speed interconnect port for implementing protocol interconnection between two of the computing boards and one of the node controller chipsets.
  • the 4-way tightly coupled computing board includes 4 CPUs, and the 4 CPUs are internally interconnected to share memory with each other;
  • the CPUs in the plurality of single-node prototype verification systems are interconnected with each other via the interconnect router chipset to share a memory.
  • the logic of the node controller includes: a cache (Cache)-induced control and an interconnected network interface control.
  • cache cache-induced control
  • interconnected network interface control interconnected network interface control
  • the chip verification board has a network interface (NI);
  • the plurality of single-node prototype verification systems are coupled to the interconnect router chipset via NIs on respective chip verification boards.
  • the number of the plurality of single-node prototype verification systems is four.
  • the present invention also proposes a high-end fault-tolerant computer prototype verification method, including:
  • the computing board is a 4-way tightly coupled computing board
  • the chip verification board includes two node controller chipsets, wherein: each node controller chipset includes two field programmable gate array (FPGA) chips, which jointly carry one node control Logic of the device;
  • FPGA field programmable gate array
  • the interconnection board includes two FPGA chips, wherein: each FPGA chip provides a high-speed interconnection port for implementing between two paths and one of the node controller chipsets in the computing board Protocol interconnection;
  • Another FPGA chip in the interconnect board is connected to another node controller chipset in the chip verification board to form a single node prototype verification system; Intersecting a plurality of said single-node prototype verification systems using an interconnect router chipset; and executing logic of node controllers carried in said plurality of said single-node prototype verification systems, and verifying said The correctness of the logic.
  • the 4-way tightly coupled computing board includes 4 CPUs, and the 4 CPUs are internally interconnected to share memory with each other;
  • the CPUs in the plurality of single-node prototype verification systems are interconnected with each other via the interconnect router chipset to share a memory.
  • the logic of the node controller includes: a cache (Cache)-induced control and an interconnected network interface control.
  • cache cache-induced control
  • interconnected network interface control interconnected network interface control
  • the chip verification board has a network interface (NI); the step of interconnecting the plurality of single-node prototype verification systems comprises: passing a plurality of single-node prototype verification systems via NI on the respective chip verification board with the mutual Connected to the router chipset.
  • NI network interface
  • the number of the single-node prototype verification systems is four.
  • the invention provides a high-end fault-tolerant computer prototype verification system and verification method, realizes system integration of multi-channel CPUs, effectively realizes global memory sharing, equalizes system transmission bandwidth and delay, and effectively solves complicated design verification of multi-channel CPU system.
  • the problem of degree on the basis of cost saving and design verification time, greatly improves the system verification and system key chipset verification coverage, and has high technical value.
  • FIG. 1 is a block diagram of a high-end fault-tolerant computer prototype verification system according to an embodiment of the present invention
  • FIG. 2 is a flow chart of a high-end fault-tolerant computer prototype verification method according to an embodiment of the present invention.
  • FIG. 1 a high-end fault-tolerant computer prototype verification system according to an embodiment of the present invention is shown.
  • a plurality of single node prototype verification systems and an interconnect router chipset are interconnected, wherein the plurality of single node prototype verification systems are interconnected by the interconnect router chipset, wherein:
  • the single node prototype verification system includes:
  • the computing board is a 4-way tightly coupled computing board
  • the chip verification board includes two node controller chipsets, wherein: each node controller chipset includes two field programmable gate array (FPGA) chips, which collectively carry the logic of one node controller;
  • FPGA field programmable gate array
  • the interconnect board includes two FPGA chips, wherein: each FPGA chip provides a high-speed interconnect port for implementing protocol interconnection between two channels and one of the node controller chipsets in the computing board.
  • the 4-way tightly coupled computing board includes 4 CPUs, and the 4 CPUs are internally interconnected to share a memory with each other; and the interconnected router chips are connected between CPUs in the plurality of single-node prototype verification systems. Groups are interconnected and share memory.
  • the logic of the node controller includes: a cache (Cache)-based control and an internet interface control.
  • the two FPGA chips of the interconnection board not only realize the physical layer logic, but also ensure the interconnection link handshake initialization and signal transmission quality, and also provide various debugging means and test methods for the verification work.
  • the interconnect router chipset can implement multiple of the single nodes through a high-speed interface such as a PCIe interface, a NI (Network Interface) interface, an optical interface, an AMD HT interface, an Intel QPI interface, and other self-developed protocol interfaces.
  • a high-speed interface such as a PCIe interface, a NI (Network Interface) interface, an optical interface, an AMD HT interface, an Intel QPI interface, and other self-developed protocol interfaces.
  • Point prototype verification system internal interconnection realize multi-CPU system integration, effectively realize global memory sharing, effectively solve the problem of complex verification of VLSI design in multi-channel CPU system, ensure computer system verification and high-end server key chipset verification On the basis of the requirements of the high-end computer system performance, has a high technical value.
  • the board-level multi-level interconnection provides a large number of debugging interfaces and verification methods for debugging verification, which greatly reduces the difficulty and complexity of verification, saves project development costs, and shortens the project development cycle
  • Point Prototype Verification System which is a 4-way single-node system, where:
  • the smallest computing unit of the system When selecting the smallest computing unit of the system, from the perspective of achieving optimization, fully considering that more than 4 channels will increase the scale of the computing board, which is not conducive to plate making. The number of computing boards will increase the number of computing boards below 4 channels, which is not conducive to system-wide integration. After considering the 4-way tightly coupled computing board, the smallest computing unit of the system is selected.
  • the logic verification unit that is, the node controller chipset, realize the system Cache-based control and the interconnection network interface control: realize the logic of one node controller chipset by using two large-capacity high-end FPGA chips, thereby effectively Ensure that the node controller chipset FPGA verifies coverage, ensures full verification of the node controller logic, and lays the foundation for the implementation of the ASIC (Application-Specific Integrated Circuit).
  • the computing unit needs to be equipped with two node controller chipsets, which are respectively responsible for the interconnection of the two CPUs.
  • the 4-port interconnecting board is selected to complete the 4-port protocol interconnection between the computing unit and the logic verification unit, and is provided by two high-end FPGA chips.
  • Two high-speed interconnect ports ensure high-speed interconnect protocols for the entire system, and provide a rich debug interface and verification means for logic verification.
  • the single-node prototype verification system also has good scalability, and can easily cascade multiple single-node prototype verification systems to realize multi-CPU system integration, effectively realize global memory sharing, and effectively solve multi-channel CPU system.
  • the problem of verifying the complexity of large-scale integrated circuit design has a high technical value.
  • the present invention is directed to a structural feature of a multi-channel computer system with high integration density, in order to improve system performance, reduce design difficulty and design complexity, and improve design reusability characteristics, based on the above-described single-node prototype verification system.
  • the system interconnect router chipset is used to implement internal interconnection of multiple isomorphic single-node prototype verification systems, thereby realizing the design requirements of tightly coupled shared memory.
  • the symmetric isomorphism of multiple single-node prototype verification systems realizes long-distance mutual access between system processors, ensuring the performance of tightly coupled shared memory systems, and the symmetric isomorphism also greatly reduces the multiplexed system. Design complexity increases the reusability of the design.
  • the present invention provides the most reasonable minimum prototype verification after trial and error and comparison.
  • the system that is, selects the four single-node prototype insurance system, and uses the above method to form a 4-node 16-channel prototype verification system. This is based on the chipset function that needs to be verified. After repeated trials and comparisons, it is found that the verification system is less than 16 channels, and the verification coverage is very low. If it is greater than 16 channels, the verification cost is very high. Considering 16 channels as the most comprehensive consideration A good minimum prototype verification system.
  • the 4-node 16-channel minimum verification system is based on the single-node 4-way prototype verification system.
  • the eight node controller chipsets in the system implement Cache-induced control and interconnection network interface control of the entire system. Therefore, on the basis of ensuring system performance and reliability, the system interconnect chipset protocol verification coverage is greatly improved, and the project verification overhead is greatly reduced.
  • the embodiment of the invention also provides a high-end fault-tolerant computer prototype verification method, as shown in FIG. 2, including:
  • Step S201 Select a computing board, where the computing board is a 4-way tightly coupled computing board;
  • the 4-way tightly coupled computing board includes four CPUs, and the four CPUs are internally interconnected to share memory with each other.
  • Step S202 Select a chip verification board, where the chip verification board includes two node controller chip sets, wherein: each node controller chipset includes two field programmable gate array (FPGA) chips, and jointly carries one The logic of the node controller;
  • each node controller chipset includes two field programmable gate array (FPGA) chips, and jointly carries one The logic of the node controller;
  • FPGA field programmable gate array
  • the logic of the node controller includes: a cache (Cache)-induced control and an interconnected network interface control.
  • cache cache-induced control
  • interconnected network interface control interconnected network interface control
  • Step S203 Select an interconnection board, where the interconnection board includes two FPGA chips, wherein: each FPGA chip provides a high-speed interconnection port for implementing two paths and one of the node controller chips in the computing board. Protocol interconnection between groups;
  • Step S204 connecting two channels of the computing board to one node controller chipset in the chip verification board via one of the interconnecting boards, and the other two paths in the computing board Connected to another node controller chipset in the chip verification board via another FPGA chip in the interconnection board to form a single node prototype verification system;
  • Step S205 using the interconnect router chipset to execute a plurality of the single node prototype verification systems Interconnection
  • the CPUs in the plurality of single-node prototype verification systems are interconnected with each other via the interconnect router chipset to share a memory.
  • Step S206 Perform logic of the node controllers carried in the plurality of the single-node prototype verification systems, and verify the correctness of the logic according to the execution result.
  • the interconnect router chipset can be implemented by a high-speed interface such as a PCIe interface, a NI (Network Interface) interface, an optical interface, an AMD HT interface, an Intel QPI interface, and other self-developed protocol interfaces.
  • a high-speed interface such as a PCIe interface, a NI (Network Interface) interface, an optical interface, an AMD HT interface, an Intel QPI interface, and other self-developed protocol interfaces.
  • a plurality of said single-node prototype verification systems are internally interconnected to realize multi-CPU system integration, thereby effectively implementing global memory sharing.
  • step S205 when step S205 is performed, four single-node prototype verification systems may be selected to form a 4-node 16-channel prototype verification system.
  • the invention realizes the system integration of the multi-channel CPU, effectively realizes the global memory sharing, balances the system transmission bandwidth and delay, and effectively solves the problem of the complexity of the integrated design verification of the multi-channel CPU system, and saves the problem. Based on the cost and design verification time, the system verification and system key chipset verification coverage are greatly improved, which has high technical value.

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Abstract

本发明提供了一种高端容错计算机原型验证系统及验证方法，该系统包括多个单结点原型验证系统和一个互连路由器芯片组，所述多个单结点原型验证系统之间经所述互连路由器芯片组互联，其中，每个单结点原型验证系统包括：计算板，其为一4路紧耦合计算板；芯片验证板，其包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列芯片，共同承载1个结点控制器的逻辑；以及，互联板，其包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联。该系统在保证系统性能及可靠性的基础上，提高了系统互连芯片组协议验证覆盖率，降低了项目验证开销。

Description

一种高端容错计算机原型验证系统及验证方法
技术领域
本发明涉及高端计算机设计领域， 具体涉及一种高端容错计算机原型验 证系统及险证方法。
背景技术
随着计算机技术的飞速发展， 为了满足经济社会发展的需要， 高性能、 高可靠的计算机系统成为制约社会发展关键领域的瓶颈之一。 庞大的数据计 算和数据分析， 复杂的图形分析和科学预算等信息领域对计算机系统的性能 要求极高。 因此需要构建庞大的多路计算机系统， 以便更好适应当今各领域 的应用需求，但是另一方面也陷入了多路计算机系统设计验证的技术难题中， 为提高性能， 计算机系统的处理器数量不断增多， 这就需要逻辑庞大的结点 控制器芯片组和交叉开关互连路由器芯片组完成系统互连。 复杂的计算机系 统结构设计和大规模的集成电路芯片组设计都给高端容错计算机系统的验证 工作带来了挑战。
发明内容
本发明要解决的技术问题是， 提供一种高端容错计算机原型验证系统及 验证方法， 能够在保证系统性能及可靠性的基础上， 使系统互连芯片组协议 验证覆盖率大大提高， 并且使项目验证开销大大降低。
为了解决上述技术问题，本发明提出一种高端容错计算机原型验证系统， 包括多个单结点原型验证系统和一个互连路由器芯片组， 所述多个单结点原 型验证系统之间经所述互连路由器芯片组互联， 其中， 每个单结点原型验证 系统包括：
计算板， 其为一 4路紧耦合计算板；
芯片验证板， 其包括 2个结点控制器芯片组， 其中： 每一结点控制器芯 片组包括 2个现场可编程门阵列（FPGA )芯片， 共同承载 1个结点控制器的 逻辑； 以及
互联板， 其包括 2个 FPGA芯片， 其中： 每个 FPGA芯片提供一个高速 互联端口， 用于实现所述计算板中的 2路与 1个所述结点控制器芯片组之间 的协议互联。
所述 4路紧耦合计算板包括 4个 CPU, 所述 4个 CPU内部互联，彼此共 享存储器；
所述多个单结点原型验证系统中的各 CPU之间经所述互连路由器芯片 组彼此互联， 共享存储器。
所述结点控制器的逻辑包括： 高速緩冲存储器（Cache )—致性控制和互 联网络接口控制。
所述芯片验证板具有网络接口 （NI ) ；
所述多个单结点原型验证系统经各自的芯片验证板上的 NI与所述互连 路由器芯片组相连。
所述多个单结点原型验证系统的个数为 4个。
为了解决上述技术问题， 本发明还提出一种高端容错计算机原型验证方 法， 包括：
选择计算板， 所述计算板为一 4路紧耦合计算板；
选择芯片验证板， 所述芯片验证板包括 2个结点控制器芯片组， 其中： 每一结点控制器芯片组包括 2个现场可编程门阵列（FPGA )芯片， 共同承载 1个结点控制器的逻辑；
选择互联板， 所述互联板包括 2个 FPGA芯片， 其中： 每个 FPGA芯片 提供一个高速互联端口， 用于实现所述计算板中的 2路与 1个所述结点控制 器芯片组之间的协议互联；
将所述计算板中的 2路经所述互联板中的 1个 FPGA芯片连接至所述芯 片验证板中的一个结点控制器芯片组， 将所述计算板中的另外 2路经所述互 联板中的另外 1个 FPGA芯片连接至所述芯片验证板中的另外一个结点控制 器芯片组， 从而组成一个单结点原型验证系统； 使用一个互连路由器芯片组将多个所述单结点原型验证系统互联； 以及 执行所述多个所述单结点原型验证系统中承载的节点控制器的逻辑， 并 根据执行结果验证所述逻辑的正确性。
所述 4路紧耦合计算板包括 4个 CPU, 所述 4个 CPU内部互联，彼此共 享存储器；
所述多个单结点原型验证系统中的各 CPU之间经所述互连路由器芯片 组彼此互联， 共享存储器。
所述结点控制器的逻辑包括： 高速緩冲存储器（Cache )—致性控制和互 联网络接口控制。
所述芯片验证板具有网络接口 （NI ) ； 将多个所述单结点原型验证系统互联的步骤包括： 将多个单结点原型验 证系统经各自的芯片验证板上的 NI与所述互连路由器芯片组相连。
将多个所述单结点原型验证系统互联的步骤中， 所述单结点原型验证系 统的个数为 4个。
本发明提供的一种高端容错计算机原型验证系统及验证方法， 实现了多 路 CPU的系统集成，有效实现了全局存储器共享，均衡系统传输带宽和延迟， 有效解决了多路 CPU系统集成设计验证复杂度的问题，在节约成本和设计验 证时间的基础上， 大大提高了系统验证和系统关键芯片组验证覆盖率， 具有 很高的技术价值。 附图概述
图 1是本发明实施例一种高端容错计算机原型验证系统方框图； 图 2是本发明实施例一种高端容错计算机原型验证方法流程图。
本发明的较佳实施方式
下面将结合附图来详细说明本发明实施方案。
参见图 1 , 该图示出了本发明实施例一种高端容错计算机原型验证系统， 包括多个单结点原型验证系统和一个互连路由器芯片组， 所述多个单结点原 型验证系统之间经所述互连路由器芯片组互联， 其中：
所述单结点原型验证系统包括：
计算板， 为一 4路紧耦合计算板；
芯片验证板， 包括 2个结点控制器芯片组， 其中： 每一结点控制器芯片 组包括 2个现场可编程门阵列（FPGA )芯片， 共同承载 1个结点控制器的逻 辑； 以及
互联板， 包括 2个 FPGA芯片， 其中： 每个 FPGA芯片提供一个高速互 联端口， 用于实现所述计算板中的 2路与 1个所述结点控制器芯片组之间的 协议互联。
其中， 所述 4路紧耦合计算板包括 4个 CPU , 所述 4个 CPU内部互联， 彼此共享存储器； 所述多个单结点原型验证系统中的各 CPU之间经所述互连 路由器芯片组彼此互联， 共享存储器。
其中， 所述结点控制器的逻辑包括： 高速緩冲存储器（ Cache )—致性控 制和互联网络接口控制。
其中， 互联板的 2个 FPGA芯片除了实现物理层逻辑， 保证互连链路握 手初始化以及信号传输质量外， 还可以为验证工作提供了多种调试手段和测 试方法。
其中， 所述互连路由器芯片组可以通过例如 PCIe接口、 NI ( Network Interface )接口、 光接口、 AMD HT接口、 Intel QPI接口、 以及自主开发的其 他协议接口等高速接口实现多个所述单结点原型验证系统内部互联， 实现多 CPU系统集成，有效实现全局存储器共享，有效解决了多路 CPU系统中超大 规模集成电路设计验证复杂度的问题， 在保证计算机系统验证和高端服务器 关键芯片组验证的基础上， 实现了高端计算机系统性能的要求， 具有很高的 技术价值。同时板级多级互连为调试验证提供了大量的调试接口和验证手段， 大大减少了验证难度和复杂度， 节约了项目研制开销， 缩短了项目研制周期。
本发明巧妙地釆用多单元板互连方式实现大规模结点控制器芯片组 FPGA验证， 经过深入研究和反复试验， 最终设计出上述实施例所述的单结 点原型验证系统， 其为一 4路单结点系统， 其中：
在选择系统最小的计算单元时， 从实现最优化角度出发， 充分考虑到 4 路以上会增加计算板规模而不利于制版， 4路以下会增加计算板数量， 不利 于全系统集成， 因此， 综合考虑后选择 4路紧耦合计算板作为系统最小的计 算单元。
自主设计逻辑验证单元， 即结点控制器芯片组， 实现系统 Cache—致性 控制和互联网络接口控制： 通过釆用 2片大容量高端 FPGA芯片实现 1个结 点控制器芯片组逻辑， 从而有效保证结点控制器芯片组 FPGA验证覆盖率， 确保对结点控制器逻辑进行全面验证， 为芯片 ASIC ( Application-Specific Integrated Circuit ) 实现打下基础。 其中， 基于选定的计算单元（即 4路紧耦 合计算板） 的设计规格和接口， 需为所述计算单元配备 2个结点控制器芯片 组， 分别负责两路 CPU的互连。
基于选定的计算单元（即 4路紧耦合计算板） 的设计规格和接口， 选择 4端口互连单板完成计算单元与逻辑验证单元的 4端口协议互连， 以 2片高 端 FPGA芯片分别提供 2个高速互联端口， 保证整个系统的高速互联协议， 且能为逻辑验证提供丰富的调试接口和验证手段。
上述单结点原型验证系统还具有很好的扩展性， 能够方便地将多个上述 单结点原型验证系统级联， 从而实现多 CPU系统集成， 有效实现全局存储器 共享， 有效解决多路 CPU系统中超大规模集成电路设计验证复杂度的问题， 具有很高的技术价值。
进一步地， 本发明针对多路计算机系统集成密度高的结构特点， 为提高 系统性能， 减少设计难度和设计复杂度， 提高设计的可复用特性， 在上述单 结点原型验证系统的基础上， 釆用系统互联路由器芯片组实现多个同构的单 结点原型验证系统内部互联， 从而实现紧耦合共享存储器的设计要求。 同时， 多个单结点原型验证系统对称的同构结构实现了系统处理器间互访同步长， 保证了紧耦合共享存储器系统的性能， 并且对称的同构结构也大大减少了多 路系统的设计复杂度， 提高了设计的可重用性。
较佳地， 充分考虑系统效率、 设计复杂性， 以及成本， 从实现最优化的 角度出发， 经反复试验及比较后， 本发明还提供一种最合理的最小原型验证 系统， 即， 选择 4个所述单结点原型险证系统， 釆用上述方式组成 4结点 16 路原型验证系统。 这是根据需要验证的芯片组功能提出来的， 经反复试验比 较后， 发现验证系统小于 16路的话验证覆盖率很低， 大于 16路的话验证成 本很高， 综合考虑可以选择 16路系统作为最佳的最小原型验证系统。 4结点 16路最小验证系统， 是以单结点 4路原型验证系统为基础， 分析互联芯片组 结构特点，以及协议处理能力和处理机制，扩展实现 16路最小原型验证系统， 整个 16路系统中的 8个结点控制器芯片组实现整个系统的 Cache—致性控制 和互连网络接口控制。 从而在保证系统性能及可靠性的基础上， 使系统互连 芯片组协议验证覆盖率大大提高， 并且使项目验证开销大大降低。
本发明实施例还提供了一种高端容错计算机原型验证方法，如图 2所示， 包括：
步骤 S201 : 选择计算板， 所述计算板为一 4路紧耦合计算板；
所述 4路紧耦合计算板包括 4个 CPU, 所述 4个 CPU内部互联，彼此共 享存储器。
步骤 S202: 选择芯片验证板， 所述芯片验证板包括 2个结点控制器芯片 组，其中： 每一结点控制器芯片组包括 2个现场可编程门阵列（FPGA )芯片， 共同承载 1个结点控制器的逻辑；
所述结点控制器的逻辑包括： 高速緩冲存储器（Cache )—致性控制和互 联网络接口控制。
步骤 S203: 选择互联板， 所述互联板包括 2个 FPGA芯片， 其中： 每个 FPGA芯片提供一个高速互联端口， 用于实现所述计算板中的 2路与 1个所 述结点控制器芯片组之间的协议互联；
步骤 S204: 将所述计算板中的 2路经所述互联板中的 1个 FPGA芯片连 接至所述芯片验证板中的一个结点控制器芯片组， 将所述计算板中的另外 2 路经所述互联板中的另外 1个 FPGA芯片连接至所述芯片验证板中的另外一 个结点控制器芯片组， 从而组成一个单结点原型验证系统；
步骤 S205: 使用一个互连路由器芯片组将多个所述单结点原型验证系统 互联；
所述多个单结点原型验证系统中的各 CPU之间经所述互连路由器芯片 组彼此互联， 共享存储器。
步骤 S206: 执行所述多个所述单结点原型验证系统中承载的节点控制器 的逻辑， 并根据执行结果验证所述逻辑的正确性。
其中， 在执行步骤 S205时， 所述互连路由器芯片组可以通过例如 PCIe 接口、 NI ( Network Interface )接口、 光接口、 AMD HT接口、 Intel QPI接口、 以及自主开发的其他协议接口等高速接口实现多个所述单结点原型验证系统 内部互联， 实现多 CPU系统集成， 有效实现全局存储器共享。
其中， 在执行步骤 S205时， 可以选择 4个所述单结点原型验证系统， 组 成 4结点 16路原型验证系统。
当然， 本发明还可有其他多种实施例， 在不背离本发明精神及其实质的 些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
工业实用性
与现有技术相比， 本发明实现了多路 CPU的系统集成， 有效实现了全局 存储器共享， 均衡了系统传输带宽和延迟， 有效解决了多路 CPU系统集成设 计验证复杂度的问题， 在节约成本和设计验证时间的基础上， 大大提高了系 统验证和系统关键芯片组验证覆盖率， 具有很高的技术价值。

Claims

权 利 要 求 书
1、 一种高端容错计算机原型验证系统， 包括多个单结点原型验证系统和 一个互连路由器芯片组， 所述多个单结点原型验证系统之间经所述互连路由 器芯片组互联， 其中， 每个单结点原型验证系统包括：
计算板， 其为一 4路紧耦合计算板；
芯片验证板， 其包括 2个结点控制器芯片组， 其中： 每一结点控制器芯 片组包括 2个现场可编程门阵列（FPGA )芯片， 共同承载 1个结点控制器的 逻辑； 以及
互联板， 其包括 2个 FPGA芯片， 其中： 每个 FPGA芯片提供一个高速 互联端口， 用于实现所述计算板中的 2路与 1个所述结点控制器芯片组之间 的协议互联。
2、 如权利要求 1所述的系统， 其中，
所述 4路紧耦合计算板包括 4个 CPU, 所述 4个 CPU内部互联，彼此共 享存储器；
所述多个单结点原型验证系统中的各 CPU之间经所述互连路由器芯片 组彼此互联， 共享存储器。
3、 如权利要求 1所述的系统， 其中，
所述结点控制器的逻辑包括： 高速緩冲存储器（Cache )—致性控制和互 联网络接口控制。
4、 如权利要求 1所述的系统， 其中，
所述芯片验证板具有网络接口 （NI ) ；
所述多个单结点原型验证系统经各自的芯片验证板上的 NI与所述互连 路由器芯片组相连。
5、 如权利要求 1 -4中任何一项所述的系统， 其中，
所述多个单结点原型险证系统的个数为 4个。
6、 一种高端容错计算机原型验证方法， 包括：
选择计算板， 所述计算板为一 4路紧耦合计算板；
选择芯片验证板， 所述芯片验证板包括 2个结点控制器芯片组， 其中： 每一结点控制器芯片组包括 2个现场可编程门阵列（FPGA )芯片， 共同承载 1个结点控制器的逻辑；
选择互联板， 所述互联板包括 2个 FPGA芯片， 其中： 每个 FPGA芯片 提供一个高速互联端口， 用于实现所述计算板中的 2路与 1个所述结点控制 器芯片组之间的协议互联；
将所述计算板中的 2路经所述互联板中的 1个 FPGA芯片连接至所述芯 片验证板中的一个结点控制器芯片组， 将所述计算板中的另外 2路经所述互 联板中的另外 1个 FPGA芯片连接至所述芯片验证板中的另外一个结点控制 器芯片组， 从而组成一个单结点原型验证系统；
使用一个互连路由器芯片组将多个所述单结点原型验证系统互联； 以及 执行所述多个所述单结点原型验证系统中承载的节点控制器的逻辑， 并 根据执行结果验证所述逻辑的正确性。
7、 如权利要求 6所述的方法， 其中，
所述 4路紧耦合计算板包括 4个 CPU, 所述 4个 CPU内部互联，彼此共 享存储器；
所述多个单结点原型验证系统中的各 CPU之间经所述互连路由器芯片 组彼此互联， 共享存储器。
8、 如权利要求 6所述的方法， 其中，
所述结点控制器的逻辑包括： 高速緩冲存储器（Cache )—致性控制和互 联网络接口控制。
9、 如权利要求 6所述的方法， 其中，
所述芯片验证板具有网络接口 （NI ) ；
将多个所述单结点原型验证系统互联的步骤包括： 将多个单结点原型验 证系统经各自的芯片验证板上的 NI与所述互连路由器芯片组相连。
10、 如权利要求 6-9中任何一项所述的方法， 其中，
将多个所述单结点原型验证系统互联的步骤中， 所述单结点原型验证系 统的个数为 4个。
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