CN105282083A - 基于fpga芯片的突发模式宽带数据处理装置及方法 - Google Patents

Abstract

本发明属于突发模式无线传输应用领域，公开了基于FPGA芯片的突发模式宽带数据处理装置及方法，所述装置包括发送端数据处理模块和接收端数据处理模块；发送端数据处理模块至少包括数据加扰单元，卷积编码单元，基带映射单元，逆傅里叶变换单元，峰均比抑制单元，插值单元，以及数字上变频单元；接收端数据处理模块至少包括数字下变频单元，抽取单元，帧头检测单元，定时同步单元，小数倍频偏估计和补偿单元，傅里叶变换单元，整数倍频偏估计和补偿单元，信道估计与均衡单元，解映射单元，以及信道解码与解扰单元；提高了高速无线通信系统的突发性处理，并降低硬件实现的复杂度。

Description

基于FPGA芯片的突发模式宽带数据处理装置及方法

技术领域

本发明涉及突发模式无线传输应用领域，具体为一种基于FPGA芯片的突发模式宽带数据处理装置及方法，特别适用于高速、高容量的无线通信OFDM系统。

背景技术

人们对通信的要求随着通信技术的成熟与发展而不断增长，大容量、高速率的宽带无线通信技术成为通信系统发展的必然，OFDM(OrthogonalFrequencyDivisionMultiplexing，正交频分复用)技术的应用让高速、大容量的通信变成现实。

现代无线通信系统的工作模式分为连续广播模式和突发模式，连续广播模式系统传输的是连续的数据，最初需要经过较长的一段时间获得信号，之后转换成跟踪模式(刘晓娟，李署坚.DVB-S突发通信快速定时同步的FPGA实现[J].遥测遥控，2007(6)：59-63.)；突发模式采用分组的模式，需要在分组开始发送之后的很短时间内获得同步(张学臣，谢显中.OFDM同步技术研究[J].通信技术，2007(8：14-16.)。同时，突发模式的无线传输也在通信系统中应用越来越广泛，如卫星通信、地面蜂窝通信、军用无线通信等。突发模式与OFDM技术的融合具有重要意义。

连续广播模式处理速度慢，处理时间过长，不能满足人们对通信大容量、高速率的要求；突发模式通信在高速、高容量的通信系统中应用广泛，但对频偏和同步精度提出了苛刻的要求，因此需要根据实际情况进行运用。

发明内容

针对上述缺点，本发明的实施例提供一种基于FPGA芯片的突发模式宽带数据处理装置及方法，实现突发模式和OFDM技术的融合，提高高速无线通信系统的突发性处理能力，芯片化处理能够降低硬件实现的复杂度，增强高速无线通信系统的稳定性。

为此，本发明的技术方案包括：以FPGA为基础，设计系统模块(包括发送端和接收端)，实现突发模式下OFDM数据的收发。其中，发送端包括数据加扰、卷积编码、基带映射、IFFT变换、峰均比抑制、插值和数字上变频；接收端包括数字下变频和抽取、帧头检测和定时同步、小数倍频偏估计、整数倍频偏估计、信道估计与均衡、译码。

为达到上述目的，本发明的实施例采用如下技术方案予以实现。

技术方案一：

一种基于FPGA芯片的突发模式宽带数据处理装置，用于实现突发模式下的数据发送和接收，

所述装置包括发送端数据处理模块和接收端数据处理模块；

其中，所述发送端数据处理模块至少包括数据加扰单元，与所述数据加扰单元连接的卷积编码单元，与所述卷积编码单元连接的基带映射单元，与所述基带映射单元连接的逆傅里叶变换单元，与所述逆傅里叶变换单元连接的峰均比抑制单元，与所述峰均比抑制单元连接的插值单元，以及与所述插值单元连接的数字上变频单元；

所述接收端数据处理模块至少包括数字下变频单元，与所述数字下变频单元连接的抽取单元，与所述抽取单元连接的帧头检测单元，与所述帧头检测单元连接的定时同步单元，与所述定时同步单元连接的小数倍频偏估计和补偿单元，与所述小数倍频偏估计和补偿单元连接的傅里叶变换单元，与所述傅里叶变换单元连接的整数倍频偏估计和补偿单元，与所述整数倍频偏估计和补偿单元连接的信道估计与均衡单元，与所述信道估计与均衡单元连接的解映射单元，以及与所述解映射单元连接的信道解码与解扰单元。

技术方案一的特点和进一步的改进为：

(1)所述数据加扰单元，采用伪随机码对发送数据进行加扰。

(2)所述基带映射单元，用于在发送的每帧数据的固定位置插入训练序列。

(3)所述峰均比抑制单元，用于采用限幅法抑制峰均比并设定有削峰门限。

(4)所述帧头检测单元，用于采用坐标旋转数字计算的方法，实现直角坐标和极坐标之间的转换、解三角方程、解双曲线方程和求平方根。

(5)所述定时同步单元，用于通过共轭相乘，求复数幅度和峰值搜索实现。

(6)所述信道估计与均衡单元，用于采用两个ROM分别存储本地训练序列的实部和虚部，第一个复数乘法器用于将本地训练序列与接收的训练序列复数相乘，从而得到信道响应估计值，RAM用于存储估计出的信道响应估计值的实部和虚部，第二个复数乘法器用于将RAM中存储的数据与信道估计前的数据符号相乘，完成信道均衡的操作。

技术方案二：

一种基于FPGA芯片的突发模式宽带数据处理方法，用于实现突发模式下的数据发送和接收，所述方法包括：

在发送端，对原始数据依次进行数据加扰、卷积编码、基带映射、逆傅里叶变换、峰均比抑制、插值以及数字上变频操作，并将经过数字上变频之后的变换数据发送至接收端；

在接收端，对经过数字上变频之后的变换数据依此进行数字下变频、抽取、帧头检测、定时同步、小数倍频偏估计和补偿、傅里叶变换、整数倍频偏估计和补偿、信道估计与均衡、解映射以及信道解码与解扰。

技术方案二的特点和进一步的改进为：

在发送端的基带映射是通过在每帧数据的固定位置插入训练序列，并通过控制FPGA芯片中ROM的读地址来控制训练序列的插入。

本发明公开了基于FPGA芯片的突发模式宽带数据处理装置。该装置基于FPGA芯片设计，能够满足突发通信的特点：满足不同载体之间通信之间的不连续性，每次发送或接收信号随机且不定时，同时又相互独立。由于每组数据产生的时间相互独立，所以对于每次接收的数据都要重新估计相关参数(小数倍频偏估计和补偿和整数倍频偏估计和补偿估计)；在通信建立的过程中，为了提升效率，每组数据通常使用训练序列来加速信号参数的获取；同时，由于OFDM技术本身对同步较为敏感，所以该系统的帧格式设计更为苛刻。

该装置的总体分为发送端和接收端。发送端实现数据随机化(加扰)、信道编码(卷积编码)、基带映射、IFFT变换、峰均比抑制、插值和数字上变频；接收端实现数字下变频和抽取、帧头检测和定时同步、小数倍频偏估计和补偿、FFT变换、整数倍频偏估计和补偿估计、信道估计、解映射、信道解码与解扰；完成上述操作，进行芯片封装。采用了本发明所公开的技术方案后，提高了高速无线通信系统的突发性处理，并降低硬件实现的复杂度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

下结合附图与具体实施方式对本发明作详细说明。

图1为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的结构示意图图；

图2为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的硬件实现框图；

图3为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置中OFDM数据的符号结构示意图；

图4为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置中的帧结构框图；

图5为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数据加扰单元的工作原理框图；

图6为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的卷积编码单元的框图；

图7为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的2/3码率的删余和解删余操作的结构框图；

图8为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的峰均比抑制框图；

图9为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数字上变频框图；

图10为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数字下变频框图；

图11为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的帧检测和定时同步框图；

图12为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的小数倍频偏估计与补偿原理框图；

图13为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的整数倍频偏估计框图；

图14为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的信道估计与均衡原理框图；

图15为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的Viterbi译码控制框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种基于FPGA芯片的突发模式宽带数据处理装置，用于在突发模式下实现OFDM系统的数据发送和接收，如图1所示，所述芯片包括发送端数据处理模块1和接收端数据处理模块2。

其中，所述发送端数据处理模块1至少包括数据加扰单元100，与所述数据加扰单元连接100的卷积编码单元101，与所述卷积编码单元101连接的基带映射单元102，与所述基带映射单元102连接的逆傅里叶变换单元103，与所述逆傅里叶变换单元103连接的峰均比抑制单元104，与所述峰均比抑制单元104连接的插值单元105，以及与所述插值单元105连接的数字上变频单元106。

所述接收端数据处理模块2至少包括数字下变频单元200，与所述数字下变频单元200连接的抽取单元201，与所述抽取单元201连接的帧头检测单元202，与所述帧头检测单元202连接的定时同步单元203，与所述定时同步单元203连接的小数倍频偏估计和补偿单元204，与所述小数倍频偏估计和补偿单元204连接的傅里叶变换单元205，与所述傅里叶变换单元205连接的整数倍频偏估计和补偿单元206，与所述整数倍频偏估计和补偿单元206连接的信道估计与均衡单元207，与所述信道估计与均衡单元207连接的解映射单元208，以及与所述解映射单元208连接的信道解码与解扰单元209。

为满足突发模式下通信的要求，在发送端数据处理模块和接收端数据处理模块的设计中，本发明着重OFDM信号设计、突发纠错、插入循环序列、帧同步定时和均衡的操作处理。

在突发模式下采用OFDM技术需要在复杂多径信道下也可以实现可靠、高速的数字通信，因此需要对OFDM信号的循环前缀长度、子载波个数、空载波数目、帧结构进行设计。

OFDM系统基本参数包括循环前缀长度、子载波个数、空载波的数目和帧结构的设定。

OFDM系统基本参数的设计：循环前缀长度确定保护间隔的长度；子载波个数由OFDM系统宽带与子载波频率间隔确定，同时要克服多普勒频移及考虑IFFT/FFT调制解调的影响；空载波是为了对抗直流偏置以及之后的邻信道干扰，在低频和高频位置空出一些子载波作为空载波，空载波的数目由系统带宽和IFFT/FFT模块工作时钟确定。

如图2所示，为本发明实施例提供的一种基于FPGA芯片的突发模式宽带数据处理装置的硬件实现框图。

示例性的，如图3所示，为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置中OFDM数据的符号结构示意图。具体的，子载波的数目为2048，其中1536个子载波用作数据传输，512个子载波作为空载波。

示例性的，如图4所示，为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置中的帧结构框图，每个帧传输5个OFDM信号，训练序列用来实现快速同步，作为一个同步符号。

如图5所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数据加扰单元的工作原理框图，采用伪随机码序列对数据进行加扰，使数据序列随机化。同时也降低了系统的峰均比，改善系统后端处理的复杂度。

如图6所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的卷积编码单元的框图，采用卷积编码器IP核，实现1/2码率、约束长度为9的卷积编码。

图7所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的2/3码率的删余和解删余操作的结构框图，即经过编码器编码后的数据在固定位置删除1比特，删除后剩余3比特数据是编码后的有效数据，实现2/3码率。

发送端的数据在送入信道传输之前需要对发送数据进行卷积编码，从而提高信号的抗干扰能力，增加系统的可靠性，且对发送数据进行卷积编码可以纠正独立错误，恢复删除错误和纠正突发错误。

进一步的，发送端的基带映射通过在每帧数据的固定位置插入训练序列，并通过控制ROM的读地址来控制训练序列的插入。将QPSK映射后的数据存入FIFO中，控制FIFO的读使能，即可插入空载波。

发送端的IFFT变换在输入端插入循环前缀，采用流水线处理模式，处理当前一帧数据变换的同时加载下一帧数据输入，并输出前一帧的变换结果，保证数据的实时处理与系统的稳定。

如图8所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的峰均比抑制框图，采用峰值脉冲抵消(PC-CFR)即限幅的方法抑制峰均比。设定好消峰门限，将超过给定门限值的信号峰值减去谱状脉冲，从而降低峰均比。

如图9所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数字上变频框图，I路和Q路进过插值滤波实现2倍插值，以提高数据速率；在将两路基带信号与DDS输出两路相互正交的本地载波相乘，得到数字中频信号，DDS采用FPGA提供的IP核，经过带通滤波，滤除带外杂散。插值滤波和带通滤波FPGA提供的FIR编译器IP核。

数字上变频后，经过D/A转换完成发送端数据处理模块的构建。

在接收端数据处理模块中，要完成A/D转换和数字下变频处理，接着进行帧头检测和定时同步。

如图10所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的数字下变频框图，从中频信号中解调出基带信号。数字中频信号和DDS产生的两路正交信号相乘得到I、Q两路数字基带信号，经过低通滤波，滤除2倍频分量，经过抽取滤波，降低数据速率，抽取滤波采用FPGA内部的FIR滤波器IP核。

进一步的，接收端的帧头检测使用坐标旋转数字计算的方法，实现直角坐标和极坐标之间的转换、解三角方程、解双曲线方程和求平方根；定时同步通过共轭相乘、求复数幅度和峰值搜索实现。

如图11所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的帧检测和定时同步框图，帧头检测使用FPGA的CORDICIP核通过坐标旋转数字计算实现；定时同步通过共轭相乘、求复数幅度和峰值搜索实现。

具体的，共轭相乘的过程通过设定一个相关窗，抽取后的数据在此相关窗内进行移位滑动，实现数据和相关窗内本地训练序列的共轭相乘；共轭相乘的复数数据输入CORDIC核进行累加，进行求模，计算复数幅度；设定门限，进行峰值搜索。

然后进行小数倍频偏估计与补偿，如图12所示，分为三步：共轭相乘、求复数幅角和频偏补偿。信号分为两路，一路延迟2048个时钟周期，该路的Q路取反与未延迟的信号进行相乘即实现共轭相乘，同时还要进行截位操作，减少乘法器的负担；将延时输出后得到的乘法器结果送入CORDIC模块，求其相位角；CORDIC输出的相位角即小数倍频偏的频偏值，输入到DDS，进行纠正补偿，并存入到FIFO中，去除循环前缀，以方便处理。

如图13所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的整数倍频偏估计框图，分为共轭相关、求复数幅角和频偏补偿。小数倍频偏估计后，信号馈入整数倍频偏估计，小数倍频偏估计是时域纠正，要经过FFT变换到频域；设定滑动相关窗，设定ROM存储训练序列的频域数据，将FFT后的数据在相关窗内滑动，每次滑动实现共轭相乘，得到的结果馈入CORDIC进行求模，得出复数幅角；找出CORDIC模值最大的位置估计整数倍频偏大小，作用到DDS中，并与原信号相乘进行纠正补偿，并存入FIFO中。

如图14所示为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的信道估计与均衡原理框图，设定两个ROM，分别存储本地训练序列的实部和虚部，本地训练序列与接收的训练序列复数相乘得到信道响应估计；RAM模块用于存储估计出的信道响应值的实部与虚部；RAM存储的数据与信道估计前的数据符号进行复数相乘，完成均衡操作。

如图15所示，为本发明实施例提供的基于FPGA芯片的突发模式宽带数据处理装置的Viterbi译码控制框图，采用并行结构，实现较高的数据吞吐量，数据进行译码前，进行解删余操作；对于2/3码率译码器，在译码前将串行数据每隔3个插入1个空比特，将编码后数据写入FIFO中，控制FIFO的读使能，使FIFO每次读出3个有效数据后等待1个时钟，再读3个有效数据，实现插入空比特；插入空比特后的数据经过串并转换送入Viterbi译码，Viterbi译码通过FPAG中的Viterbi译码IP核实现，Viterbi译码控制模块进行控制。

经过解扰，实现接收端数据处理模块的功能。

本发明公开了一种基于FPGA芯片的突发模式宽带数据处理装置。该装置基于FPGA芯片设计，能够满足突发通信的特点：满足不同载体之间通信之间的不连续性，每次发送或接收信号随机且不定时，同时又相互独立。由于每组数据产生的时间相互独立，所以对于每次接收的数据都要重新估计相关参数(小数倍频偏估计和补偿和整数倍频偏估计和补偿估计)；在通信建立的过程中，为了提升效率，每组数据通常使用训练序列来加速信号参数的获取；同时，由于OFDM技术本身对同步较为敏感，所以该系统的帧格式设计更为苛刻。

该芯片的总体架构分为发送端和接收端。发送端实现数据随机化(加扰)、信道编码(卷积编码)、基带映射、IFFT变换、峰均比抑制、插值和数字上变频；接收端实现数字下变频和抽取、帧头检测和定时同步、小数倍频偏估计和补偿、FFT变换、整数倍频偏估计和补偿估计、信道估计、解映射、信道解码与解扰；完成上述操作，进行芯片封装。采用了本发明所公开的技术方案后，提高了高速无线通信系统的突发性处理，并降低硬件实现的复杂度。

本发明实施例还提供了一种基于FPGA芯片的突发模式宽带数据处理方法，用于实现突发模式下的数据发送和接收，所述方法包括：

在发送端，对原始数据依次进行数据加扰、卷积编码、基带映射、逆傅里叶变换、峰均比抑制、插值以及数字上变频操作，并将经过数字上变频之后的变换数据发送至接收端；

在接收端，对经过数字上变频之后的变换数据依此进行数字下变频、抽取、帧头检测、定时同步、小数倍频偏估计和补偿、傅里叶变换、整数倍频偏估计和补偿、信道估计与均衡、解映射以及信道解码与解扰。

具体的，在发送端的基带映射是通过在每帧数据的固定位置插入训练序列，并通过控制FPGA芯片中ROM的读地址来控制训练序列的插入。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种基于FPGA芯片的突发模式宽带数据处理装置，用于实现突发模式下的数据发送和接收，其特征在于，

所述装置包括发送端数据处理模块和接收端数据处理模块；

其中，所述发送端数据处理模块至少包含数据加扰单元，与所述数据加扰单元连接的卷积编码单元，与所述卷积编码单元连接的基带映射单元，与所述基带映射单元连接的逆傅里叶变换单元，与所述逆傅里叶变换单元连接的峰均比抑制单元，与所述峰均比抑制单元连接的插值单元，以及与所述插值单元连接的数字上变频单元；

所述接收端数据处理模块至少包含数字下变频单元，与所述数字下变频单元连接的抽取单元，与所述抽取单元连接的帧头检测单元，与所述帧头检测单元连接的定时同步单元，与所述定时同步单元连接的小数倍频偏估计和补偿单元，与所述小数倍频偏估计和补偿单元连接的傅里叶变换单元，与所述傅里叶变换单元连接的整数倍频偏估计和补偿单元，与所述整数倍频偏估计和补偿单元连接的信道估计与均衡单元，与所述信道估计与均衡单元连接的解映射单元，以及与所述解映射单元连接的信道解码与解扰单元。

2.根据权利要求1所述的基于FPGA芯片的突发模式宽带数据处理装置，其特征在于，所述数据加扰单元，用于采用伪随机码对发送数据进行加扰。

3.根据权利要求1所述的基于FPGA芯片的突发模式宽带数据处理装置，其特征在于，所述基带映射单元，用于在发送的每帧数据的固定位置插入训练序列。

4.根据权利要求1所述的基于FPGA芯片的突发模式宽带数据处理装置，其特征在于，所述峰均比抑制单元，用于采用限幅法抑制峰均比并设定有削峰门限。

5.根据权利要求1所述的基于FPGA芯片的突发模式宽带数据处理装置，其特征在于，所述帧头检测单元，用于采用坐标旋转数字计算的方法，实现直角坐标和极坐标之间的转换、解三角方程、解双曲线方程和求平方根。

6.根据权利要求1所述的基于FPGA芯片的突发模式宽带数据处理装置，其特征在于，所述定时同步单元，用于通过共轭相乘，求复数幅度和峰值搜索实现。

7.根据权利要求1所述的基于FPGA芯片的突发模式宽带数据处理装置，其特征在于，所述信道估计与均衡单元，用于采用两个ROM分别存储本地训练序列的实部和虚部，第一个复数乘法器用于将本地训练序列与接收的训练序列复数相乘，从而得到信道响应估计值，RAM用于存储估计出的信道响应估计值的实部和虚部，第二个复数乘法器用于将RAM中存储的数据与信道估计前的数据符号相乘，完成信道均衡的操作。

8.一种基于FPGA芯片的突发模式宽带数据处理方法，用于实现突发模式下的数据发送和接收，其特征在于，所述方法包括：

在发送端，对原始数据依次进行数据加扰、卷积编码、基带映射、逆傅里叶变换、峰均比抑制、插值以及数字上变频操作，并将经过数字上变频之后的变换数据发送至接收端；

在接收端，对经过数字上变频之后的变换数据依此进行数字下变频、抽取、帧头检测、定时同步、小数倍频偏估计和补偿、傅里叶变换、整数倍频偏估计和补偿、信道估计与均衡、解映射以及信道解码与解扰。

9.根据权利要求8所述的一种基于FPGA芯片的突发模式宽带数据处理方法，其特征在于，在发送端的基带映射是通过在每帧数据的固定位置插入训练序列，并通过控制FPGA芯片中ROM的读地址来控制训练序列的插入。