CN108701117B - 互连系统、互连控制方法和装置 - Google Patents

Abstract

一种互连系统、互连控制方法和装置。该互连系统包括第一选通单元和第二选通单元。第一选通单元包括第一端子(11)和第二端子(12)；第一选通单元的第一端子(11)，直接连接第一CPU，或者连接第一NC的第三选通单元以便通过第三选通单元连接第一CPU；第一选通单元在第一状态时，第一选通单元的第一端子(11)和第一选通单元的第二端子(12)连接。第二选通单元包括第一端子(21)和第二端子(22)；第二选通单元的第一端子(21)连接第二CPU；第二选通单元在该第一状态时，第二选通单元的第一端子(21)和该第二选通单元的第二端子(22)连接。第一选通单元的第二端子(12)与第二选通单元的第二端子(22)连接；若第一个选通单元和第二选通单元均处于该第一状态，则第一CPU与第二CPU连接。

Description

互连系统、互连控制方法和装置

技术领域

本申请涉及电子技术领域，特别涉及一种互连系统、互连控制方法和装置。

背景技术

节点控制器(node controller，NC)可以连接多个节点中的中央处理器(centralprocessing unit，CPU)。分属于不同节点的两个CPU通过NC交互数据，可以实现多个节点的协同工作，提高了各个节点的CPU利用率。在不需要跨节点协同工作时，NC可以禁止CPU跨节点传输数据。

现有技术中，CPU通过快速互连通道(quick path interconnect，QPI)接口与NC交互数据；当NC禁止CPU跨节点传输数据时，CPU通过该QPI接口与NC的连接被闲置。

发明内容

本申请提供了一种互连系统、互连控制方法和装置，可以新增多个CPU之间的连接。

本申请的第一方面提供一种互连系统,该互连系统包括第一选通单元和第二选通单元。该第一选通单元包括第一端子和第二端子。该第一选通单元的第一端子直接连接第一CPU；或者该第一选通单元的第一端子连接第一NC的第三选通单元，通过该第三选通单元连接该第一CPU。该第一选通单元在第一状态时，该第一选通单元的第一端子和该第一选通单元的第二端子连接。该第二选通单元包括第一端子和第二端子。该第二选通单元的第一端子连接第二CPU。该第二选通单元在该第一状态时，该第二选通单元的第一端子和该第二选通单元的第二端子连接。该第一选通单元的第二端子与该第二选通单元的第二端子连接。若该第一个选通单元和该第二选通单元均处于该第一状态，则该第一CPU与该第二CPU连接。

这样，如果该第一CPU与该第二CPU属于同一节点，第一CPU与第二CPU除了包括在节点内的连接，还包括通过该选通单元建立的连接，从而增加了在第一CPU与第二CPU之间传输数据的带宽。

如果该第一CPU与该第二CPU属于不同节点，但该第一CPU与该第二CPU分别所属的节点位于同一个硬分区，则第一CPU与第二CPU可以通过该选通单元建立连接。

可选地，该第一NC和该互连系统不同或相同。

在一种可能的设计中，该第一选通单元的第二端子通过第一线路与该第二选通单元的第二端子连接。

这样，在该第一选通单元和该第二选通单元均处于该第一状态时，该第一CPU与该第二CPU通过该第一线路连接。该第一线路可以是具有信号传输能力的电路，例如该第一线路可以是总线，比如QPI总线。

在一种可能的设计中，该互连系统还包括互连控制器。该第一选通单元还包括第三端子，该第二选通单元还包括第三端子,该第一选通单元的第三端子和该第二选通单元的第三端子均与该互连控制器连接。该第一选通单元在第二状态时，该第一选通单元的第一端子和该第一选通单元的第三端子连接。该第二选通单元在该第二状态时，该第二选通单元的第一端子和该第二选通单元的第三端子连接。在第一选通单元和第二选通单元均处于第二状态时，可以通过互连控制器在第一CPU与第二CPU之间转发数据。

在一种可能的设计中，所述第一选通单元还包括第四端子，所述第二选通单元还包括第四端子,所述第一选通单元的第四端子和所述第二选通单元的第四端子均未连接器件。所述第一选通单元在第三状态时，所述第一选通单元的第一端子和所述第一选通单元的第四端子连接，这样，第一选通单元连接的第一CPU不能通过第一选通单元传输数据。所述第二选通单元在所述第三状态时，所述第二选通单元的第一端子和所述第二选通单元的第四端子连接，这样，第二选通单元连接的第二CPU不能通过第二选通单元传输数据。

在一种可能的设计中，该互连控制器可以为该第一选通单元和该第二选通单元设置状态，例如设置为第一状态或者第二状态或者第三状态。这样，通过为选通单元(该第一选通单元和该第二选通单元)分别设置不同的状态，该互连控制器可以通过选通单元控制是否可以在第一CPU与第二CPU之间传输数据，以及可以控制在第一CPU与第二CPU交互数据时是否通过互连控制器转发数据。

在一种可能的设计中，该互连控制器为基板管理控制器(Baseboard ManagementController，BMC)或者NC。

在一种可能的设计中，该第一NC包括该第三选通单元和第四选通单元。该第三选通单元包括第一端子和第二端子；该第三选通单元的第一端子用于连接该第一选通单元的第一端子。该第三选通单元在该第一状态时，该第三选通单元的第一端子和该第三选通单元第二端子连接；该第四选通单元包括第一端子和第二端子；该第四选通单元的第一端子用于连接该第一CPU，或者用于连接第二NC的第五选通单元以便通过该第五选通单元连接该第一CPU。该第四选通单元在该第一状态时，该第四选通单元的第一端子和该第四选通单元的第二端子连接。该第三选通单元的第二端子与该第四选通单元的第二端子连接。若该第三选通单元和该第四选通单元均处于该第一状态，则该第一选通单元的第一端子通过该第三选通单元连接该第一CPU。因此，在第一选通单元、第二选通单元、该第三选通单元和该第四选通单元均处于第一状态时，第一CPU通过第一NC与第二CPU连接。

可选地，该第二NC、该第一NC和该互连系统不同或相同。

类似地，第一CPU可以通过多个NC(例如通过第二NC、该第一NC)与第二CPU连接。

在一种可能的设计中，该第三选通单元的第二端子通过第二线路与该第四选通单元的第二端子连接。这样，在该第三选通单元和该第四选通单元均处于第一状态时，该第一选通单元的第一端子通过第二线路连接该第一CPU。

本申请的第二方面提供一种互连控制方法。该互连控制方法应用于I个选通单元组，其中I大于或等于1。该I个选通单元组中的每个选通单元组包括至少两个选通单元；该选通单元组中的所有选通单元串行连接在两个CPU之间，该两个CPU在该选通单元组中的所有选通单元处于第一状态时连接，该两个CPU位于一个CPU组。在该互连控制方法中，获取硬分区与CPU之间的对应关系。根据该硬分区与CPU的标识的对应关系可以确定每个硬分区包括的所有CPU，该硬分区包括的所有CPU中每两个CPU位于一个CPU组。确定待建立连接的J个CPU组，J为小于或等于I的正整数；从该I个选通单元组中确定为该J个CPU组建立连接的J个选通单元组。将该J个选通单元组中的每个选通单元组中的所有选通单元置为该第一状态。该J个选通单元组中的每个选通单元组中的所有选通单元处于该第一状态时，每个选通单元组对应的CPU组包括的两个CPU连接；从而，该J个CPU组中的每个CPU组包括的两个CPU连接。这样，如果CPU组包括的两个CPU属于同一个节点，该两个CPU除了包括在该节点内的连接，还包括通过选通单元组建立的连接，从而增加了在该两个CPU之间传输数据的带宽。如果该两个CPU属于不同节点，但该两个CPU分别所属的节点均位于同一硬分区，则该两个CPU可以通过选通单元组建立连接。

在一种可能的设计中，将该J个选通单元组中的每个选通单元组中的所有选通单元置为该第一状态包括：获取该J个选通单元组中的每个选通单元组中的所有选通单元的状态，从该J个选通单元组中确定出K个选通单元组，该K个选通单元组中的每个选通单元组包含有未处于该第一状态的选通单元，K为小于或等于J的正整数，将该K个选通单元组中未处于该第一状态的选通单元置为该第一状态。

这样，如果该J个选通单元组存在处于第一状态的选通单元，本可能设计仅是指示K个选通单元组中不处于第一状态的选通单元置为该第一状态，不需要对该J个选通单元组中每个选通单元均指示置为第一状态，节省了指示所占用的带宽，延长了选通单元的使用寿命，提高了选通单元的利用率。

在一种可能的设计中，将该J个选通单元组中的每个选通单元组中的所有选通单元置为该第一状态，包括：确定该J个选通单元组中的每个选通单元组包括的每个选通单元所对应的互连控制器，指示该J个选通单元组中的每个选通单元组包括的每个选通单元所对应的互连控制器将该选通单元置为该第一状态。这样，在该J个选通单元组中的多个选通单元分属于不同互连控制器控制时，可以通过不同互连控制器实现为该多个选通单元设置第一状态。

本申请的第三方面提供一种互连控制方法。在该方法中，互连控制器接收第二指令，该第二指令包括由该互连控制器负责置为第一状态的选通单元的标识，该互连控制器根据该第二指令将该选通单元置为第一状态。这样，多个选通单元分属于不同互连控制器控制时，可以通过不同互连控制器为该多个选通单元设置第一状态。

在一种可能的设计中，该互连控制器接收到该第二指令之后，将该第二指令包括的标识指示的选通单元置为第一状态。

在一种可能的设计中，该互连控制器接收到该第二指令之后，根据该第二指令包括的标识，获取该第二指令指定的选通单元(即具有该第二指令包括的标识指示的选通单元)的状态；若该选通单元的状态不为第一状态，则将不将该选通单元置为该第一状态。

本申请的第四方面提供一种互连控制装置。该互连控制装置包括实现第二方面或者第二方面的各种可能设计提供的互连控制方法的各功能单元；或者，该互连控制装置包括实现第三方面或者第三方面的各种可能设计提供的互连控制方法的各功能单元。

本申请的第五方面提供一种基板管理控制器BMC。该BMC部署有实现第二方面或者第二方面的各种可能设计提供的互连控制方法的各功能单元；或者,该BMC部署有实现第三方面或者第三方面的各种可能设计提供的互连控制方法的各功能单元。

本申请的第六方面提供一种机箱管理控制器(Chassis Management Controller,CMC)。该CMC部署有实现第二方面或者第二方面的各种可能设计提供的互连控制方法的各功能单元；或者,该CMC部署有实现第三方面或者第三方面的各种可能设计提供的互连控制方法的各功能单元。

本申请的第七方面提供一种计算机可读存储介质。该计算机可读存储介质存储有指令。当执行该指令时，使得互连控制装置执行上述第二方面或者第二方面的各种可能设计之一提供的互连控制方法,或者使得互连控制器实施上述第三方面或者第三方面的各种可能设计之一提供的互连控制方法。

本申请的第八方面提供一种包含指令的计算机程序产品，当该指令被执行时，使得互连控制装置(具体可以是BMC)可以实施上述第二方面或者第二方面的各种可能设计之一提供的互连控制方法,或者使得互连控制器可以实施上述第三方面或者第三方面的各种可能设计之一提供的互连控制方法。

本申请的第九方面提供一种计算机设备，包括第一方面或者或者第一方面的各种可能设计提供的互连系统。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1A是本发明实施例提供的互连系统的一种结构示意图；

图1B该互连系统中的选通单元的三种状态；

图1C是CPU1通过互连系统和NC连接CPU2的一种结构示意图；

图1D是本发明实施例提供的互连系统的一种结构示意图；

图1E是本发明实施例提供的互连系统的一种结构示意图；

图1F是本发明实施例提供的互连系统的一种结构示意图；

图2A是通过互连系统建立节点内CPU之间的连接的一种示意图；

图2B是通过互连系统建立节点内CPU之间的连接的一种示意图；

图3是通过互连系统建立跨节点的CPU之间的连接的一种示意图；

图4A是通过两个NC建立节点内的CPU之间的连接的一种示意图；

图4B是通过两个NC建立跨节点的CPU之间的连接的一种示意图；

图4C是通过两个NC在节点内建立CPU的全互连的一种示意图；

图5A是通过互连系统实现包括2个CPU的硬分区的一种示意图；

图5B是通过互连系统实现包括4个CPU的硬分区的一种示意图；

图5C是两个NC跨刀片建立CPU的全互连的一种示意图；

图6A是节点内的CPU的QPI接口的一种示意图；

图6B是节点内的CPU的QPI接口的一种示意图；

图6C是节点内的CPU的QPI接口的一种示意图；

图7是本发明实施例提供的互连控制方法的一种流程示意图；

图8是本发明实施例提供的互连控制装置的一种结构示意图。

具体实施方式

下面将结合附图对本发明实施方式作进一步地详细描述。

在本申请中，选通单元的第一端子与CPU连接，选通单元的第三端子与互连系统的互连控制器连接，“选通单元处于第一状态”是指选通单元的第一端子和该选通单元的第二端子连接，“选通单元处于第二状态”是指选通单元的第一端子和该选通单元的第三端子连接，“选通单元处于第三状态”是指选通单元的第一端子和该选通单元的第四端子连接，“线路”或“第一线路”或“第二线路”可以是QPI总线，“连接”可以是通信连接，比如以电或光连接以传输信号，或者以电磁耦合以传输信号。

节点控制器(node controller，NC)可以连接多个节点中的中央处理器(centralprocessing unit，CPU)。在分属于两个节点的两个CPU交互数据时，NC跨节点进行该两个CPU之间的数据传输。节点包括至少两个CPU，每个CPU连接节点内的至少一个其他CPU。

互连系统的实施例

图1A是本发明实施例的一种互连系统的结构示意图。该互连系统包括互连控制器和多个选通单元；为便于描述，图1A仅示意了两个选通单元(选通单元G1、G2)。

参见图1A，选通单元G1包括第一端子11和第二端子12。该第一端子11用于连接中央处理器(central processing unit，CPU)1。选通单元G1在被互连控制器置为第一状态时，选通单元G1的第一端子11和第二端子12连接，如图1B中的(a)所示。

参见图1A，选通单元G2包括第一端子21和第二端子22。该第一端子21用于连接CPU2。选通单元G2在被互连控制器置为第一状态时，选通单元G2的第一端子21和第二端子22连接，如图1B中的(a)所示。

参见图1A，选通单元G1的第二端子12用于通过第一线路与选通单元G2的该第二端子22连接。因此，在选通单元G1和选通单元G2均被置为第一状态时，CPU1与CPU2通过该第一线路连接。举例说明，在选通单元G1和选通单元G2均被置为第一状态时，CPU1可以通过该第一线路基于快速互连通道(quick path interconnect，QPI)协议建立与CPU2的连接。

可选地,参见图1A，选通单元G1可以包括第三端子13，该第三端子13与互连控制器连接；在选通单元G1被互连控制器置为第二状态时，选通单元G1的第一端子11和第三端子13连接，如图1B中的(b)所示。这样，CPU1可以通过选通单元G1与互连控制器交互数据。

选通单元G2可以包括第三端子23，该第三端子23与互连控制器连接；在选通单元G2被互连控制器置为第二状态时，选通单元G2的第一端子21和第三端子23连接，如图1B中的(b)所示。这样，CPU2可以通过选通单元G1与互连控制器交互数据。

如图1B中的(b)所示，在选通单元G1和选通单元G2均被互连控制器置为第二状态时，互连控制器可以在CPU1与CPU2之间转发数据。

可选地,参见图1A，选通单元G1可以包括第四端子14，该第四端子14未连接器件，例如第四端子悬空或者接地。选通单元G1在被互连控制器置为第三状态时，选通单元G1的第一端子11和第四端子14连接,如图1B中的(c)所示。这样，与第一端子11连接的CPU1不能通过选通单元G1与其它器件交互数据。

参见图1A，选通单元G2可以包括第四端子24，该第四端子24未连接器件,例如第四端子悬空或者接地。选通单元G2在被互连控制器置为第三状态时，选通单元G2的第一端子21和第四端子24连接,如图1B中的(c)所示。这样，与第一端子21连接的CPU2不能通过选通单元G2与其它器件交互数据。

图1A和图1B示意了互连系统通过两个选通单元(选通单元G1、G2)将两个CPU(CPU1、CPU2)连接的场景。在本申请的另一实施例中，两个CPU(CPU1、CPU2)通过互连系统和至少一个节点控制器(node controller，NC)连接，例如图1C示意为通过一个NC和互连系统连接CPU1与CPU2的场景。

图1C所示的NC可以是图1A所示互连系统的一种具体实现。具体地，该NC包括选通单元G3、选通单元G4以及处理单元。选通单元G3包括第一端子31、第二端子32和第三端子，选通单元G4包括第一端子41、第二端子42和第三端子。选通单元G3的第三端子和选通单元G4的第三端子均与该处理单元连接。该处理单元包括控制选通单元(比如选通单元G3、G4)的功能，例如该处理单元可以将选通单元G3、G4置为第一状态或者第二状态；在选通单元G3、G4均被置为第二状态、并且选通单元G1、G2被置为第一状态时，CPU1和CPU2连接，NC的处理单元在CPU1和CPU2之间转发数据。

参见图1C，互连系统的选通单元G1的第一端子11连接CPU1，选通单元G1的第二端子12用于通过第一线路与选通单元G2的该第二端子22连接；选通单元G2的第一端子21与NC的选通单元G3的第一端子31连接。

选通单元G3的第二端子32通过第二线路与选通单元G4的该第二端子42连接。选通单元G4的第一端子41连接CPU2。

在选通单元G1和选通单元G2均被互连系统的互连控制器置为第一状态、并且选通单元G3和选通单元G4均被NC的处理单元置为第一状态时，CPU1通过该第一线路和该第二线路与CPU2连接。

在图1C的基础上，如果选通单元G2的第一端子21经过多个NC包含的选通单元连接CPU2，则该多个NC包括的选通单元是串联的，串联的实现方式与图1C中的选通单元G1、选通单元G2、选通单元G3和选通单元G4串联的方式同原理，在此不再赘述。

在图1C的基础上，作为选通单元G1的第一端子11直接连接CPU1的实现方案的替换方案，选通单元G1的第一端子11也可以通过至少一个NC连接CPU1。

因此，参见图1D，互连系统的选通单元G1的第一端子11可以经由NC1的选通单元连接CPU1。互连系统的选通单元G2的第一端子21可以经由NC2的选通单元连接CPU2。这样，CPU1可以通过NC1和NC2与CPU2连接，或者CPU1通过NC1、互连系统、NC2与CPU2连接。

参见图1A、图1B、图1C和图1D，互连控制器可以控制互连系统的每个选通单元，例如为该互连系统中的一个或多个选通单元设置状态(例如第一状态、第二状态或者第三状态)。可选地，对于该互连系统中的某个选通单元，比如选通单元G1，人为操作选通单元也可以将该选通单元置为某个状态(例如第一状态、第二状态或者第三状态)，互连控制器可以检测该选通单元被人为置为的状态。

可选地，本申请文件中提到的选通单元可以是开关电路，也可以是控制第一端子与其它端子(例如第二端子、第三端子或者第四端子)断开或者连接的任一器件。具体地，图1A、图1B、图1C和图1D中的选通单元G1、选通单元G2的任意一个，以及图1C中NC的选通单元G3、选通单元G4中的任意一个，可以是开关电路。

可选地，选通单元的第一端子可以通过总线连接CPU或者连接NC的选通单元的第一端子，该总线可以是QPI总线或内部集成电路(Inter-Integrated Circuit，I2C)总线或者其它类型的总线。

可选地，线路(例如在互连系统中选通单元G1的第二端子12与选通单元G2的第二端子22之间的第一线路，或者例如在图1C所示NC中选通单元G3的第二端子32与选通单元G2的第二端子42之间的第二线路)，可以是具有信号传输能力的电路。可选地，该线路可以是总线，比如QPI总线。举例说明，在CPU1基于QPI协议与CPU2建立总线连接时，通过QPI总线传输电信号，该电信号携带遵循QPI协议的数据。

可选地，在图1A、图1B、图1C和图1D所示的互连系统中，选通单元G1的第二端子12与选通单元G2的第二端子22可以为同一个端子,这样可以省去第二端子12与第二端子22之间的第一线路。类似地，在图1C所示的NC中，选通单元G3的第二端子32与选通单元G4的第二端子42可以为同一个端子,这样可以省去第二端子32与第二端子42之间的第二线路。

图1E是互连系统(如图1A、图1B、图1C和图1D所示)的一种具体实现结构。图1E中的基板管理控制器(Baseboard Management Controller，BMC)用于控制该互连系统中的选通单元的状态。

BMC,也称作主板上的微控制器。BMC可以诊断和管理计算机设备中的硬件,例如检测计算机设备中的电源和风扇是否正常工作,检测内存是否在位。

本申请的一种实施例中，BMC除了具有现有功能，还具有控制该互连系统中的选通单元的状态的功能。该控制选通单元的状态的功能，可以是通过BMC中运行的程序或代码来实现，也可以是通过额外的硬件组件，比如专用集成电路(appl ication specificintegrated circuit，ASIC)或开关或选择器等来实现。这样，该BMC可以控制互连系统中的每个选通单元，例如可以将选通单元G1置为第一状态或者第三状态，也可以将选通单元G2置为第一状态或者第三状态。可选地，可以在BMC中增加控制选通单元的程序。

可选地，本申请一种实施例中，BMC不具有类似NC的数据转发功能，CPU1和CPU2交互的数据不会经过BMC转发，因此BMC在控制该互连系统中的选通单元的状态时，BMC也不会将选通单元(G1、G2)置为第二状态，或者选通单元G1、G2均未包括连接BMC的第三端子。

对于BMC控制互连系统中的选通单元的状态的场景，在计算机设备启动过程中，BMC可以根据计算机设备中硬分区的划分，控制选通单元来建立该硬分区包括的多个CPU之间的连接。

应知，也可以将控制选通单元G1、G2的功能设置在计算机设备中的其他器件上，这样，该计算机设备中的其他器件可以替换图1E示意的BMC来控制该互连系统中的选通单元的状态。

图1F是互连系统(如图1A、图1B、图1C和图1D所示)的一种具体实现结构。图1F提供一种NC3，该NC3用于实现该互连系统。

具体地，NC3包括处理单元、选通单元G1、选通单元G2和第一线路。

另外，本发明实施例在NC3中的处理单元中增加了互连控制器的功能，使用该NC3的处理单元实现该互连系统的互连控制器；该NC3的处理单元可以为选通单元G1、G2设置状态，例如将选通单元G1置为第一状态、第二状态和第三状态中的任一种状态。可选地，可以在NC3的处理单元中增加控制选通单元的程序来实现为选通单元G1、G2设置状态的功能。

NC3的处理单元具有数据转发功能。举例说明，选通单元G1的第一端子连接CPU1，选通单元G2的第一端子连接CPU2；在选通单元G1和选通单元G2均被置为第二状态时，NC3的处理单元可以转发CPU1与CPU2之间交互的数据。

这样，如果CPU1与CPU2属于不同节点，在选通单元G1和选通单元G2均被置为第二状态时，可以通过处理单元转发CPU1与CPU2交互的数据；另外，如果CPU1与CPU2属于相同硬分区，在选通单元G1和选通单元G2均被置为第一状态时，可以直接经过线路传输CPU1与CPU2交互的数据。

应知，图1F中的NC1和NC2包括与NC3相同的架构，NC1和NC2的工作原理也与NC3相同。这样，可以跨NC1的选通单元、NC3的选通单元、NC2的选通单元建立两个CPU(CPU1和CPU2)的连接；应知，该连接并不经过NC1的处理单元、NC2的处理单元和NC3的处理单元，因此CPU1与CPU2之间交互的数据不需要经过NC1的处理单元、NC2的处理单元或NC3的处理单元转发。

在本申请的实施例中，计算机设备可以是服务器。服务器包括至少一个节点。如果服务器包括多个节点，多个节点之间相互独立。例如刀片服务器包括多个刀片，每个刀片独立作为一个节点，这里的刀片也可以称为服务器单元或单板电脑或系统主板。

在本申请的实施例中，节点包括至少两个CPU，每个CPU连接节点内的至少一个其他CPU。可选地，节点内包括偶数个CPU。可选地，同一个节点内的多个CPU之间可以通过QPI总线连接。可选地，不同节点内的CPU之间可以通过NC连接。可选地，节点还可以包括至少一个NC，该节点可以通过该NC与该服务器中的其它节点内的CPU交互数据。

可选地，服务器中的一个硬分区可以包括一个节点或多个节点。如果同一硬分区包括多个节点，每个节点内部的CPU之间可以通过QPI总线连接，不同节点内的多个CPU之间可以通过NC连接。比如，假定服务器包括硬分区1和硬分区2，硬分区1包括节点1、节点2和节点3，节点1包括CPU11、CPU12和CPU13，节点2包括CPU21、CPU22和CPU23，节点3包括CPU31、CPU32和CPU33。CPU11与CPU12之间可以通过QPI总线连接，而CPU11与CPU21之间则需要通过NC连接。同一硬分区内的多个CPU可以共享该硬分区的资源(例如内存)；属于不同硬分区的CPU之间不能交互数据，属于不同硬分区的资源是相互隔离的，例如属于一个硬分区的CPU不能与属于其它硬分区的CPU交互数据，也不能访问其它硬分区的资源。比如硬分区1内的CPU11、CPU12、CPU13、CPU21、CPU22、CPU23、CPU31、CPU32和CPU33可以共享硬分区1的资源(比如内存)，而硬分区1内的CPU与硬分区2中CPU则不能共享资源，硬分区1内的CPU也不能访问硬分区2的资源，硬分区1内的CPU也不能与硬分区2内的CPU交互数据。

下面提供互连系统在服务器中使用的至少四种场景。

第一种场景，通过该互连系统增加节点内的多个CPU之间传输数据的带宽。

以图2A所示的节点为例，该节点包括CPU1和CPU2。CPU1和CPU2在节点内通过QPI总线连接，CPU1可以在该节点内通过该QPI总线与CPU2交互数据。本发明实施例引入互连系统后，CPU1通过QPI总线连接选通单元G1的第一端子11，CPU2通过QPI总线连接选通单元G2的第一端子21；在选通单元G1和选通单元G2被置为第一状态时，CPU1通过位于第二端子12和第二端子22之间的第一线路与CPU2连接。在CPU1与CPU2之间包括在节点内的连接，还包括通过该第一线路连接，从而增加了CPU1与CPU2之间传输数据的带宽。

以图2B所示的节点为例，该节点包括四个CPU：CPU0、CPU1、CPU2和CPU3。在该节点内，CPU0和CPU1之间、CPU1和CPU2之间、CPU2和CPU3之间、CPU3和CPU0之间分别通过QPI总线连接。CPU1和CPU3之间传输的数据在节点内需要经过CPU0或者CPU2的中转，CPU0和CPU2之间传输的数据在节点内需要经过CPU1或者CPU3的中转。在本发明实施例中，CPU1通过QPI总线连接选通单元G1的第一端子11，CPU3通过QPI总线连接选通单元G2的第一端子21；在选通单元G1和选通单元G2被置为第一状态时，CPU1可以通过位于第二端子12和第二端子22之间的第一线路与CPU3连接，CPU1可以通过该第一线路与CPU3交互数据而无需通过节点内的QPI总线或节点外的互连控制器；由于CPU1在节点内可以经过CPU0或者CPU2的中转与CPU3交互数据，因此通过该第一线路传输在CPU1与CPU3之间交互的数据增加了CPU1与CPU3之间的传输带宽。

类似地，也可以通过另外两个选通单元和另一条线路建立CPU0与CPU2的连接，从而可以增加CPU0与CPU2之间的传输带宽。CPU1、CPU2、CPU3和CPU0中的每两个CPU之间都包括直接传输数据的连接以及节点内的连接时，该节点内四个CPU的全互连增加了每两个CPU之间的带宽。

第二种场景，通过该互连系统实现不同节点内的CPU之间的连接。

以图3所示的节点301和节点302为例，节点301包括CPU1和CPU2，节点302包括CPU0和CPU3。节点301内的CPU1和CPU2之间可以通过QPI总线连接。节点302内的CPU0和CPU3可以通过QPI总线连接。节点301与节点302之间连接NC。具体地，NC包括选通单元G1、G2、G3和G4；4个选通单元(选通单元G1、G2、G3、G4)的状态可以由NC中的处理单元(图3未示意出)控制。

CPU3通过QPI总线连接选通单元G1的第一端子11，CPU2通过QPI总线连接选通单元G2的第一端子21；在选通单元G1和选通单元G2均被置为第一状态时，CPU3可以通过选通单元G1的第二端子12与选通单元G2的第二端子22之间的线路与CPU2连接，从而CPU3可以经过该线路与CPU2直接交互数据。与建立在CPU3与CPU2之间的连接的原理类似，CPU0可以通过选通单元G3的第二端子32和选通单元G4的第二端子42之间的线路建立与CPU1的连接。在节点301和节点302位于同一个硬分区且4个选通单元G1、G2、G3、G4均被置为第一状态时，可以在节点301的CPU1和节点302的CPU0之间建立连接，以及在节点301的CPU2和节点302的CPU3之间建立连接。

可选地，节点301与节点302之间的选通单元G1、G2、G3、G4可以属于不同的NC。例如节点301内的CPU与节点302内的CPU通过两个节点控制器NC1和NC2连接，NC1包括选通单元G1、G2，NC2包括选通单元G3、G4。

第三种场景，通过至少两个互连系统实现在两个CPU之间建立连接。该两个CPU可以属于同一节点，也可以属于不同节点。

如图4A所示，节点包括CPU1和CPU2，CPU1和CPU2在节点内通过QPI总线连接，CPU1可以与CPU2直接交互数据；或者，CPU1与CPU2未通过QPI总线直接连接，CPU1与CPU2之间经过该节点(CPU1和CPU2所属的节点)内的一个或多个CPU(在图4A中未示意出)交互数据。CPU1通过QPI总线连接节点控制器NC 1的选通单元G1的第一端子11，CPU2通过QPI总线连接节点控制器NC2的选通单元G4的第一端子41；节点控制器NC 1的选通单元G2的第一端子21通过QPI总线连接节点控制器NC2的选通单元G3的第一端子31；在节点控制器NC1内，选通单元G1的第二端子12与选通单元G2的第二端子22之间通过第一线路连接；在节点控制器NC2内，选通单元G3的第二端子32与选通单元G4的第二端子42之间通过第二线路连接；选通单元G1、选通单元G2、选通单元G3和选通单元G4均处于第一状态时，CPU1与CPU2连接。可选地，图4A中的节点控制器NC1、NC2中的一个或多个，可以替换为其他互连系统，比如通过前述实施例中提到的BMC或开关或选择器实现的互连系统。可选地，在图4B中，是经过两个节点控制器NC(即NC1和NC2)建立CPU1与CPU2的连接，当然也可以经过三个NC或更多NC建立CPU1和CPU2的连接；经过三个NC或更多NC在CPU1与CPU2之间建立连接的实现原理，与经过NC1和NC2在CPU1和CPU2之间建立连接的实现原理类似，在此不再赘述。当然，也可以在CPU1和CPU2之间依次串联2个以上的其他互连系统，比如前述实施例中提到的包括BMC或开关或选择器的互连系统来实现CPU1与CPU2之间的连接。可选地，还可以在CPU1和CPU2之间使用一个或多个节点控制器以及一个或多个其他互连系统，比如前述实施例中提到的包括BMC或开关或选择器的互连系统来实现CPU1与CPU2之间的连接。本发明实施例中，CPU1与CPU2经由NC1的选通单元G1、G2和NC2的选通单元G3、G4连接，可以增加在CPU1与CPU2之间传输数据的带宽。

如图4B所示，节点1包括CPU1和CPU0，节点2包括CPU2和CPU3，节点1和节点2经由节点控制器NC1和NC2连接。节点1内的CPU1和CPU0在节点内通过QPI总线连接，CPU1可以与CPU0直接交互数据；或者，CPU1与CPU0未通过QPI总线直接连接，CPU1与CPU0之间经过节点1内的一个或多个CPU(在图4B中未示意出)交互数据。节点2内的CPU3和CPU2在节点内通过QPI总线连接，CPU1可以与CPU2直接交互数据；或者，CPU3与CPU2未通过QPI总线直接连接，CPU3与CPU2之间经过节点2内的一个或多个CPU(在图4B中未示意出)交互数据。CPU1通过QPI总线连接节点控制器NC 1的选通单元G1的第一端子11，CPU2通过QPI总线连接节点控制器NC2的选通单元G4的第一端子41；节点控制器NC 1的选通单元G2的第一端子21通过QPI总线连接节点控制器NC2的选通单元G3的第一端子31；在节点控制器NC1内，选通单元G1的第二端子12与选通单元G2的第二端子22之间通过第一线路连接；在节点控制器NC2内，选通单元G3的第二端子32与选通单元G4的第二端子42之间通过第二线路连接；选通单元G1、选通单元G2、选通单元G3和选通单元G4均处于第一状态时，CPU1与CPU2连接。

可选地，在图4B中，是经过两个节点控制器NC(即NC1和NC2)建立CPU1与CPU2的连接，当然也可以经过三个NC或更多NC建立CPU1和CPU2的连接；经过三个NC或更多NC在CPU1与CPU2之间建立连接的实现原理，与经过NC1和NC2在CPU1和CPU2之间建立连接的实现原理类似，在此不再赘述。可选地，还可以在CPU1和CPU2之间使用一个或多个节点控制器以及一个或多个其他互连系统，比如前述实施例中包括BMC或开关或选择器的互连系统来实现CPU1与CPU2之间的连接。

另外,通过至少两个NC还可以实现节点内多个CPU之间的全互连。如图4C所示，节点包括CPU0、CPU1、CPU2和CPU3，CPU0、CPU1、CPU2和CPU3在节点内依次通过QPI总线连接。节点控制器NC1包括处理单元1和选通单元G1、G2、G3、G4，节点控制器NC2包括处理单元2和选通单元G5、G6、G7、G8。选通单元G1的第一端子11与选通单元G5的第一端子51连接，选通单元G1的第二端子12与选通单元G2的第二端子22通过线路连接，选通单元G1的第三端子13与处理单元1连接。选通单元G2的第一端子21与节点内的CPU0连接，选通单元G2的第三端子23与处理单元1连接。选通单元G3的第一端子31与选通单元G7的第一端子71连接，选通单元G3的第二端子32通过线路与选通单元G4的第二端子42连接，选通单元G3的第三端子33与处理单元1连接。选通单元G4的第一端子41与节点内的CPU1连接，选通单元G4的第三端子43与处理单元1连接。选通单元G5的第二端子52与选通单元G8的第二端子82连接，选通单元G5的第三端子53与处理单元2连接。选通单元G6的第一端子61与CPU2连接，选通单元G6的第二端子62与选通单元G7的第二端子72连接，选通单元G6的第三端子63与处理单元2连接。选通单元G7的第三端子73与处理单元2连接，选通单元G8的第一端子81与CPU3连接，选通单元G8的第三端子83与处理单元2连接。

在选通单元G1和选通单元G2被NC1的处理单元1置为第一状态、并且选通单元G5和选通单元G8被NC2的处理单元2置为第一状态时，选通单元G1的第一端子11与第二端子12连接，选通单元G2的第一端子21与第二端子22连接，选通单元G5的第一端子51与第二端子52连接，选通单元G8的第一端子81与第二端子82连接；这样，通过在选通单元G1的第二端子12与选通单元G2的第二端子22之间的线路和在选通单元G5的第二端子52与选通单元G8的第二端子82之间的线路，CPU0与CPU3可以连接。类似地，在选通单元G3和选通单元G4被NC1的处理单元1置为第一状态、并且选通单元G6和选通单元G7被NC2的处理单元2置为第一状态时，选通单元G3的第一端子31与第二端子32连接，选通单元G4的第一端子41与第二端子42连接，选通单元G6的第一端子61与第二端子62连接，选通单元G7的第一端子71与第二端子72连接；这样，通过在选通单元G3的第二端子32与选通单元G4的第二端子42之间的线路和在选通单元G6的第二端子62与选通单元G7的第二端子72之间的线路，CPU1与CPU2可以连接。从而，CPU0、CPU1、CPU2和CPU4中的每两个CPU均连接，实现了四个CPU的全互连。可选地，还可以用一个或多个其他互连系统，比如前述实施例中包括BMC或开关或选择器的互连系统来代替图4C中节点控制器NC1、NC2中的一个或多个。

第四种场景，通过至少一个互连系统支持不同硬分区。

如图5A所示，服务器包括硬分区501和硬分区502，硬分区501包括CPU1和CPU2，硬分区502包括CPU0和CPU3。CPU1与CPU2在同一节点(比如节点1)内并且通过QPI总线连接，CPU0与CPU3在另一节点(比如节点2)内并且通过QPI总线连接。互连系统511包括选通单元G1、G2、G3和G4，CPU1与选通单元G3的第一端子31连接，选通单元G3的第二端子32与选通单元G2的第二端子22通过线路连接，选通单元G2的第一端子21与CPU2连接。CPU0与选通单元G4的第一端子41连接，选通单元G4的第二端子42与选通单元G1的第二端子12通过线路连接，选通单元G1的第一端子11与CPU3连接。

当选通单元G2和选通单元G3均被置于第一状态时，选通单元G3的第一端子31与第二端子32连接，选通单元G2的第一端子21与第二端子22连接，这样，CPU1通过选通单元G3的第二端子32与选通单元G2的第二端子22之间的线路与CPU2连接。类似地，如果选通单元G1和选通单元G4均被置于第一状态，选通单元G4的第一端子41与第二端子42连接，选通单元G1的第一端子11与第二端子12连接，这样，CPU0通过选通单元G4的第二端子42与选通单元G1的第二端子11之间的线路与CPU3连接。这样，CPU1未与CPU0或者CPU3连接，CPU2也未与CPU0或者CPU3连接，实现了硬分区501与硬分区502的隔离，并且在硬分区501内部通过一条线路增加了在CPU1与CPU2之间传输数据的带宽，在硬分区502内部通过另一条线路增加了在CPU3与CPU0之间传输数据的带宽。

在本申请的一种实施例中，图5A的互连系统511中，当选通单元G2和选通单元G3被置为第三状态时，选通单元G2的第一端子21与第四端子24连接，选通单元G3的第一端子31与第四端子34连接，则CPU1未通过连接在选通单元G3的第二端子32与选通单元G2的第二端子22之间的线路与CPU2连接，从而未通过该线路增加在CPU1与CPU2之间传输数据的带宽；并且，CPU1未与CPU0或者CPU3连接，CPU2也未与CPU0或者CPU3连接，实现了硬分区501与硬分区502的隔离。

类似地，在图5A的互连系统511中，当选通单元G1和选通单元G4被置为第三状态时，选通单元G1的第一端子11与第四端子14连接，选通单元G4的第一端子41与第四端子44连接，则CPU0未通过连接在选通单元G4的第二端子42与选通单元G1的第二端子12之间的线路与CPU3连接，从而未通过该线路增加在CPU0与CPU3之间传输数据的带宽；并且，CPU0未与CPU1或者CPU2连接，CPU3也未与CPU1或者CPU2连接，实现了硬分区501与硬分区502的隔离。

可选地，图5A所示的互连系统511可以是节点控制器NC或前述实施例中提到的包括BMC或开关或选择器的互连系统。

如图5B所示，服务器包括硬分区503，硬分区503包括中央处理器CPU0、CPU1、CPU2和CPU3。CPU1与CPU2连接，CPU0与CPU3连接。互连系统512包括选通单元G5、G6、G7、G8，选通单元G5的第一端子51与CPU3连接，选通单元G5的第二端子52与选通单元G6的第二端子62通过线路连接，选通单元G6的第一端子61与CPU2连接。选通单元G7的第一端子71与CPU1连接，选通单元G8的第一端子81与CPU0连接，选通单元G7的第二端子72通过线路与选通单元G8的第二端子82连接。

当CPU0和CPU1位于同一个节点内，且选通单元G7和选通单元G8均被置于第一状态时，选通单元G7的第一端子71和第二端子72连接，选通单元G8的第一端子81和第二端子82连接，这样，CPU1通过连接在选通单元G7的第二端子72与选通单元G8的第二端子82之间的线路与CPU0连接；类似地，当CPU2和CPU3位于同一个节点内，且选通单元G5和选通单元G6均被置于第一状态时，选通单元G5的第一端子51和第二端子52连接，选通单元G6的第一端子61和第二端子62连接，这样，CPU3通过连接在选通单元G5的第二端子52与选通单元G6的第二端子62之间的线路与CPU2连接。这里的互连系统512可以是节点控制器NC或前述实施例中提到的包括BMC或开关或选择器的互连系统。当CPU0和CPU1位于不同节点内时，互连系统512可以为节点控制器NC，选通单元G7和选通单元G8均被置于第一状态时，选通单元G7的第一端子71和第二端子72连接，选通单元G8的第一端子81和第二端子82连接，这样，CPU1通过连接在选通单元G7的第二端子72与选通单元G8的第二端子82之间的线路与CPU0连接；类似地，当CPU2和CPU3位于不同节点内时，互连系统512可以为节点控制器NC，选通单元G5和选通单元G6均被置于第一状态时，选通单元G5的第一端子51和第二端子52连接，选通单元G6的第一端子61和第二端子62连接，这样，CPU3通过连接在选通单元G5的第二端子52与选通单元G6的第二端子62之间的线路与CPU2连接。

可选地，图5B所示的互连系统512可以是节点控制器NC或前述实施例中提到的包括BMC或开关或选择器的互连系统。

图5C通过两个NC(即两个互连系统)实现跨节点的硬分区(未在图5C示意出)。具体地，如图5C所示，刀片501和刀片502属于刀片服务器中的不同节点，CPU1和CPU2属于刀片501，CPU1在刀片501内与CPU2连接，CPU0和CPU3属于刀片502，CPU0在刀片502内与CPU3连接。另外，CPU1通过NC1和NC2中的多个选通单元和多条线路与CPU0连接，CPU1通过NC1和NC2中的多个选通单元和多条线路与CPU3连接，CPU2通过NC1和NC2中的多个选通单元和多条线路与CPU0，CPU2通过NC1和NC2中的多个选通单元和多条线路与CPU3的连接。其中，建立两个CPU(例如CPU1与CPU0，或者CPU1与CPU3，或者CPU2与CPU0，CPU2与CPU3)的连接的建立方式，与如图4B中建立CPU1与CPU2的连接类似，在此不再赘述。这样，四个CPU(CPU0、CPU1、CPU2和CPU3)均实现了两两连接，不但实现支持了包括4个CPU的硬分区503，还在硬分区503中实现了4个CPU的全互连。

应知，在支持不同硬分区时，图1D、图1E和图1F所示互连系统是通过控制选通单元所处的状态来实现或增加硬分区中的两个CPU之间的连接。

可见，本发明实施例可以通过互连系统控制多个CPU之间的连接的条数。

如图6A所示，节点包括4个CPU：CPU0、CPU1、CPU2和CPU3，每个CPU具有6个QPI接口。以CPU0为例，CPU0的三个QPI接口分别与CPU1、CPU2和CPU3连接；该CPU0的剩下三个QPI接口(后面称为第一QPI接口)用于连接节点控制器NC(图6A未示出)，以便CPU0通过该第一QPI接口及连接到该第一QPI接口的NC与其他节点内的CPU之间的数据传输。相对于现有技术，本发明实施例提供的节点控制器NC包括多个选通单元和多条线路，CPU通过第一QPI接口和NC中的多个选通单元和至少一条线路可以增加4个CPU两两之间的连接。例如，如图6B所示，当CPU0作为主CPU时，CPU0分别与CPU1、CPU2和CPU3交互的数据较多，但CPU1、CPU2和CPU3两两之间交互的数据相对较少，因此可以通过CPU0的第一QPI接口及与该第一QPI接口连接的NC中的多个选通单元和至少一条线路，建立CPU0与CPU1、CPU2和CPU3之间的连接，从而增加CPU0分别与CPU1、CPU2和CPU3之间的数据传输带宽；例如，如图6C所示，当4个CPU两两之间交互的数据均较多时，可以利用所有CPU的第一QPI接口以及与该第一QPI接口连接的NC中的多个选通单元和至少一条线路，建立每个CPU与其他CPU之间的连接，从而增加4个CPU两两之间的连接。反之，当两个CPU之间的数据交互较少时，可以通过NC的选通单元断开增加的连接。这样，可以根据多个CPU之间的交互数据的大小，调整多个CPU之间的连接的条数。

方法实施例

根据本申请的一种实施例提供的互连控制方法，可以利用至少一个互连系统建立多个CPU之间的连接。该互连系统可以是图1A、图1B、图1C或图1D所示的架构，更具体地可以是图1E或者图1F所示的架构。可选地，该互连控制方法是适用于多个互连系统，该多个互连系统可以均是图1E或者图1F所示的互连系统，或者该多个互连系统可以包括图1E所示的互连系统和图1F所示的互连系统。其中，每个互连系统包括互连控制器和多个选通单元。

该互连控制方法应用于I个选通单元组,I大于或等于1。I个选通单元组中的每个选通单元组用于建立两个CPU之间的连接，该两个CPU可以属于同一节点或者属于不同节点，在本发明实施例中，该两个CPU组成一个CPU组。

每个选通单元组包括至少两个选通单元。该至少两个选通单元可以属于同一个互连系统，由该互连系统的互连控制器为选通单元设置状态；或者，该至少两个选通单元可以属于至少两个互连系统，每个互连系统的互连控制器控制该至少两个选通单元中的部分选通单元(例如为选通单元设置状态)。

该选通单元组的所有选通单元串行连接在两个CPU(属于一个CPU组)之间。具体地，该选通单元组包括偶数个选通单元；该选通单元组的所有选通单元串行连接两个CPU之间的具体实现方式，可以参见图1A中选通单元组(选通单元G1、选通单元G2)连接在CPU1和CPU2之间的连接方式，也可以参见图4A中选通单元组(选通单元G1、选通单元G2、选通单元G3和选通单元G4)连接在CPU1和CPU2之间的连接方式。

可选地，如果该选通单元组中两个选通单元是通过两个第二端子连接，则该两个第二端子具体是通过线路连接。这样，在该选通单元组中的所有选通单元被置为第一状态时该选通单元组可以通过该线路将两个CPU(属于一个CPU组)连接。

以图2A和图2B为例，用于建立CPU1与CPU2(属于一个CPU组)的连接的选通单元包括选通单元G1和选通单元G2，因此选通单元G1和选通单元G2可以作为一个选通单元组。选通单元G1的第二端子与选通单元G2的第二端子之间通过线路连接；参见对图2A和图2B的相关描述，在选通单元G1和选通单元G2被置为第一状态时，CPU1可以通过选通单元G1和选通单元G2和该线路与CPU2连接。

以图4A和图4B为例，假设CPU1与CPU2属于一个CPU组，用于建立CPU1与CPU2的连接的选通单元包括选通单元G1、选通单元G2、选通单元G3和选通单元G4，因此这4个选通单元G1、G2、G3和G4可以作为一个选通单元组。选通单元G1的第二端子与选通单元G2的第二端子之间通过线路连接，选通单元G3的第二端子与选通单元G4的第二端子之间通过线路连接；参见上面对图4A和图4B的相关描述，在这4个选通单元被置为第一状态时，CPU1通过这4个选通单元和这两条线路与CPU2连接。在该举例中，该选通单元组中的所有选通单元是在同一互连系统或者两个互连系统。可选地，该选通单元组中的所有选通单元也可能是属于三个或者三个以上的互连系统。

如图7所示，本方法实施例提供了互连控制方法来实现硬分区内多个CPU之间的连接。该互连控制方法的执行主体可以是NC或BMC或者由机箱管理控制器(ChassisManagement Controller,CMC)指示BMC为选通单元设置状态，或者由该CMC可以指示BMC通过其它互连控制器(例如NC)为选通单元设置状态；该互连控制方法的执行主体可以是互连系统中的互连控制器；或者，该互连控制方法的执行主体可以是其它能够直接控制互连系统中的选通单元的装置(软件装置、硬件装置或者软硬件结合实现的装置)，或者可以是其它能够指示互连控制器为选通单元设置状态的装置(软件装置、硬件装置或者软硬件结合实现的装置)。下面以BMC为该互连控制方法的执行主体为例描述图7所示方法的各步骤。

S701，获取硬分区与CPU的标识的对应关系。

计算机设备(例如服务器)可以包括多个CPU。该计算机设备可以包括一个硬分区，该硬分区包括该多个CPU。可选地，该计算机设备可以包括多个硬分区，该多个CPU被划分至多个不同的硬分区，每个硬分区包括一个或多个CPU。

可选地，用户可以配置硬分区，比如用户可以在BMC的操作界面设置硬分区的个数。假定计算机设备包括4个CPU：CPU0、CPU1、CPU2、CPU3，在计算机设备包括1个硬分区时，CPU0、CPU1、CPU2、CPU3被划入该硬分区，计算机设备的BMC保存硬分区与CPU的标识之间的对应关系；在计算机设备包括2个硬分区(比如硬分区1和硬分区2)时，用户可以设置将4个CPU中的2个CPU(比如CPU0和CPU1)划入一个硬分区(比如硬分区1)，将4个CPU中剩下的2个CPU(比如CPU2和CPU3)划入另一个硬分区(比如硬分区2)，BMC根据硬分区的划分保存2个硬分区与CPU的标识之间的对应关系，比如，保存硬分区1与CPU0的对应关系、硬分区1与CPU1的对应关系、硬分区2与CPU2的对应关系、硬分区2与CPU3的对应关系。

可选地，BMC可以接收切换硬分区的第一指令。具体地，该第一指令包括待切换至的硬分区的个数，这样BMC可以根据该硬分区的个数和计算机设备包括的CPU确定待切换至的硬分区以及硬分区与该硬分区内的CPU之间的对应关系；或者该第一指令包括待切换至的硬分区所包括的CPU(例如可以是CPU的标识)，这样BMC可以根据该第一指令确定待切换至的硬分区以及硬分区与该硬分区内的CPU之间的对应关系。可选地，用户可以触发操作系统(operating system，OS)或者基本输入输出系统(basic input/output system，BIOS)或者其它系统生成该切换硬分区的第一指令，以及可以触发OS或者BIOS或者其它系统将该切换硬分区的第一指令发送至BMC；可选地，可以是在其它计算机设备上生成该切换硬分区的第一指令，该其它计算机设备将该切换硬分区的第一指令发送至具有BMC的计算机设备，以便该BMC获取到该第一指令；因此，本发明实施例对在哪个设备或哪种系统上生成该切换硬分区的第一指令不做限定。

在用户配置硬分区或者BMC接收到切换硬分区的第一指令之后，重启BMC(例如可以是重启计算机设备来重启该BMC)；在BMC重启时，BMC可以获取到以及硬分区与CPU之间的对应关系。

S702，根据该硬分区与CPU的标识的对应关系，确定硬分区中的J个CPU组，该J个CPU组中的每个CPU组包括硬分区中的两个CPU，J为小于或等于该I的正整数。

具体地，BMC可以根据该硬分区与CPU的标识的对应关系确定每个硬分区包括的CPU；在硬分区内以每两个CPU为一个CPU组，BMC进一步确定在该I个选通单元组中是否存在为该CPU组内的CPU之间建立连接的选通单元组。假设本发明实施例确定有M个CPU组存在对应的选通单元组，M为小于或等于该I的正整数，可以从该M个CPU组中确定J个CPU组，确定的方式可以根据需求确定或者根据用户的设置确定或者直接将该M个CPU组作为该J个CPU组(即M等于J)，J为小于或等于M的正整数。

S703，BMC确定为该J个CPU组建立连接的J个选通单元组。

具体地，对于该J个CPU组中的每个CPU组，比如CPU组1，在该I个选通单元组中存在为CPU组1内的两个CPU建立连接的一个选通单元组，比如选通单元组1；类似地，BMC从该I个选通单元组中筛选出为该J个CPU组建立连接的J个选通单元组。

举例说明，在BMC中存储一张映射表，该映射表包括该J个选通单元组与J个CPU组的映射关系。该J个CPU组中的每个CPU组内两个CPU的连接，由该个CPU组在该映射表中对应的一个选通单元组建立。这样，BMC可以在该映射表中，查找出与该J个CPU组中的每个CPU组对应的选通单元组。

S704，BMC将该J个选通单元组中的每个选通单元组中的所有选通单元置为第一状态。

下面示例性地提供三种场景来说明S704。

第一种实现场景，如果BMC可以直接控制该J个选通单元组中的每个选通单元，则BMC直接将该J个选通单元组中的每个选通单元组中的所有选通单元都置为该第一状态。

以图1E为例，J等于1，选通单元组包括选通单元G1和G2；选通单元G1的第一端子接CPU1，选通单元G2的第一端子接CPU2,BMC可以直接将选通单元G1和选通单元G2置为第一状态；在选通单元G1和选通单元G2被置为该第一状态时，CPU1可以通过连接在选通单元G1的第二端子与选通单元G2的第二端子之间的线路与CPU2连接。

第二种实现场景，如果BMC不能全部控制或者不能控制该J个选通单元组中的每个选通单元，则实现S704的细化步骤包括S7041和S7042。

S7041，BMC确定该J个选通单元组中的每个选通单元组包括的每个选通单元所对应的互连控制器。

该J个选通单元组中的每个选通单元组包括的每个选通单元，由该选通单元对应的互连控制器控制。应知，对于该J个选通单元组中每个选通单元组，该选通单元组中的不同选通单元可以是被同一互连控制器控制或者可以是被不同互连控制器控制，例如图2A所示的选通单元组包括用于连接CPU1与CPU2的选通单元G1和G2，选通单元G1和G2由同一互连控制器控制。例如图4A所示的选通单元组包括用于连接CPU1与CPU2的选通单元G1、G2、G3和G4，选通单元G1、G2、G3和G4由不同NC的处理单元控制。该J个选通单元组中的不同选通单元组可以是被同一互连控制器控制或者可以是被不同互连控制器控制，例如图3所示用于连接CPU1与CPU0的选通单元G3和选通单元G4可以作为第一选通单元组，用于连接CPU2与CPU3的选通单元G2和选通单元G1可以作为第二选通单元组，该第一选通单元组和该第二选通单元组可以由同一个互连控制器控制或者由不同互连控制器控制。在本实现场景中，该J个选通单元组是被多个互连控制器控制的。

可选地，该互连控制器可以是BMC或者NC的处理单元。

S7042，BMC指示该J个选通单元组中的每个选通单元组包括的每个选通单元所对应的互连控制器将该选通单元置为第一状态。

该BMC保存每个互连控制器的标识，以及该互连控制器控制的每个选通单元的标识。由于在本实现场景中该J个选通单元组是被多个互连控制器控制的，该BMC在S7041为该J个选通单元组中的每个选通单元确定对应的互连控制器之后，根据互连控制器的标识向确定的所有互连控制器分别发送第二指令，该第二指令携带有收到第二指令的互连控制器负责置为第一状态的选通单元的标识。该互连控制器接收到该第二指令之后，根据该第二指令携带的标识，将该标识对应的选通单元置为第一状态。假定确定的所有互连控制器中包括第一互连控制器，该第一互连控制器可以控制多个选通单元G1、G2、G3、G4，该第一互连控制器收到的第二指令中包括组成同一选通单元组的选通单元G1和G2的标识，则该第一互连控制器收到第二指令后将选通单元G1和G2置为第一状态。可选地，如果该J个选通单元组中包括由BMC控制的选通单元，BMC可以生成第二指令，后续根据该第二指令将该选通单元置为第一状态；或者，BMC可以不生成第二指令，直接将该J个选通单元组中由BMC控制的选通单元置为第一状态。

可选地，该互连控制器接收到该第二指令之后，获取该第二指令指定的选通单元(即具有该第二指令携带的标识的选通单元)的状态；若该选通单元所处的状态不是第一状态，则将不将该第一状态的选通单元置为该第一状态。

这样，该J个选通单元组中的所有选通单元均被置为该第一状态，通过该J个选通单元组可以为硬分区中的J个CPU组建立连接。

第三种实现场景，该BMC保存每个选通单元的状态。具体地，该BMC保存每个互连控制器的标识，以及每个互连控制器控制的选通单元的标识，通过互连控制器获取并保存该互连控制器控制的选通单元的状态。

在执行S704时，该BMC从本地获取已保存的J个选通单元组中每个选通单元的状态；进而，该BMC确定该J个选通单元组中哪些选通单元组包含有未被置为第一状态的选通单元，确定的结果为K个选通单元组包含有未被置为该第一状态的选通单元，因此K为小于或等于J的正整数；最后，该BMC将该K个选通单元组中未被置为该第一状态的选通单元置为该第一状态,具体地，如果该K个选通单元组中未被置为该第一状态的选通单元均由该BMC控制，该BMC直接将该选通单元置为第一状态，如果该K个选通单元组中未被置为该第一状态的所有选通单元由多个互连控制器控制，则向该多个互连控制器分别发送第二指令，该第二指令携带未被置为第一状态的选通单元的标识，通过该第二指令指示该多个互连控制器将该选通单元置为第一状态。

在执行S704之后，该J个选通单元组中的每个选通单元组中的所有选通单元均被置为第一状态，该J个选通单元组可以为该硬分区中的J个CPU组分别建立CPU组内两个CPU之间的连接。

装置实施例

装置实施例一

本申请实施例提供一种互连控制装置，该互连控制装置包括实现上述方法实施例提供的互连控制方法的各功能单元。与方法实施例类似，该互连控制装置应用于I个选通单元组，具体对该I个选通单元组的描述参见方法实施例中的相关解释。

图8示例性地提供包括各功能单元的互连控制装置800。

互连控制装置800包括：

获取单元801，用于获取硬分区与CPU之间的对应关系；

确定单元802，用于根据该硬分区与CPU的标识的对应关系，确定硬分区中的J个CPU组，该J个CPU组中的每个CPU组包括两个CPU，J为小于或等于I的正整数；

确定单元802，还用于确定为该J个CPU组建立连接的J个选通单元组；

指示单元803，用于将该J个选通单元组中的每个选通单元组的选通单元置为该第一状态。

可选地，指示单元803可以用于：

获取该J个选通单元组中的每个选通单元组的选通单元的状态；

确定该J个选通单元组中的K个选通单元组，该K个选通单元组中的每个选通单元组包含有未被置为该第一状态的选通单元，K为小于或等于J的正整数；

将该K个选通单元组中未被置为该第一状态的选通单元置为该第一状态。

可选地，指示单元803可以用于：

确定该J个选通单元组中的每个选通单元组包括的每个选通单元所对应的互连控制器；

指示该J个选通单元组中的每个选通单元组包括的每个选通单元所对应的互连控制器将该选通单元置为该第一状态。

装置实施例二

本申请实施例提供一种BMC，该BMC部署有实现实现上述方法实施例的互连控制方法的各功能单元。

装置实施例三

本申请实施例提供一种机箱管理控制器CMC(Chassis Management Controller)，该CMC部署有实现上述方法实施例提供的互连控制方法的各功能单元。

装置实施例四

本申请实施例提供一种互连控制器，该互连控制器部署有实现上述方法实施例中由互连控制器执行的步骤所对应的各功能单元。

存储介质实施例

本申请实施例提供一种计算机可读存储介质。计算机可读存储介质中存储有指令。当该指令在计算机上运行时，使得互连控制装置(例如可以是BMC或CMC)执行执行上述方法实施例的互连控制方法。

本申请实施例提供一种计算机可读存储介质。计算机可读存储介质中存储有指令。当该指令在计算机上运行时，使得互连控制器执行上述方法实施例由互连控制器执行的步骤。

软件产品实施例

本申请实施例提供一种计算机程序产品，该计算机程序产品包括指令，当该指令在计算机上运行时，使得互连控制装置(例如可以是BMC或CMC)执行执行上述方法实施例的互连控制方法。

本申请实施例提供一种计算机程序产品，该计算机程序产品包括指令，当该指令在计算机上运行时，使得互连控制器执行上述方法实施例由互连控制器执行的步骤。

计算机设备实施例

本申请实施例提供一种计算机设备，该计算机设备包括上述的互连系统(例如互连系统的实施例所提供的互连系统)。

可选地，该计算机设备可以是服务器。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘Solid State Disk(SSD))等。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的保护范围。

Claims (14)

1.一种互连系统，其特征在于，应用于多个不同硬分区的互连控制，所述多个不同硬分区的互连控制包括：获取硬分区与CPU之间的对应关系，根据所述硬分区与CPU之间的对应关系确定多个不同硬分区中的J个CPU组，J为小于或等于I的正整数，I为选通单元组的个数，确定为所述J个CPU组建立连接的J个选通单元组，将所述J个选通单元组中的每个选通单元组中的所有选通单元置为第一状态；所述I个选通单元组中的每个选通单元组包括至少两个选通单元，每个选通单元组中的所有选通单元串行连接在两个中央处理器CPU之间；

所述互连系统包括第一选通单元和第二选通单元；

所述第一选通单元包括第一端子和第二端子；所述第一选通单元的第一端子用于连接第一节点控制器NC的第三选通单元以便通过所述第三选通单元连接第一CPU；所述第一选通单元在第一状态时，所述第一选通单元的第一端子和所述第一选通单元的第二端子连接；

所述第二选通单元包括第一端子和第二端子；所述第二选通单元的第一端子用于连接第二CPU；所述第二选通单元在所述第一状态时，所述第二选通单元的第一端子和所述第二选通单元的第二端子连接；

所述第一选通单元的第二端子与所述第二选通单元的第二端子连接；

若所述第一选通单元和所述第二选通单元均处于所述第一状态，则所述第一CPU与所述第二CPU连接，所述第一CPU和所述第二CPU属于同一硬分区，在同一硬分区内的两个CPU通过QPI总线连接。

2.根据权利要求1所述的互连系统，其特征在于，所述第一选通单元的第二端子通过第一线路与所述第二选通单元的第二端子连接。

3.根据权利要求1或2所述的互连系统，其特征在于，还包括互连控制器；

所述第一选通单元还包括第三端子，所述第二选通单元还包括第三端子,所述第一选通单元的第三端子和所述第二选通单元的第三端子均与所述互连控制器连接；

所述第一选通单元在第二状态时，所述第一选通单元的第一端子和所述第一选通单元的第三端子连接；

所述第二选通单元在所述第二状态时，所述第二选通单元的第一端子和所述第二选通单元的第三端子连接。

4.根据权利要求3所述的互连系统，其特征在于，所述互连控制器用于指示所述第一选通单元和所述第二选通单元置为所述第一状态。

5.根据权利要求3所述的互连系统，其特征在于，所述互连控制器为基板管理控制器BMC或者节点控制器NC。

6.根据权利要求1、2、4、5任一项所述的互连系统，其特征在于，所述第一NC包括所述第三选通单元和第四选通单元；

所述第三选通单元包括第一端子和第二端子；所述第三选通单元的第一端子用于连接所述第一选通单元的第一端子；所述第三选通单元在所述第一状态时，所述第三选通单元的第一端子和所述第三选通单元第二端子连接；

所述第四选通单元包括第一端子和第二端子；所述第四选通单元的第一端子用于连接所述第一CPU，或者用于连接第二NC的第五选通单元以便通过所述第五选通单元连接所述第一CPU；所述第四选通单元在所述第一状态时，所述第四选通单元的第一端子和所述第四选通单元的第二端子连接；

所述第三选通单元的第二端子与所述第四选通单元的第二端子连接；

若所述第三选通单元和所述第四选通单元均处于所述第一状态，则所述第一选通单元的第一端子通过所述第三选通单元连接所述第一CPU。

7.根据权利要求6所述的互连系统，其特征在于，所述第三选通单元的第二端子通过第二线路与所述第四选通单元的第二端子连接。

8.一种计算机设备，其特征在于，包括权利要求1至7任一项所述的互连系统。

9.一种互连控制方法，其特征在于，应用于I个选通单元组，其中I大于或等于1；所述I个选通单元组中的每个选通单元组包括至少两个选通单元，每个选通单元组中的所有选通单元串行连接在两个中央处理器CPU之间，在同一硬分区内的两个CPU通过QPI总线连接，在所述选通单元组中的所有选通单元处于第一状态时所述两个CPU连接，所述两个CPU组成一个CPU组；所述方法包括：

获取硬分区与CPU之间的对应关系；

根据所述硬分区与CPU之间的对应关系，确定多个不同硬分区中的J个CPU组，J为小于或等于I的正整数；

确定为所述J个CPU组建立连接的J个选通单元组；

将所述J个选通单元组中的每个选通单元组中的所有选通单元置为所述第一状态。

10.根据权利要求9所述的方法，其特征在于，所述将所述J个选通单元组中的每个选通单元组所有选通单元置为所述第一状态，包括：

获取所述J个选通单元组中的每个选通单元组中的所有选通单元的状态；

确定所述J个选通单元组中的K个选通单元组，所述K个选通单元组中的每个选通单元组包含有未处于所述第一状态的选通单元，K为小于或等于J的正整数；

将所述K个选通单元组中未处于所述第一状态的选通单元置为所述第一状态。

11.根据权利要求9所述的方法，其特征在于，所述将所述J个选通单元组中的每个选通单元组中的所有选通单元置为所述第一状态，包括：

确定所述J个选通单元组中的每个选通单元组包括的每个选通单元所对应的互连控制器；

指示所述J个选通单元组中的每个选通单元组包括的每个选通单元所对应的互连控制器将所述选通单元置为所述第一状态。

12.一种互连控制装置，其特征在于，应用于I个选通单元组，其中I大于或等于1；所述I个选通单元组中的每个选通单元组包括至少两个选通单元，每个选通单元组中的所有选通单元串行连接在两个中央处理器CPU之间，在同一硬分区内的两个CPU通过QPI总线连接，在所述选通单元组中的所有选通单元处于第一状态时所述两个CPU连接，所述两个CPU组成一个CPU组；所述互连控制装置包括：

获取单元，用于获取硬分区与CPU之间的对应关系；

确定单元，用于根据所述硬分区与CPU的标识的对应关系，确定多个不同硬分区中的J个CPU组，J为小于或等于I的正整数；

所述确定单元，还用于确定为所述J个CPU组建立连接的J个选通单元组；

指示单元，用于将所述J个选通单元组中的每个选通单元组中的所有选通单元置为所述第一状态。

13.根据权利要求12所述的互连控制装置，其特征在于，所述指示单元，具体用于：

获取所述J个选通单元组中的每个选通单元组中的所有选通单元的状态；

确定所述J个选通单元组中的K个选通单元组，所述K个选通单元组中的每个选通单元组包含有未处于所述第一状态的选通单元，K为小于或等于J的正整数；

将所述K个选通单元组中未处于所述第一状态的选通单元置为所述第一状态。

14.根据权利要求12所述的互连控制装置，其特征在于，所述指示单元，具体用于：

确定所述J个选通单元组中的每个选通单元组包括的每个选通单元所对应的互连控制器；

指示所述J个选通单元组中的每个选通单元组包括的每个选通单元所对应的互连控制器将所述选通单元置为所述第一状态。

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