CN112099609A - 一种多节点服务器上电时序控制系统 - Google Patents

Abstract

本发明涉及服务器技术领域，提供一种多节点服务器上电时序控制系统，包括硬件跳帽MODE[1:0]和节点开关MS[1:0]，现场可编程芯片用于判断总复位信号的发送目的地，逻辑可编程芯片用来判断每个计算节点收到总复位信号的先后顺序，并做相应延时后，再通知各计算节点可以开始做设备的复位，计算节点收到允许复位信号之后，开始做各分区下所有计算机节点对应连接设备的复位，在相同分区内的计算节点，需要先完成从节点的设备复位，再做主节点的设备复位，若有多个从节点，从节点按照顺序复位，然后控制完成主节点的设备复位，从而实现双分区和四分区时，UPI不需要连通所需要的时间差，并且不需要人工控制分区之间的开机时间。

Description

一种多节点服务器上电时序控制系统

技术领域

本发明属于服务器技术领域，尤其涉及一种多节点服务器上电时序控制系统。

背景技术

随着信息技术的发展，服务器的应用越来越广泛。在政府、金融、能源等行业中，对于大型核心数据库、虚拟化整合、内存计算、高性能计算的需求越来越高，8路服务器的优点得以广泛应用。

在一个多路服务器中，每块主板上有两个中央处理器CPU、1个基板管理控制器芯片BMC、可选插平台管理控制器PCH扣卡。整个机箱可插4块主板，组成一套8路系统，可以通过硬件设置，灵活将整套系统配置成1个8路系统、2个4路系统或者4个两路系统。对于不同分区情况，要根据实际分区设置，判断需要实现的上电时序方案，并完成整套系统的上电时序控制。此外，由于4块主板之间的超信道互联(Ultra Path Interconnect，UPI)信号，在CPU之间的物理连接是一直连接的，没有办法通过软件实现断开连接，只有在最开始上电完成后，UPI开始link时，超时未连接成功，才能实现双分区和四分区时，不同系统之间的UPI信号不能互相通信。因此对于双分区和四分区的系统，不同分区之间的上电不能同时完成，需要对系统之间的上电时间有所控制。

对于单分区，只有一个开机按键用于控制系统开机，并且8颗CPU之间的UPI信号需要相互link成功，实现8颗CPU之间的信息交互，具体的UPI拓扑如图1所示，其中，每颗CPU有6个UPI port，可用来和其他CPU之间实现信息交互。每个计算节点上，两颗CPU之间是通过port1和port5互联；节点之间是通过其他port互联。此系统中，每个计算节点通过中背板互联，节点之间的UPI信号，经过中背板到达另外一个节点的CPU UPI port；

对于双分区模式，节点0和节点1之间的UPI信号，需要保持link状态，节点2和节点3之间的UPI信号，也需要保持link状态；但节点0和节点1之间与节点2和节点3之间的UPI信号，是需要断开link状态。所以在节点0和节点1组成的分区按了系统开机键后，需要再等10ms之后，在按节点2和节点3组成的分区的开机键，才能实现两个分区之间的UPI信号是断开的状态。

对于四分区模式，节点0和节点1和节点2和节点3之间的UPI信号，是需要断开link状态，即只有每个计算节点内部的UPI是link的状态。所以在开机时，要在按了第一个节点的系统开机键后，等10ms之后，再按第二个节点的开机键，再等10ms之后，再按第三个节点的开机键，再等10ms之后，再按第四个节点的开机键，这样才能实现四个分区之间的UPI信号是断开的状态。

综上可知，目前的多节点服务器上电存在如下缺陷：

1)需要在给系统上电时，注意不同节点之间的时间差，有误操作的可能。

2)由于是外部判断开机时间，在上电过程中，可能还有不可控因素，有可能某个节点的上电因其他因素干扰，UPI link的时间比预计稍晚10ms,那就有可能导致本来不需要link到的UPI信号，误连接成功。

发明内容

针对现有技术中的缺陷，本发明提供了一种无需外部控制上电时间差，并且能保证UPI信号互联的正确性的多节点服务器上电时序控制系统。

本发明所提供的技术方案是：一种多节点服务器上电时序控制系统，包括用于对计算节点进行系统分区的硬件跳帽MODE[1:0]和用于定义计算节点的节点顺序的节点开关MS[1:0]，系统分区包括单分区、双分区和四分区模式，计算节点包括计算节点0、计算节点1、计算节点2和计算节点3在内的若干个计算节点，每一个计算节点内设有一个用于与所述硬件跳帽MODE[1:0]和节点开关MS[1:0]连接的现场可编程芯片，且每一个计算节点内布局有两个CPU，所述硬件跳帽MODE[1:0]包含00、01以及10三种状态；

当系统为单分区时，计算节点包含一个主节点和若干个从节点；当系统为双分区时，计算节点包含两个主节点和若干个从节点；当系统为四分区时，计算节点均为主节点四分区；

其中，在系统上电后，所述现场可编程芯片用于判断总复位信号的发送目的地，同时，设置在管理板上的逻辑可编程芯片用来判断每个计算节点收到总复位信号的先后顺序，并做相应延时后，再通知各计算节点可以开始做设备的复位reset，计算节点收到允许复位reset信号之后，开始做各分区下所有计算机节点对应连接设备的复位reset，在相同分区内的计算节点，需要先完成从节点的设备复位reset，再做主节点的设备复位reset，若有多个从节点，从节点按照节点顺序复位reset，然后控制完成主节点的设备复位reset。

作为一种改进的方案，当系统为单分区时，计算节点0为主节点，计算节点1、计算节点2、计算节点3均为从节点；当系统为双分区时，计算节点0和计算节点2为主节点，计算节点1和计算节点3为从节点；当系统为四分区时，4个计算节点均为主节点；

当所述硬件跳帽MODE[1:0]为00时，当前系统处于单分区状态，四个计算节点组成一套8路系统；

当所述硬件跳帽MODE[1:0]为01时，当前系统处于双分区状态，四个计算节点组成两套4路系统，计算节点0和计算节点1组成一套系统，计算节点2和计算节点3组成另一套系统，且两个系统相互独立；

当所述硬件跳帽MODE[1:0]为10时，当前系统处于四分区状态，四个计算节点分别是一套独立的系统。

作为一种改进的方案，所述节点开关MS[1:0]包含11、10、01以及00四种状态，其中：

当MS[1:0]＝11,计算节点为节点0；当MS[1:0]＝10,计算节点为节点1；当MS[1:0]＝01,计算节点为节点2；当MS[1:0]＝00,计算节点为节点3。

作为一种改进的方案，每一个计算节点内还设有与所述现场可编程芯片连接的平台管理控制器和PCIE设备，所述现场可编程芯片通过引脚A接收所述平台管理控制器发送的RST_总复位信号，所述现场可编程芯片通过引脚F向所述PCIE设备发送RST_DEVICE信号，每一个现场可编程芯片通过引脚G向所述逻辑可编程芯片发送RST_PLTRST_DETECE信号，每一个所述现场可编程芯片通过引脚H接收所述逻辑可编程芯片发送的RST_PLTRST_FEEDBACK信号；

所述计算节点0的现场可编程芯片通过引脚E向计算节点1的现场可编程芯片的引脚D发送总复位信号，计算节点0的现场可编程芯片通过引脚D接收计算节点1的现场可编程芯片的引脚E发送总复位信号，所述计算节点0的现场可编程芯片通过引脚C向计算节点3的现场可编程芯片的引脚B发送总复位信号，计算节点0的现场可编程芯片通过引脚C接收计算节点1的现场可编程芯片的引脚C发送总复位信号；

计算节点1的现场可编程芯片通过引脚B接收计算节点2的现场可编程芯片的引脚C发送总复位信号；

所述计算节点2的现场可编程芯片通过引脚E向计算节点3的现场可编程芯片的引脚D发送总复位信号，计算节点2的现场可编程芯片通过引脚D接收计算节点3的现场可编程芯片的引脚E发送总复位信号，计算节点2的现场可编程芯片通过引脚B接收计算节点3的现场可编程芯片的引脚C发送总复位信号。

作为一种改进的方案，当系统为单分区时，四个计算节点的8颗CPU之间的UPI信号需要相互连通。

作为一种改进的方案，当系统为单分区时，计算节点0上的平台管理控制器发出RST_总复位信号，本节点的现场可编程芯片将RST_PLTRST_CPLD_CROSSO_8S信号通过引脚C发给计算节点3上的所述现场可编程芯片；

所述计算节点3的现场可编程芯片通过引脚B接收到RST_PLTRST_CPLD_CROSS1_8S后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，通过引脚C向计算节点2的现场可编程芯片的引脚B发送RST_PLTRST_CPLD_CROSS0_8S信号；

所述计算节点2的现场可编程芯片的引脚B接收到RST_PLTRST_CPLD_CROSS1_8S信号后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，通过引脚C向计算节点1的现场可编程芯片的引脚B发送RST_PLTRST_CPLD_CROSS0_8S信号；

所述计算节点1的现场可编程芯片的引脚B接收到RST_PLTRST_CPLD_CROSS1_8S信号后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，通过引脚C向计算节点0的现场可编程芯片的引脚B发送RST_PLTRST_CPLD_CROSS0_8S信号；

所述计算节点0的现场可编程芯片的引脚B接收到RST_PLTRST_CPLD_CROSS1_8S信号后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，即整个8路系统完成了所有PCIE设备的复位reset；

控制开始跑BIOS代码，CPU开始初始化，所有CPU的UPI信号完成连接。

作为一种改进的方案，当系统为双分区时，计算节点0和计算节点1组成分区0，计算节点2和计算节点3组成分区1；

其中，所述分区0和分区1之间的计算节点的UPI信号不需要连通，两个分区之间的复位reset时间需满足预设时间阈值。

作为一种改进的方案，当系统为双分区时，当计算节点0上的平台管理控制器发出RST_总复位信号,本节点的现场可编程芯片将RST_PLTRST_DETECT信号发给逻辑可编程芯片；当计算节点2上的平台管理控制器发出RST_总复位信号,现场可编程芯片将RST_PLTRST_DETECT信号也发给逻辑可编程芯片；

逻辑可编程芯片在收到第一个RST_PLTRST_DETECT信号后，开始计时，同时向发出RST_PLTRST_DETECT信号的计算节点发送RST_PLTRST_FEEDBACK信号；

当主节点的现场可编程芯片收到RST_PLTRST_FEEDBACK信号信号后，现场可编程芯片将RST_PLTRST_CPLD_CROSS0_4S信号发给从节点的现场可编程芯片；

当从节点收到RST_PLTRST_CPLD_CROSS1_4S信号后，向本节点的PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，向主计算节点发送RST_PLTRST_CPLD_CROSS0_4S信号信号；

当主计算节点收到RST_PLTRST_CPLD_CROSS1_4S信号后，给本节点的PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，即整个4路系统完成了所有PCIE设备的复位reset；

系统开始跑BIOS代码，CPU开始初始化，所有CPU的UPI信号完成连接；

当逻辑可编程芯片计时到预设时间阈值的过程中,若收到另一个分区发送过来的RST_PLTRST_DETECT信号，则保持此分区的信号一直到计时结束，并当计时结束后，逻辑可编程芯片同时向发出RST_PLTRST_DETECT信号的计算节点发送RST_PLTRST_FEEDBACK信号，并继续在发出RST_PLTRST_DETECT信号的计算节点内执行复位reset动作；

当逻辑可编程芯片计时到预设时间阈值的过程中,没有收到另一个分区发送过来的RST_PLTRST_DETECT信号，逻辑可编程芯片内部将RESET_COUNT计数置为1，此时再收到另一个分区发送的RST_PLTRST_DETECT信号，逻辑可编程芯片内部先将RESET_COUNT计数置为0后，再发送RST_PLTRST_FEEDBACK信号，并继续在发出RST_PLTRST_DETECT信号的计算节点内执行复位reset动作。

作为一种改进的方案，当系统四分区时，每个计算节点分别独立为一个分区，四个分区之间的计算节点的UPI信号不需要连通，四个分区之间的复位reset时间需满足预设时间阈值。

作为一种改进的方案，当系统为四分区时，当计算节点上的平台管理控制器发出RST_总复位信号,本节点的现场可编程芯片将RESET_DETECT信号发给管理板上的逻辑可编程芯片，逻辑可编程芯片在收到第一个PLTRST_DETECT信号后，开始计时；

同时发送RST_PLTRST_FEEDBACK信号信号，给发出RST_PLTRST_DETECT信号的计算节点，此计算节点收到RST_PLTRST_FEEDBACK信号后，完成本节点所有PCIE设备的复位reset；

当逻辑可编程芯片计时到预设时间阈值的过程中,如果收到一个另外分区发送过来的RST_PLTRST_DETECT信号，则保持此分区的信号一直到计时结束，当计时结束后，按照上述内容继续在发出RST_PLTRST_DETECT信号的计算节点内执行复位reset动作；

当逻辑可编程芯片计时到预设时间阈值的过程中,如果收到多个另外分区发送过来的RST_PLTRST_DETECT信号，则保持第一个预设时间阈值的计时结束，发送PLTRST_FEEDBACK给收到第二个PLTRST_DETECT对应分区的计算节点，并同时开始计时；保持第二个10ms计时结束，发送RST_PLTRST_FEEDBACK信号给收到的第三个发送RST_PLTRST_DETECT信号的分区的计算节点，并同时开始计时；保持第三个预设时间阈值计时结束，发送RST_PLTRST_FEEDBACK信号给收到第四个RST_PLTRST_DETECT信号对应分区的计算节点，各计算节点收到RST_PLTRST_FEEDBACK信号后，在本计算节点内执行复位reset动作；

所有计算节点完成复位reset动作后，系统开始跑BIOS代码，CPU开始初始化。

在本发明实施例中，多节点服务器上电时序控制系统包括用于对计算节点进行系统分区的硬件跳帽MODE[1:0]和用于定义计算节点的节点顺序的节点开关MS[1:0]，在系统上电后，所述现场可编程芯片用于判断总复位信号的发送目的地，同时，设置在管理板上的逻辑可编程芯片用来判断每个计算节点收到总复位信号的先后顺序，并做相应延时后，再通知各计算节点可以开始做设备的复位reset，计算节点收到允许复位reset信号之后，开始做各分区下所有计算机节点对应连接设备的复位reset，在相同分区内的计算节点，需要先完成从节点的设备复位reset，再做主节点的设备复位reset，若有多个从节点，从节点按照节点顺序复位reset，然后控制完成主节点的设备复位reset，从而实现双分区和四分区时，UPI不需要连通所需要的时间差，并且不需要人工控制分区之间的开机时间。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。

图1是现有技术提供的UPI拓扑示意图；

图2是本发明提供的多节点服务器上电时序控制系统的分区模式设置示意图；

图3是本发明提供的多节点服务器上电时序控制系统的实现示意图。

具体实施方式

下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的、技术方案，因此只作为示例，而不能以此来限制本发明的保护范围。

结合图2和图3所示，多节点服务器上电时序控制系统包括用于对计算节点进行系统分区的硬件跳帽MODE[1:0]和用于定义计算节点的节点顺序的节点开关MS[1:0]，系统分区包括单分区、双分区和四分区模式，计算节点包括计算节点0、计算节点1、计算节点2和计算节点3在内的若干个计算节点(可以用node0、node1、node2以及node3表示)，每一个计算节点内设有一个用于与所述硬件跳帽MODE[1:0]和节点开关MS[1:0]连接的现场可编程逻辑门阵列(Field Programmable Gate Array，现场可编程芯片)，且每一个计算节点内布局有两个CPU；

当系统为单分区时，当系统为单分区时，计算节点包含一个主节点和若干个从节点；当系统为双分区时，计算节点包含两个主节点和若干个从节点；当系统为四分区时，计算节点均为主节点；即当包含四个计算节点时，计算节点0为主节点，计算节点1、计算节点2、计算节点3均为从节点；当系统为双分区时，计算节点0和计算节点2为主节点，计算节点1和计算节点3为从节点；当系统为四分区时，4个计算节点均为主节点；

其中，在系统上电后，所述现场可编程芯片用于判断总复位信号(PLTRST)的发送目的地，同时，设置在管理板上的逻辑可编程芯片(Complex Programmable Logic Device，CPLD)用来判断每个计算节点收到总复位信号的先后顺序，并做相应延时后，再通知各计算节点可以开始做设备的复位reset，计算节点收到允许复位reset信号之后，开始做各分区下所有计算机节点对应连接设备的复位reset，在相同分区内的计算节点，需要先完成从节点的设备复位reset，再做主节点的设备复位reset，若有多个从节点，从节点按照节点顺序复位reset，然后控制完成主节点的设备复位reset。

如图2所示，硬件跳帽MODE[1:0]包含00、01以及10三种状态；

当所述硬件跳帽MODE[1:0]为00时，当前系统处于单分区状态，四个计算节点组成一套8路系统；

当所述硬件跳帽MODE[1:0]为01时，当前系统处于双分区状态，四个计算节点组成两套4路系统，计算节点0和计算节点1组成一套系统，计算节点2和计算节点3组成另一套系统，且两个系统相互独立；

当所述硬件跳帽MODE[1:0]为10时，当前系统处于四分区状态，四个计算节点分别是一套独立的系统。

在本发明实施例中，如图2所示，节点开关MS[1:0]包含11、10、01以及00四种状态，其中：

当MS[1:0]＝11,计算节点为节点0；当MS[1:0]＝10,计算节点为节点1；当MS[1:0]＝01,计算节点为节点2；当MS[1:0]＝00,计算节点为节点3。

在此基础上，结合图3所示，每一个计算节点内还设有与所述现场可编程芯片连接的平台管理控制器和PCIE设备，所述现场可编程芯片通过引脚A接收所述平台管理控制器发送的RST_总复位信号，所述现场可编程芯片通过引脚F向所述PCIE设备发送RST_DEVICE信号，每一个现场可编程芯片通过引脚G向所述逻辑可编程芯片发送RST_PLTRST_DETECE信号，每一个所述现场可编程芯片通过引脚H接收所述逻辑可编程芯片发送的RST_PLTRST_FEEDBACK信号；

所述计算节点0的现场可编程芯片通过引脚E向计算节点1的现场可编程芯片的引脚D发送总复位信号，计算节点0的现场可编程芯片通过引脚D接收计算节点1的现场可编程芯片的引脚E发送总复位信号，所述计算节点0的现场可编程芯片通过引脚C向计算节点3的现场可编程芯片的引脚B发送总复位信号，计算节点0的现场可编程芯片通过引脚C接收计算节点1的现场可编程芯片的引脚C发送总复位信号；

计算节点1的现场可编程芯片通过引脚B接收计算节点2的现场可编程芯片的引脚C发送总复位信号；

所述计算节点2的现场可编程芯片通过引脚E向计算节点3的现场可编程芯片的引脚D发送总复位信号，计算节点2的现场可编程芯片通过引脚D接收计算节点3的现场可编程芯片的引脚E发送总复位信号，计算节点2的现场可编程芯片通过引脚B接收计算节点3的现场可编程芯片的引脚C发送总复位信号。

为了便于说明，下述结合图3给出详细的技术实现：

(1)、当系统为单分区时，四个计算节点的8颗CPU之间的UPI信号需要相互连通；

在该实施例中，当系统为单分区时，计算节点0上的平台管理控制器发出RST_总复位信号，本节点的现场可编程芯片将RST_PLTRST_CPLD_CROSSO_8S信号通过引脚C发给计算节点3上的所述现场可编程芯片，通知现场可编程芯片本计算节点可以开始执行复位reset动作；

所述计算节点3的现场可编程芯片通过引脚B接收到RST_PLTRST_CPLD_CROSS1_8S后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，通过引脚C向计算节点2的现场可编程芯片的引脚B发送RST_PLTRST_CPLD_CROSS0_8S信号；

所述计算节点2的现场可编程芯片的引脚B接收到RST_PLTRST_CPLD_CROSS1_8S信号后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，通过引脚C向计算节点1的现场可编程芯片的引脚B发送RST_PLTRST_CPLD_CROSS0_8S信号；

所述计算节点1的现场可编程芯片的引脚B接收到RST_PLTRST_CPLD_CROSS1_8S信号后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，通过引脚C向计算节点0的现场可编程芯片的引脚B发送RST_PLTRST_CPLD_CROSS0_8S信号；

所述计算节点0的现场可编程芯片的引脚B接收到RST_PLTRST_CPLD_CROSS1_8S信号后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，即整个8路系统完成了所有PCIE设备的复位reset；

控制开始跑BIOS代码，CPU开始初始化，所有CPU的UPI信号完成连接。

(2)、当系统为双分区时，计算节点0和计算节点1组成分区0，计算节点2和计算节点3组成分区1；

其中，所述分区0和分区1之间的计算节点的UPI信号不需要连通，两个分区之间的复位reset时间需满足预设时间阈值，该预设时间阈值可以是10ms；

当系统为双分区时，当计算节点0上的平台管理控制器发出RST_总复位信号,本节点的现场可编程芯片将RST_PLTRST_DETECT信号发给逻辑可编程芯片；当计算节点2上的平台管理控制器发出RST_总复位信号,现场可编程芯片将RST_PLTRST_DETECT信号也发给逻辑可编程芯片；

逻辑可编程芯片在收到第一个RST_PLTRST_DETECT信号后，开始计时，同时向发出RST_PLTRST_DETECT信号的计算节点发送RST_PLTRST_FEEDBACK信号；

当主节点的现场可编程芯片收到RST_PLTRST_FEEDBACK信号信号后，现场可编程芯片将RST_PLTRST_CPLD_CROSS0_4S信号发给从节点的现场可编程芯片；

当从节点收到RST_PLTRST_CPLD_CROSS1_4S信号后，向本节点的PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，向主计算节点发送RST_PLTRST_CPLD_CROSS0_4S信号信号；

当主计算节点收到RST_PLTRST_CPLD_CROSS1_4S信号后，给本节点的PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，即整个4路系统完成了所有PCIE设备的复位reset；

系统开始跑BIOS代码，CPU开始初始化，所有CPU的UPI信号完成连接；

当逻辑可编程芯片计时到预设时间阈值的过程中,若收到另一个分区发送过来的RST_PLTRST_DETECT信号，则保持此分区的信号一直到计时结束，并当计时结束后，逻辑可编程芯片同时向发出RST_PLTRST_DETECT信号的计算节点发送RST_PLTRST_FEEDBACK信号，并继续在发出RST_PLTRST_DETECT信号的计算节点内执行复位reset动作；

当逻辑可编程芯片计时到预设时间阈值的过程中,没有收到另一个分区发送过来的RST_PLTRST_DETECT信号，逻辑可编程芯片内部将RESET_COUNT计数置为1，此时再收到另一个分区发送的RST_PLTRST_DETECT信号，逻辑可编程芯片内部先将RESET_COUNT计数置为0后，再发送RST_PLTRST_FEEDBACK信号，并继续在发出RST_PLTRST_DETECT信号的计算节点内执行复位reset动作。

(3)当系统四分区时，每个计算节点分别独立为一个分区，四个分区之间的计算节点的UPI信号不需要连通，四个分区之间的复位reset时间需满足预设时间阈值；

其中，当系统为四分区时，当计算节点上的平台管理控制器发出RST_总复位信号,本节点的现场可编程芯片将RESET_DETECT信号发给管理板上的逻辑可编程芯片，逻辑可编程芯片在收到第一个PLTRST_DETECT信号后，开始计时；

同时发送RST_PLTRST_FEEDBACK信号信号，给发出RST_PLTRST_DETECT信号的计算节点，此计算节点收到RST_PLTRST_FEEDBACK信号后，完成本节点所有PCIE设备的复位reset；

当逻辑可编程芯片计时到预设时间阈值的过程中,如果收到一个另外分区发送过来的RST_PLTRST_DETECT信号，则保持此分区的信号一直到计时结束，当计时结束后，按照上述内容继续在发出RST_PLTRST_DETECT信号的计算节点内执行复位reset动作；

当逻辑可编程芯片计时到预设时间阈值的过程中,如果收到多个另外分区发送过来的RST_PLTRST_DETECT信号，则保持第一个预设时间阈值的计时结束，发送PLTRST_FEEDBACK给收到第二个PLTRST_DETECT对应分区的计算节点，并同时开始计时；保持第二个10ms计时结束，发送RST_PLTRST_FEEDBACK信号给收到的第三个发送RST_PLTRST_DETECT信号的分区的计算节点，并同时开始计时；保持第三个预设时间阈值计时结束，发送RST_PLTRST_FEEDBACK信号给收到第四个RST_PLTRST_DETECT信号对应分区的计算节点，各计算节点收到RST_PLTRST_FEEDBACK信号后，在本计算节点内执行复位reset动作；

所有计算节点完成复位reset动作后，系统开始跑BIOS代码，CPU开始初始化。

在本发明实施例中，通过管理板上的CPLD，根据系统设置的不同分区，保证在双分区和四分区的情况下，不同分区之间的PLTRST的时间差，实现UPI信号的不连通；同时，PLTRST作为上电时序中最后一个可由CPLD控制输出的信号，保证此信号的时间差，能更准确保证UPI信号link不连通时的时间差。

以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。

Claims (10)

1.一种多节点服务器上电时序控制系统，其特征在于，包括用于对计算节点进行系统分区的硬件跳帽MODE[1:0]和用于定义计算节点的节点顺序的节点开关MS[1:0]，系统分区包括单分区、双分区和四分区模式，计算节点包括计算节点0、计算节点1、计算节点2和计算节点3在内的若干个计算节点，每一个计算节点内设有一个用于与所述硬件跳帽MODE[1:0]和节点开关MS[1:0]连接的现场可编程芯片，且每一个计算节点内布局有两个CPU，所述硬件跳帽MODE[1:0]包含00、01以及10三种状态；

当系统为单分区时，计算节点包含一个主节点和若干个从节点；当系统为双分区时，计算节点包含两个主节点和若干个从节点；当系统为四分区时，计算节点均为主节点；

其中，在系统上电后，所述现场可编程芯片用于判断总复位信号的发送目的地，同时，设置在管理板上的逻辑可编程芯片用来判断每个计算节点收到总复位信号的先后顺序，并做相应延时后，再通知各计算节点可以开始做设备的复位reset，计算节点收到允许复位reset信号之后，开始做各分区下所有计算机节点对应连接设备的复位reset，在相同分区内的计算节点，需要先完成从节点的设备复位reset，再做主节点的设备复位reset，若有多个从节点，从节点按照节点顺序复位reset，然后控制完成主节点的设备复位reset。

2.根据权利要求1所述的多节点服务器上电时序控制系统，其特征在于，当系统为单分区时，计算节点0为主节点，计算节点1、计算节点2、计算节点3均为从节点；当系统为双分区时，计算节点0和计算节点2为主节点，计算节点1和计算节点3为从节点；当系统为四分区时，4个计算节点均为主节点；

当所述硬件跳帽MODE[1:0]为00时，当前系统处于单分区状态，四个计算节点组成一套8路系统；

当所述硬件跳帽MODE[1:0]为01时，当前系统处于双分区状态，四个计算节点组成两套4路系统，计算节点0和计算节点1组成一套系统，计算节点2和计算节点3组成另一套系统，且两个系统相互独立；

当所述硬件跳帽MODE[1:0]为10时，当前系统处于四分区状态，四个计算节点分别是一套独立的系统。

3.根据权利要求2所述的多节点服务器上电时序控制系统，其特征在于，所述节点开关MS[1:0]包含11、10、01以及00四种状态，其中：

当MS[1:0]＝11,计算节点为节点0；当MS[1:0]＝10,计算节点为节点1；当MS[1:0]＝01,计算节点为节点2；当MS[1:0]＝00,计算节点为节点3。

4.根据权利要求3所述的多节点服务器上电时序控制系统，其特征在于，每一个计算节点内还设有与所述现场可编程芯片连接的平台管理控制器和PCIE设备，所述现场可编程芯片通过引脚A接收所述平台管理控制器发送的RST_总复位信号，所述现场可编程芯片通过引脚F向所述PCIE设备发送RST_DEVICE信号，每一个现场可编程芯片通过引脚G向所述逻辑可编程芯片发送RST_PLTRST_DETECE信号，每一个所述现场可编程芯片通过引脚H接收所述逻辑可编程芯片发送的RST_PLTRST_FEEDBACK信号；

所述计算节点0的现场可编程芯片通过引脚E向计算节点1的现场可编程芯片的引脚D发送总复位信号，计算节点0的现场可编程芯片通过引脚D接收计算节点1的现场可编程芯片的引脚E发送总复位信号，所述计算节点0的现场可编程芯片通过引脚C向计算节点3的现场可编程芯片的引脚B发送总复位信号，计算节点0的现场可编程芯片通过引脚C接收计算节点1的现场可编程芯片的引脚C发送总复位信号；

计算节点1的现场可编程芯片通过引脚B接收计算节点2的现场可编程芯片的引脚C发送总复位信号；

所述计算节点2的现场可编程芯片通过引脚E向计算节点3的现场可编程芯片的引脚D发送总复位信号，计算节点2的现场可编程芯片通过引脚D接收计算节点3的现场可编程芯片的引脚E发送总复位信号，计算节点2的现场可编程芯片通过引脚B接收计算节点3的现场可编程芯片的引脚C发送总复位信号。

5.根据权利要求4所述的多节点服务器上电时序控制系统，其特征在于，当系统为单分区时，四个计算节点的8颗CPU之间的UPI信号需要相互连通。

6.根据权利要求5所述的多节点服务器上电时序控制系统，其特征在于，当系统为单分区时，计算节点0上的平台管理控制器发出RST_总复位信号，本节点的现场可编程芯片将RST_PLTRST_CPLD_CROSSO_8S信号通过引脚C发给计算节点3上的所述现场可编程芯片；

所述计算节点3的现场可编程芯片通过引脚B接收到RST_PLTRST_CPLD_CROSS1_8S后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，通过引脚C向计算节点2的现场可编程芯片的引脚B发送RST_PLTRST_CPLD_CROSS0_8S信号；

所述计算节点2的现场可编程芯片的引脚B接收到RST_PLTRST_CPLD_CROSS1_8S信号后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，通过引脚C向计算节点1的现场可编程芯片的引脚B发送RST_PLTRST_CPLD_CROSS0_8S信号；

所述计算节点1的现场可编程芯片的引脚B接收到RST_PLTRST_CPLD_CROSS1_8S信号后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，通过引脚C向计算节点0的现场可编程芯片的引脚B发送RST_PLTRST_CPLD_CROSS0_8S信号；

所述计算节点0的现场可编程芯片的引脚B接收到RST_PLTRST_CPLD_CROSS1_8S信号后，控制向PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，即整个8路系统完成了所有PCIE设备的复位reset；

控制开始跑BIOS代码，CPU开始初始化，所有CPU的UPI信号完成连接。

7.根据权利要求5所述的多节点服务器上电时序控制系统，其特征在于，当系统为双分区时，计算节点0和计算节点1组成分区0，计算节点2和计算节点3组成分区1；

其中，所述分区0和分区1之间的计算节点的UPI信号不需要连通，两个分区之间的复位reset时间需满足预设时间阈值。

8.根据权利要求7所述的多节点服务器上电时序控制系统，其特征在于，当系统为双分区时，当计算节点0上的平台管理控制器发出RST_总复位信号,本节点的现场可编程芯片将RST_PLTRST_DETECT信号发给逻辑可编程芯片；当计算节点2上的平台管理控制器发出RST_总复位信号,现场可编程芯片将RST_PLTRST_DETECT信号也发给逻辑可编程芯片；

逻辑可编程芯片在收到第一个RST_PLTRST_DETECT信号后，开始计时，同时向发出RST_PLTRST_DETECT信号的计算节点发送RST_PLTRST_FEEDBACK信号；

当主节点的现场可编程芯片收到RST_PLTRST_FEEDBACK信号信号后，现场可编程芯片将RST_PLTRST_CPLD_CROSS0_4S信号发给从节点的现场可编程芯片；

当从节点收到RST_PLTRST_CPLD_CROSS1_4S信号后，向本节点的PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，向主计算节点发送RST_PLTRST_CPLD_CROSS0_4S信号信号；

当主计算节点收到RST_PLTRST_CPLD_CROSS1_4S信号后，给本节点的PCIE设备发出RST_DEVICE信号，当所有PCIE设备完成复位reset后，即整个4路系统完成了所有PCIE设备的复位reset；

系统开始跑BIOS代码，CPU开始初始化，所有CPU的UPI信号完成连接；

当逻辑可编程芯片计时到预设时间阈值的过程中,若收到另一个分区发送过来的RST_PLTRST_DETECT信号，则保持此分区的信号一直到计时结束，并当计时结束后，逻辑可编程芯片同时向发出RST_PLTRST_DETECT信号的计算节点发送RST_PLTRST_FEEDBACK信号，并继续在发出RST_PLTRST_DETECT信号的计算节点内执行复位reset动作；

当逻辑可编程芯片计时到预设时间阈值的过程中,没有收到另一个分区发送过来的RST_PLTRST_DETECT信号，逻辑可编程芯片内部将RESET_COUNT计数置为1，此时再收到另一个分区发送的RST_PLTRST_DETECT信号，逻辑可编程芯片内部先将RESET_COUNT计数置为0后，再发送RST_PLTRST_FEEDBACK信号，并继续在发出RST_PLTRST_DETECT信号的计算节点内执行复位reset动作。

9.根据权利要求5所述的多节点服务器上电时序控制系统，其特征在于，当系统四分区时，每个计算节点分别独立为一个分区，四个分区之间的计算节点的UPI信号不需要连通，四个分区之间的复位reset时间需满足预设时间阈值。

10.根据权利要求9所述的多节点服务器上电时序控制系统，其特征在于，当系统为四分区时，当计算节点上的平台管理控制器发出RST_总复位信号,本节点的现场可编程芯片将RESET_DETECT信号发给管理板上的逻辑可编程芯片，逻辑可编程芯片在收到第一个PLTRST_DETECT信号后，开始计时；

同时发送RST_PLTRST_FEEDBACK信号信号，给发出RST_PLTRST_DETECT信号的计算节点，此计算节点收到RST_PLTRST_FEEDBACK信号后，完成本节点所有PCIE设备的复位reset；

当逻辑可编程芯片计时到预设时间阈值的过程中,如果收到一个另外分区发送过来的RST_PLTRST_DETECT信号，则保持此分区的信号一直到计时结束，当计时结束后，按照上述内容继续在发出RST_PLTRST_DETECT信号的计算节点内执行复位reset动作；

当逻辑可编程芯片计时到预设时间阈值的过程中,如果收到多个另外分区发送过来的RST_PLTRST_DETECT信号，则保持第一个预设时间阈值的计时结束，发送PLTRST_FEEDBACK给收到第二个PLTRST_DETECT对应分区的计算节点，并同时开始计时；保持第二个10ms计时结束，发送RST_PLTRST_FEEDBACK信号给收到的第三个发送RST_PLTRST_DETECT信号的分区的计算节点，并同时开始计时；保持第三个预设时间阈值计时结束，发送RST_PLTRST_FEEDBACK信号给收到第四个RST_PLTRST_DETECT信号对应分区的计算节点，各计算节点收到RST_PLTRST_FEEDBACK信号后，在本计算节点内执行复位reset动作；

所有计算节点完成复位reset动作后，系统开始跑BIOS代码，CPU开始初始化。

Images