CN105808499A - 一种cpu互联装置以及多路服务器cpu互联拓扑结构 - Google Patents
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Abstract
本发明提供了一种CPU互联装置以及多路服务器CPU互联拓扑结构，该CPU互联装置包括：两个NC芯片和四个CPU，其中，CPU具有QPI总线接口，NC芯片具有QPI总线接口和NI总线接口；根据QPI链路，将这四个CPU顺序连接为四路配置结构，且一个NC芯片连接任意相邻的两个CPU，另一个NC芯片连接另外两个CPU。除QPI链路外，根据与NI总线接口相对应的NI线路，NC芯片可作为媒介以实现任意两个CPU之间的通信，且NC芯片的个数不受限制。由于CPU之间的两两连接不再局限于QPI链路，因此，本方案通过使用一定数量的该CPU互联装置，能够使更多路服务器的多个CPU之间进行互联。
Description
技术领域
本发明涉及计算机技术领域，特别涉及一种CPU互联装置以及多路服务器CPU互联拓扑结构。
背景技术
在金融、电信等关键业务行业，对服务器的计算速度、共享内存等基本要求较高。多路服务器，如八路服务器、十六路服务器，不仅可以满足这些基本要求，且在数据库应用、云计算等方面同样持有较大优势。
目前，多路服务器的多个CPU之间，可以通过QPI直连的方式进行连接。
但是，由于CPU自身的QPI链路数量有限，故现有的连接方式不能使更多路服务器的多个CPU之间进行互联。
发明内容
本发明提供了一种CPU互联装置以及多路服务器CPU互联拓扑结构，能够使更多路服务器的多个CPU之间进行互联。
为了达到上述目的，本发明是通过如下技术方案实现的：
一方面，本发明提供了一种CPU互联装置，包括：第一节点控制器NC芯片、第二NC芯片、第一CPU、第二CPU、第三CPU及第四CPU，其中，
所述第一NC芯片和第二NC芯片均具有第一数量的快速通道互联QPI总线接口和第二数量的NI总线接口，所述第一CPU、所述第二CPU、所述第三CPU及所述第四CPU均具有第三数量的QPI总线接口；
根据与所述QPI总线接口相对应的QPI链路，所述第一CPU通过所述QPI链路分别与所述第二CPU和所述第三CPU相连接，所述第四CPU通过所述QPI链路分别与所述第二CPU和所述第三CPU相连接；
所述第一NC芯片通过所述QPI链路分别与所述第一CPU和所述第三CPU相连接，所述第二NC芯片通过所述QPI链路分别与所述第二CPU和所述第四CPU相连接；
所述NI总线接口，用于实现任意两个NC芯片之间的连接。
进一步地，该CPU互联装置还包括：第一计算板和第二计算板，其中，
所述第一CPU和所述第二CPU安装在所述第一计算板上，所述第三CPU和所述第四CPU安装在所述第二计算板上。
进一步地，所述第一计算板，和/或，所述第二计算板，还包括：JordanCreek芯片、时钟bufferDB1900和复杂可编程逻辑器件CPLD中的任意一种或多种。
进一步地，所述第一数量为2个，所述第二数量为8个，所述第三数量为3个。
另一方面，本发明提供了一种多路服务器CPU互联拓扑结构，包括：信号背板、第一NC板、第二NC板，以及第四数量的上述任意一种CPU互联装置，其中，
所述信号背板用于连接第四数量的所述第一计算板和第四数量的所述第二计算板；
第四数量的所述第一NC芯片安装在所述第一NC板上，第四数量的所述第二NC芯片安装在所述第二NC板上；
根据与所述NI总线接口相对应的NI线路，第四数量的所述第一NC芯片均通过所述NI线路进行两两连接，以及第四数量的所述第二NC芯片均通过所述NI线路进行两两连接。
进一步地，所述第一NC板，和/或，所述第二NC板，还包括：20个MPO光口连接器，其中，所述MPO光口连接器用于通过光纤，实现两个NC板之间的连接。
进一步地，所述第一CPU以所述第一计算板为媒介，通过所述QPI链路与所述第二CPU相连接。
进一步地，所述第一CPU以所述第一计算板、所述信号背板、所述第二计算板为媒介，通过所述QPI链路与所述第三CPU相连接。
进一步地，所述第一NC板，和/或，所述第二NC板，与第四数量的所述第一计算板和第四数量的所述第二计算板相连接。
进一步地，所述信号背板、所述第一NC板、所述第二NC板、所述第一计算板和所述第二计算板均采用无源设计；
所述信号背板，还用于连接系统管理控制器SMC和供电电源，其中，所述SMC用于根据智能平台管理总线IPMB总线协议，和/或，系统管理总线SMBus总线协议以实现监控CPU温度、调节CPU风扇转速、监控所述供电电源工作状态中的任意一种或多种。
进一步地，所述第四数量为4个。
本发明提供了一种CPU互联装置以及多路服务器CPU互联拓扑结构，CPU互联装置包括：两个NC芯片和四个CPU，其中，CPU具有QPI总线接口，NC芯片具有QPI总线接口和NI总线接口；根据QPI链路，将这四个CPU顺序连接为四路配置结构，且一个NC芯片连接任意相邻的两个CPU，另一个NC芯片连接另外两个CPU。除QPI链路外，根据与NI总线接口相对应的NI线路，NC芯片可作为媒介以实现任意两个CPU之间的通信，且NC芯片的个数不受限制。由于CPU之间的两两连接不再局限于QPI链路，因此，本发明通过使用一定数量的该CPU互联装置，能够使更多路服务器的多个CPU之间进行互联。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施例提供的一种CPU互联装置的结构示意图；
图2是本发明一实施例提供的另一种CPU互联装置的结构示意图；
图3是本发明一实施例提供的一种16路服务器CPU互联拓扑结构的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例提供了一种CPU互联装置10，可以包括：
第一NC(Nodecontroller，节点控制器)芯片101、第二NC芯片102、第一CPU103、第二CPU104、第三CPU105及第四CPU106，其中，
所述第一NC芯片101和第二NC芯片102均具有第一数量的QPI(QuickPathInterconnect，快速通道互联)总线接口和第二数量的NI(Seders)总线接口，所述第一CPU103、所述第二CPU104、所述第三CPU105及所述第四CPU106均具有第三数量的QPI总线接口；
根据与所述QPI总线接口相对应的QPI链路，所述第一CPU103通过所述QPI链路分别与所述第二CPU104和所述第三CPU105相连接，所述第四CPU106通过所述QPI链路分别与所述第二CPU104和所述第三CPU105相连接；
所述第一NC芯片101通过所述QPI链路分别与所述第一CPU103和所述第三CPU105相连接，所述第二NC芯片102通过所述QPI链路分别与所述第二CPU104和所述第四CPU106相连接；
所述NI总线接口，用于实现任意两个NC芯片之间的连接。
本发明实施例提供了一种CPU互联装置，包括：两个NC芯片和四个CPU，其中，CPU具有QPI总线接口，NC芯片具有QPI总线接口和NI总线接口；根据QPI链路，将这四个CPU顺序连接为四路配置结构，且一个NC芯片连接任意相邻的两个CPU，另一个NC芯片连接另外两个CPU。除QPI链路外，根据与NI总线接口相对应的NI线路，NC芯片可作为媒介以实现任意两个CPU之间的通信，且NC芯片的个数不受限制。由于CPU之间的两两连接不再局限于QPI链路，因此，本发明实施例通过使用一定数量的该CPU互联装置，能够使更多路服务器的多个CPU之间进行互联。
在本实施例中，为了保证两个CPU之间通信的有效性、实时性及完整性等效果，对于QPI链路直连的方式，任意两个CPU之间最多可以通过一个CPU作为媒介，以实现这两个CPU之间的正常通信。例如，在图1中，以第一CPU103为例，其与第二CPU104和第三CPU105均直连，故可以直接进行通信。而对于第四CPU106，虽然第一CPU103与第四CPU106未进行直连，但第一CPU103可以经由第二CPU104或第三CPU105以与第四CPU106进行通信，以及可以依次经由第一NC芯片101和第三CPU105以与第四CPU106进行通信，或可以依次经由第二CPU104和第二NC芯片102以与第四CPU106进行通信。但是，若第一CPU103和第二CPU104之间的QPI链路出现错误，则不能依次经由第三CPU105和第四CPU106这两个CPU以与第二CPU104进行通信。
此外，若第一CPU103和第三CPU105之间的QPI链路出现错误，第一CPU103可以经由第一NC芯片101与第三CPU105进行通信。进一步地，若通过与NI总线接口相对应的NI线路将第一NC芯片101和第二NC芯片102进行连接，那么第一CPU103还可以依次经由第二CPU104、第二NC芯片102和第一NC芯片101，从而与第三CPU105进行通信。
由于不同CPU之间的连接通信基于相同实现原理，故本实施例在此不作详细地全面描述。
因此，NC芯片的使用不仅增加了任意两个CPU之间所可以使用的通信线路的数量，而且在某一连接线路出现问题时同样可以保证CPU之间的正常通信，故使该CPU互联装置具有一定的容错作用。
如图2所示，本发明实施例提供了另一种CPU互联装置20，可以包括：
第一NC芯片201、第二NC芯片202、第一CPU203、第二CPU204、第三CPU205及第四CPU206，第一计算板207和第二计算板208，其中，
所述第一CPU203和所述第二CPU204安装在所述第一计算板207上，所述第三CPU205和所述第四CPU206安装在所述第二计算板208上；
所述第一NC芯片201和第二NC芯片202均具有2个QPI总线接口和8个NI总线接口，所述第一CPU203、所述第二CPU204、所述第三CPU205及所述第四CPU206均具有3个QPI总线接口；
根据与所述QPI总线接口相对应的QPI链路，所述第一CPU203通过所述QPI链路分别与所述第二CPU204和所述第三CPU205相连接，所述第四CPU206通过所述QPI链路分别与所述第二CPU204和所述第三CPU205相连接；
所述第一NC芯片201通过所述QPI链路分别与所述第一CPU203和所述第三CPU205相连接，所述第二NC芯片202通过所述QPI链路分别与所述第二CPU204和所述第四CPU206相连接；
所述NI总线接口，用于实现任意两个NC芯片之间的连接。
在图2中，以第一CPU203为例，其与第二CPU204和第三CPU205均直连，故可以直接进行通信。此外，第一CPU203同样可以经由第一NC芯片201与第三CPU205进行通信。
以第一CPU203与第四CPU206进行通信为例，可以通过下述四种通信方式中的任意一种来实现：经由第三CPU205；经由第二CPU204；依次经由第一NC芯片201和第三CPU205；依次经由第二CPU204和第二NC芯片202。进一步地，若通过与NI总线接口相对应的NI线路将第一NC芯片201和第二NC芯片202进行连接，那么第一CPU203还可以依次经由第一NC芯片101和第二NC芯片102以与第四CPU206进行通信。
同样的，由于两个CPU之间的通信可以通过多种通信方式，故本实施例所提供的CPU互联装置同样具有一定的容错作用。由于不同CPU之间的连接通信基于相同实现原理，故本实施例在此不作详细地全面描述。
在一种可能的实现方式中，所述第一计算板207和所述第二计算板208，还包括JordanCreek芯片、时钟bufferDB1900和CPLD中的任意一种或多种。
详细地，JordanCreek芯片为存储缓冲器，可以作为媒介芯片以实现CPU和内存条之间的连接。时钟bufferDB1900可以对需要分配时钟的单元模块，如CPU、JordanCreek等，进行时钟的分配。CPLD可以对CPU进行逻辑控制，如控制其上电时序等。
在本实施例中，由于服务器机柜宽度可以使用标准尺寸，如600mm，同时考虑计算板上各种资源的结合分配，如内存、电容、电阻及走线等，故可以将两个CPU安装在同一块计算板上。此外，该计算板可以为电脑主板。
为使本发明的目的、技术方案和优点更加清楚，下面结合附图及具体实施例对本发明作进一步地详细描述。
如图3所示，本发明一个实施例提供了一种16路服务器CPU互联拓扑结构，该拓扑结构可以包括：
信号背板30、第一NC板40、第二NC板50，以及4个上述任意一种CPU互联装置20，其中，
所述信号背板30用于连接4个所述第一计算板207和4个所述第二计算板208；
4个所述第一NC芯片201安装在所述第一NC板40上，4个所述第二NC芯片202安装在所述第二NC板50上；
根据与所述NI总线接口相对应的NI线路，4个所述第一NC芯片201均通过所述NI线路进行两两连接，4个所述第二NC芯片202均通过所述NI线路进行两两连接。
详细地，同一NC板上的不同NC芯片之间的NI线路连接，可以通过NC板的内置电路得以实现。
在图3中，可以将其中的4个CPU互联装置由上及下依次标记为装置1、装置2、装置3和装置4。针对装置1来说，以其中的第一CPU203为例，由于第一CPU203与第二CPU204、第一CPU203与第三CPU205均直连，故可以直接进行通信。此外，第一CPU203同样可以经由第一NC芯片201与第三CPU205进行通信。另外，以其中的第一CPU203和第四CPU206进行通信为例，可以通过下述四种通信方式中的任意一种来实现：经由第三CPU205；经由第二CPU204；依次经由第一NC芯片201和第三CPU205；依次经由第二CPU204和第二NC芯片202。
以装置1中的第一CPU203与装置4中的第一CPU203进行通信为例，可以通过下述三种通信方式中的任意一种来实现：依次经由装置1中的第一NC芯片201和装置4中的第一NC芯片201；依次经由装置1中的第一NC芯片201、装置4中的第一NC芯片201和装置4中的第三CPU205；依次经由装置1中的第三CPU205、装置1中的第一NC芯片201和装置4中的第一NC芯片201。
以装置1中的第一CPU203与装置4中的第二CPU204进行通信为例，可以通过下述两种通信方式中的任意一种来实现：依次经由装置1中的第一NC芯片201、装置4中的第一NC芯片201和装置4中的第一CPU203；依次经由装置1中的第二CPU204、装置1中的第二NC芯片202和装置4中的第二NC芯片202。
由于不同CPU之间的连接通信基于相同实现原理，故本实施例在此不作详细地全面描述。
在本实施例中，由于NC芯片可作为媒介以实现任意两个CPU之间的通信，且NC芯片的个数不受限制，因此，除了QPI链路，还可以结合NI线路以实现任意两个CPU之间的连接通信，从而可以实现多路服务器的多个CPU之间的互联通信。
在本实施例中，不同的两个CPU之间可以通过不同的QPI连接方式进行连接通信。例如，所述第一CPU203以所述第一计算板207为媒介，通过所述QPI链路与所述第二CPU204相连接；所述第一CPU203依次以所述第一计算板207、所述信号背板30、所述第二计算板208为媒介，通过所述QPI链路与所述第三CPU205相连接。
为了能够通过QPI链路，使NC芯片和相应CPU之间保持连接通信，所述第一NC板40与4个所述第一计算板207和4个所述第二计算板208相连接；相同的，所述第二NC板50与4个所述第一计算板207和4个所述第二计算板208相连接。例如，第一CPU203可以依次通过第一计算板207和第一NC板40，从而实现其与第一NC芯片之间的QPI链路连接。
在本实施例，所述信号背板30、所述第一NC板40、所述第二NC板50、所述第一计算板207和所述第二计算板208均可以采用无源设计。由于所提出的多路服务器CPU互联拓扑结构可以采用无源设计，故可以采用外部电源统一供电的供电方式，因此可以实现该拓扑结构的集中供电、集中散热、集中管理等功能，且有益于节能降耗。
此外，所述信号背板30还可以连接SMC和供电电源。其中，该供电电源可以通过特定的供电模块对该拓扑结构中的每一个单元模块进行供电；所述SMC可以根据IPMB总线协议和SMBus总线协议以实现监控CPU温度、调节CPU风扇转速、监控所述供电电源工作状态中的任意一种或多种。因此，可以使信号背板与SMC进行连接，故可以使SMC与各单元模块保持连接通信，从而可以实现对整个系统进行监控、管理和诊断测试的效果。
在一种可能的实现方式中，所述第一NC板40和所述第二NC板50，还包括20个MPO(Multi-fiberPushOn)光口连接器，其中，所述MPO光口连接器用于通过光纤，实现两个NC板之间的连接。例如，可以将所述第一NC板40和所述第二NC板50通过光纤进行连接，以使全部8个NC芯片之间两两互联，以增加相应的任意两个CPU互联方式的多样性，以及增强该拓扑结构的容错性。
那么，同样以装置1中的第一CPU203与装置4中的第二CPU204进行通信为例，除上述两种通信方式外，可以通过下述三种通信方式中的任意一种来实现：依次经由装置1中的第一NC芯片201和装置4中的第二NC芯片202；依次经由装置1中的第一NC芯片201、装置4中的第二NC芯片202和装置4中的第四CPU206；依次经由装置1中的第三CPU205、装置1中的第一NC芯片201和装置4中的第二NC芯片202。
此外，基于上述连接方式，同样可以实现32路服务器CPU互联拓扑结构。例如，根据如图3所示的16路服务器CPU互联拓扑结构，当存在两个该16路服务器CPU互联拓扑结构时，可以分别将其中的两个第一NC板40通过光纤进行连接，以使两个第一NC板40上的8个第一NC芯片201通过NI线路进行两两连接；以及将其中的两个第二NC板50通过光纤进行连接，以使两个第二NC板50上的8个第二NC芯片202通过NI线路进行两两连接，从而最终达到32个CPU均能两两互联通信的效果。
由于32路服务器CPU互联拓扑结构中的不同CPU之间的连接通信，与以上所述的16路服务器CPU互联拓扑结构基于相同实现原理，故本实施例在此不作详细地全面描述。
因此，基于上述连接方式，以及CPU之间的互联拓扑关系，可以实现更多路服务器CPU互联拓扑结构，增强拓扑结构的容错性，且能够保证任意两个CPU之间通信的有效性、实时性及完整性等。
综上所述，本发明的各个实施例至少具有如下有益效果：
1、本发明实施例中，提供了一种CPU互联装置，包括：两个NC芯片和四个CPU，其中，CPU具有QPI总线接口，NC芯片具有QPI总线接口和NI总线接口；根据QPI链路，将这四个CPU顺序连接为四路配置结构，且一个NC芯片连接任意相邻的两个CPU，另一个NC芯片连接另外两个CPU。除QPI链路外，根据与NI总线接口相对应的NI线路，NC芯片可作为媒介以实现任意两个CPU之间的通信，且NC芯片的个数不受限制。由于CPU之间的两两连接不再局限于QPI链路，因此，本发明实施例通过使用一定数量的该CPU互联装置，能够使更多路服务器的多个CPU之间进行互联。
2、本发明实施例中，NC芯片的使用不仅增加了任意两个CPU之间所可以使用的通信线路的数量，而且在某一连接线路出现问题时同样可以保证CPU之间的正常通信，故使该CPU互联装置具有一定的容错作用。
3、本发明实施例中，由于NC芯片可作为媒介以实现任意两个CPU之间的通信，且NC芯片的个数不受限制，因此，除了QPI链路，还可以结合NI线路以实现任意两个CPU之间的连接通信，从而可以实现多路服务器的多个CPU之间的互联通信。
4、本发明实施例中，由于所提出的多路服务器CPU互联拓扑结构可以采用无源设计，故可以采用外部电源统一供电的供电方式，因此可以实现该拓扑结构的集中供电、集中散热、集中管理等功能，且有益于节能降耗。
5、本发明实施例中，可以使信号背板与SMC进行连接，故可以使SMC与各单元模块保持连接通信，从而可以实现对整个系统进行监控、管理和诊断测试的效果。
6、本发明实施例中，基于所述连接方式，以及CPU之间的互联拓扑关系，可以实现更多路服务器CPU互联拓扑结构，增强拓扑结构的容错性，且能够保证任意两个CPU之间通信的有效性、实时性及完整性等。
需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个〃·····”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同因素。
最后需要说明的是：以上所述仅为本发明的较佳实施例，仅用于说明本发明的技术方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均包含在本发明的保护范围内。
Claims (10)
1.一种CPU互联装置，其特征在于，包括：第一节点控制器NC芯片、第二NC芯片、第一CPU、第二CPU、第三CPU及第四CPU，其中，
所述第一NC芯片和第二NC芯片均具有第一数量的快速通道互联QPI总线接口和第二数量的NI总线接口，所述第一CPU、所述第二CPU、所述第三CPU及所述第四CPU均具有第三数量的QPI总线接口；
根据与所述QPI总线接口相对应的QPI链路，所述第一CPU通过所述QPI链路分别与所述第二CPU和所述第三CPU相连接，所述第四CPU通过所述QPI链路分别与所述第二CPU和所述第三CPU相连接；
所述第一NC芯片通过所述QPI链路分别与所述第一CPU和所述第三CPU相连接，所述第二NC芯片通过所述QPI链路分别与所述第二CPU和所述第四CPU相连接；
所述NI总线接口，用于实现任意两个NC芯片之间的连接。
2.根据权利要求1所述的CPU互联装置，其特征在于，进一步包括：第一计算板和第二计算板，其中，
所述第一CPU和所述第二CPU安装在所述第一计算板上，所述第三CPU和所述第四CPU安装在所述第二计算板上。
3.根据权利要求2所述的CPU互联装置，其特征在于，所述第一计算板，和/或，所述第二计算板，进一步包括：JordanCreek芯片、时钟bufferDB1900和复杂可编程逻辑器件CPLD中的任意一种或多种。
4.根据权利要求2所述的CPU互联装置，其特征在于，所述第一数量为2个，所述第二数量为8个，所述第三数量为3个。
5.一种多路服务器CPU互联拓扑结构，其特征在于，包括：信号背板、第一NC板、第二NC板，以及第四数量的如权利要求2至4中任一所述的CPU互联装置，其中，
所述信号背板用于连接第四数量的所述第一计算板和第四数量的所述第二计算板；
第四数量的所述第一NC芯片安装在所述第一NC板上，第四数量的所述第二NC芯片安装在所述第二NC板上；
根据与所述NI总线接口相对应的NI线路，第四数量的所述第一NC芯片均通过所述NI线路进行两两连接，以及第四数量的所述第二NC芯片均通过所述NI线路进行两两连接。
6.根据权利要求5所述的多路服务器CPU互联拓扑结构，其特征在于，所述第一NC板，和/或，所述第二NC板，进一步包括：20个MPO光口连接器，其中，所述MPO光口连接器用于通过光纤，实现两个NC板之间的连接。
7.根据权利要求5所述的多路服务器CPU互联拓扑结构，其特征在于，
所述第一CPU以所述第一计算板为媒介，通过所述QPI链路与所述第二CPU相连接；
和/或，
所述第一CPU以所述第一计算板、所述信号背板、所述第二计算板为媒介，通过所述QPI链路与所述第三CPU相连接。
8.根据权利要求7所述的多路服务器CPU互联拓扑结构，其特征在于，所述第一NC板，和/或，所述第二NC板，与第四数量的所述第一计算板和第四数量的所述第二计算板相连接。
9.根据权利要求5所述的多路服务器CPU互联拓扑结构，其特征在于，
所述信号背板、所述第一NC板、所述第二NC板、所述第一计算板和所述第二计算板均采用无源设计；
所述信号背板，进一步用于连接系统管理控制器SMC和供电电源，其中，所述SMC用于根据智能平台管理总线IPMB总线协议，和/或，系统管理总线SMBus总线协议以实现监控CPU温度、调节CPU风扇转速、监控所述供电电源工作状态中的任意一种或多种。
10.根据权利要求5至9中任一所述的多路服务器CPU互联拓扑结构，其特征在于，所述第四数量为4个。
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20160727 |
|
| WD01 | Invention patent application deemed withdrawn after publication |