CN107396586A - 一种减少背板层叠的upi互连系统 - Google Patents

一种减少背板层叠的upi互连系统 Download PDF

Info

Publication number
CN107396586A
CN107396586A CN201710626098.5A CN201710626098A CN107396586A CN 107396586 A CN107396586 A CN 107396586A CN 201710626098 A CN201710626098 A CN 201710626098A CN 107396586 A CN107396586 A CN 107396586A
Authority
CN
China
Prior art keywords
connector
differential pairs
upi
mainboard
backboard
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710626098.5A
Other languages
English (en)
Inventor
宗艳艳
薛广营
贡维
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhengzhou Yunhai Information Technology Co Ltd
Original Assignee
Zhengzhou Yunhai Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhengzhou Yunhai Information Technology Co Ltd filed Critical Zhengzhou Yunhai Information Technology Co Ltd
Priority to CN201710626098.5A priority Critical patent/CN107396586A/zh
Publication of CN107396586A publication Critical patent/CN107396586A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/14—Mounting supporting structure in casing or on frame or rack
    • H05K7/1438—Back panels or connecting means therefor; Terminals; Coding means to avoid wrong insertion
    • H05K7/1447—External wirings; Wiring ducts; Laying cables
    • H05K7/1449—External wirings; Wiring ducts; Laying cables with connections to the back board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/14—Mounting supporting structure in casing or on frame or rack
    • H05K7/1438—Back panels or connecting means therefor; Terminals; Coding means to avoid wrong insertion
    • H05K7/1447—External wirings; Wiring ducts; Laying cables
    • H05K7/1451—External wirings; Wiring ducts; Laying cables with connections between circuit boards or units
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/14—Mounting supporting structure in casing or on frame or rack
    • H05K7/1438—Back panels or connecting means therefor; Terminals; Coding means to avoid wrong insertion
    • H05K7/1459—Circuit configuration, e.g. routing signals

Abstract

本发明公开了一种减少背板层叠的UPI互连系统，属于PCB设计技术领域，本发明基于主板上交叉不影响层叠，在主板进行UPI交叉，从而在背板上UPI是直接互连的，PCB背板上下两个连接器直接互连，没有交叉，两层布线层即可布完，避免了背板进行交叉不能同一层走线造成需要四层布线层，减少了背板层数，降低了背板成本。

Description

一种减少背板层叠的UPI互连系统
技术领域
本发明涉及PCB设计技术领域，尤其是一种减少背板层叠的UPI互连系统。
背景技术
如图1所示，关于8路UPI(英文：Intel Ultra Path Interconnect，中文：因特尔超路径连接)拓扑设计，Intel公司提供的说明书上明确定义的必须有一个交叉，这样性能达到最优。8路服务器的设计一般是两个CPU主板和一个背板进行互连，还有一些其他的IO。如图2所示，现有设计方案中，4颗CPU在主板内互连形成一个圈，然后在背板进行交叉，一颗CPU对应着一个连接器，TX和RX都在一个连接器上做分配。如图3所示，由于连接器管脚间距的限制，每排只能出一对差分信号，这样一组UPI TX和RX各20对差分对，如果选择6*10的连接器(10排，一排6个差分对)不交叉的话需要2个内层布线层，如果交叉的话，需要4个内层布线层，这会导致背板的层叠很多。
发明内容
本发明的目的是提供一种减少背板层叠的UPI互连方法，解决UPI在背板交叉造成背板层数多、成本高的问题。
为实现上述目的，本发明采用下述技术方案：
一种减少背板层叠的UPI互连系统，包括两组主板和一组背板，两组主板分别设置四颗CPU，分别为第一主板设置CPU0、CPU1、CPU2、CPU3，CPU0、CPU1、CPU2、CPU3依次进行连接形成一个连接回路，主板上CPU0、CPU1分别与第一连接器、第二连接器对应连接；第二主板设置CPU4、CPU5、CPU6、CPU7，CPU4、CPU5、CPU6、CPU7依次连接形成一个连接回路，主板上CPU4、CPU5分别与第五连接器、第六连接器对应连接；
所述CPU0与第一连接器的连接关系形成第一连接，所述CPU1与第二连接器的连接关系形成第二连接，所述第一连接与第二连接在主板上进行交叉，主板上的第一连接器与背板上的第一镜像连接器连接，主板上的第二连接器与背板上的第二镜像连接器连接；所述CPU4与第五连接器的连接关系形成第五连接，所述CPU5与第六连接器的连接关系形成第六连接，所述第五连接与第六连接在主板上进行交叉，主板上的第五连接器与背板上的第五镜像连接器连接，主板上的第六连接器与背板上的第六镜像连接器连接；所述第一镜像连接器与第六镜像连接器进行直连，所述第二镜像连接器与第五镜像连接器进行直连。
进一步地，所述CPU对应三个端口的UPI，每个UPI对应一个连接器，所述CPU0的一个端口UPI与第一连接器连接，所述CPU1的一个端口UPI与第二连接器连接，所述CPU5的一个端口UPI与第五连接器连接，所述CPU6的一个端口UPI与第六连接器连接。
进一步地，所述UPI分别与在所述连接器上进行分配的20对TX差分对信号线和20对RX差分对信号线进行连接，TX0差分对和RX0差分对在第一连接器上面进行分配，TX0'差分对和RX0'差分对在第一镜像连接器上面进行分配；TX1差分对和RX1差分对在第二连接器上面进行分配，TX1'差分对和RX1'差分对在第二镜像连接器上面进行分配；TX4差分对和RX4差分对在第五连接器上面进行分配，TX4'差分对和RX4'差分对在第五连接器上面进行分配；TX5差分对和RX5差分对在第六连接器上面进行分配，TX5'差分对和RX5'差分对在第六镜像连接器上面进行分配。
进一步地，所述CPU0的一个端口UPI与TX0差分对连接，所述CPU1的一个端口UPI与TX1差分对连接，所述CPU4的一个端口UPI与TX4差分对连接，所述CPU5的一个端口UPI与TX5差分对连接；所述RX0差分对与RX0'差分对连接，所述RX1差分对与RX1'差分对连接，所述RX4差分对与RX4'差分对连接，所述RX5差分对与RX5'差分对连接；所述TX0'差分对与TX5'差分对连接；所述TX1'差分对与TX4'差分对连接。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本发明提供了一种减少背板层叠的UPI互连系统，基于主板上交叉不影响层叠，在主板进行UPI交叉，从而在背板上UPI是直接互连的，PCB背板上下两个连接器直接互连，没有交叉，两层布线层即可布完，避免了背板进行交叉不能同一层走线造成需要四层布线层，减少了背板层数，降低了背板成本。
附图说明
图1是Intel8路UPI互联拓扑原理图；
图2是背板UPI交叉情形下主板和背板连接关系示意图；
图3是背板互连下PCB布线层走线图；
图4是本发明背板直连情形下的主板和背板连接关系示意图。
具体实施方式
为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
主板还有其他的总线，比如PCIe3.0，这样在主板上CPU和连接器互连时进行交叉，由于其他总线布线缘故，对于连接器的布线所需层的瓶颈已经不是UPI了，所以即便在主板上交叉，也不影响主板的层叠。本发明就是基于主板上交叉不影响层叠为基础，在主板进行UPI交叉，如图4所示，一种减少背板层叠的UPI互连系统，包括两组主板和一组背板，两组主板分别设置四颗CPU，分别为第一主板设置CPU0、CPU1、CPU2、CPU3，CPU0、CPU1、CPU2、CPU3依次进行连接形成一个连接回路，第二主板设置CPU4、CPU5、CPU6、CPU7，CPU4、CPU5、CPU6、CPU7依次连接形成一个连接回路。
每颗CPU对应三个端口的UPI，每个UPI对应一个连接器，CPU0的一个端口UPI与第一连接器连接，CPU1的一个端口UPI与第二连接器连接，CPU5的一个端口UPI与第五连接器连接，CPU6的一个端口UPI与第六连接器连接。
UPI分别与在所述连接器上进行分配的20对TX差分对信号线和20对RX差分对信号线进行连接，TX0差分对和RX0差分对在第一连接器上面进行分配，TX0'差分对和RX0'差分对在第一镜像连接器上面进行分配；TX1差分对和RX1差分对在第二连接器上面进行分配，TX1'差分对和RX1'差分对在第二镜像连接器上面进行分配；TX4差分对和RX4差分对在第五连接器上面进行分配，TX4'差分对和RX4'差分对在第五连接器上面进行分配；TX5差分对和RX5差分对在第六连接器上面进行分配，TX5'差分对和RX5'差分对在第六镜像连接器上面进行分配。
CPU0的一个端口UPI与TX0差分对连接，CPU1的一个端口UPI与TX1差分对连接，CPU4的一个端口UPI与TX4差分对连接，CPU5的一个端口UPI与TX5差分对连接；RX0差分对与RX0'差分对连接，RX1差分对与RX1'差分对连接，RX4差分对与RX4'差分对连接，RX5差分对与RX5'差分对连接；TX0'差分对与TX5'差分对连接；TX1'差分对与TX4'差分对连接。
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (4)

1.一种减少背板层叠的UPI互连系统，包括两组主板和一组背板，两组主板分别设置四颗CPU，分别为第一主板设置CPU0、CPU1、CPU2、CPU3，CPU0、CPU1、CPU2、CPU3依次进行连接形成一个连接回路，主板上CPU0、CPU1分别与第一连接器、第二连接器对应连接；第二主板设置CPU4、CPU5、CPU6、CPU7，CPU4、CPU5、CPU6、CPU7依次连接形成一个连接回路，主板上CPU4、CPU5分别与第五连接器、第六连接器对应连接；其特征是，
所述CPU0与第一连接器的连接关系形成第一连接，所述CPU1与第二连接器的连接关系形成第二连接，所述第一连接与第二连接在主板上进行交叉，主板上的第一连接器与背板上的第一镜像连接器连接，主板上的第二连接器与背板上的第二镜像连接器连接；所述CPU4与第五连接器的连接关系形成第五连接，所述CPU5与第六连接器的连接关系形成第六连接，所述第五连接与第六连接在主板上进行交叉，主板上的第五连接器与背板上的第五镜像连接器连接，主板上的第六连接器与背板上的第六镜像连接器连接；所述第一镜像连接器与第六镜像连接器进行直连，所述第二镜像连接器与第五镜像连接器进行直连。
2.如权利要求1所述的一种减少背板层叠的UPI互连方法，其特征是，所述CPU对应三个端口的UPI，每个UPI对应一个连接器，所述CPU0的一个端口UPI与第一连接器连接，所述CPU1的一个端口UPI与第二连接器连接，所述CPU5的一个端口UPI与第五连接器连接，所述CPU6的一个端口UPI与第六连接器连接。
3.如权利要求2所述的一种减少背板层叠的UPI互连方法，其特征是，所述UPI分别与在所述连接器上进行分配的20对TX差分对信号线和20对RX差分对信号线进行连接，TX0差分对和RX0差分对在第一连接器上面进行分配，TX0'差分对和RX0'差分对在第一镜像连接器上面进行分配；TX1差分对和RX1差分对在第二连接器上面进行分配，TX1'差分对和RX1'差分对在第二镜像连接器上面进行分配；TX4差分对和RX4差分对在第五连接器上面进行分配，TX4'差分对和RX4'差分对在第五连接器上面进行分配；TX5差分对和RX5差分对在第六连接器上面进行分配，TX5'差分对和RX5'差分对在第六镜像连接器上面进行分配。
4.如权利要求3所述的一种减少背板层叠的UPI互连方法，其特征是，所述CPU0的一个端口UPI与TX0差分对连接，所述CPU1的一个端口UPI与TX1差分对连接，所述CPU4的一个端口UPI与TX4差分对连接，所述CPU5的一个端口UPI与TX5差分对连接；所述RX0差分对与RX0'差分对连接，所述RX1差分对与RX1'差分对连接，所述RX4差分对与RX4'差分对连接，所述RX5差分对与RX5'差分对连接；所述TX0'差分对与TX5'差分对连接；所述TX1'差分对与TX4'差分对连接。
CN201710626098.5A 2017-07-27 2017-07-27 一种减少背板层叠的upi互连系统 Pending CN107396586A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710626098.5A CN107396586A (zh) 2017-07-27 2017-07-27 一种减少背板层叠的upi互连系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710626098.5A CN107396586A (zh) 2017-07-27 2017-07-27 一种减少背板层叠的upi互连系统

Publications (1)

Publication Number Publication Date
CN107396586A true CN107396586A (zh) 2017-11-24

Family

ID=60341810

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710626098.5A Pending CN107396586A (zh) 2017-07-27 2017-07-27 一种减少背板层叠的upi互连系统

Country Status (1)

Country Link
CN (1) CN107396586A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10489341B1 (en) * 2018-06-25 2019-11-26 Quanta Computer Inc. Flexible interconnect port connection
CN111090967A (zh) * 2019-11-29 2020-05-01 苏州浪潮智能科技有限公司 一种pcb布局结构、方法、布线方法及服务器主板
TWI706258B (zh) * 2018-09-26 2020-10-01 廣達電腦股份有限公司 計算裝置
CN113868045A (zh) * 2021-09-02 2021-12-31 苏州浪潮智能科技有限公司 一种超路径互联链路筛选分类方法、装置及介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070226456A1 (en) * 2006-03-21 2007-09-27 Mark Shaw System and method for employing multiple processors in a computer system
CN201327640Y (zh) * 2005-12-28 2009-10-14 华为技术有限公司 一种超传输总线接口板间互连结构
CN105808499A (zh) * 2016-04-01 2016-07-27 浪潮电子信息产业股份有限公司 一种cpu互联装置以及多路服务器cpu互联拓扑结构
CN105893322A (zh) * 2016-04-01 2016-08-24 浪潮电子信息产业股份有限公司 一种cpu互联系统及实现方法
CN106104505A (zh) * 2015-12-29 2016-11-09 华为技术有限公司 一种cpu及多cpu系统管理方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201327640Y (zh) * 2005-12-28 2009-10-14 华为技术有限公司 一种超传输总线接口板间互连结构
US20070226456A1 (en) * 2006-03-21 2007-09-27 Mark Shaw System and method for employing multiple processors in a computer system
CN106104505A (zh) * 2015-12-29 2016-11-09 华为技术有限公司 一种cpu及多cpu系统管理方法
CN105808499A (zh) * 2016-04-01 2016-07-27 浪潮电子信息产业股份有限公司 一种cpu互联装置以及多路服务器cpu互联拓扑结构
CN105893322A (zh) * 2016-04-01 2016-08-24 浪潮电子信息产业股份有限公司 一种cpu互联系统及实现方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10489341B1 (en) * 2018-06-25 2019-11-26 Quanta Computer Inc. Flexible interconnect port connection
TWI706258B (zh) * 2018-09-26 2020-10-01 廣達電腦股份有限公司 計算裝置
US10803008B2 (en) 2018-09-26 2020-10-13 Quanta Computer Inc. Flexible coupling of processor modules
CN111090967A (zh) * 2019-11-29 2020-05-01 苏州浪潮智能科技有限公司 一种pcb布局结构、方法、布线方法及服务器主板
CN113868045A (zh) * 2021-09-02 2021-12-31 苏州浪潮智能科技有限公司 一种超路径互联链路筛选分类方法、装置及介质
CN113868045B (zh) * 2021-09-02 2023-08-11 苏州浪潮智能科技有限公司 一种超路径互联链路筛选分类方法、装置及介质

Similar Documents

Publication Publication Date Title
CN107396586A (zh) 一种减少背板层叠的upi互连系统
US7991934B2 (en) Multiprocessor method and system using stacked processor modules and board-to-board connectors
US10010007B2 (en) Multi-slot plug-in card
CN107436860A (zh) 一种8路服务器upi互连拓扑装置
CN107766282B (zh) 一种八路服务器背板与双扣板互联系统的设计方法
CN201327640Y (zh) 一种超传输总线接口板间互连结构
US9954295B2 (en) Midplane interconnect system with conductor twist mitigation
WO2019062209A1 (zh) 一种pcb布局布线的方法和结构
CN101159559B (zh) 一种背板及实现方法
US20220114132A1 (en) Data Switch Chip and Server
CN205263801U (zh) 一种pcie信号的切换板卡
CN102520769A (zh) 服务器
CN107566301A (zh) 一种实现RapidIO交换机系统总线速度自动配置的方法及装置
CN108183872B (zh) 交换机系统及其构建方法
CN106445865A (zh) 一种冗余计算机背板总线连接方法
CN104063023A (zh) 一种Grantley平台的主板
CN210274680U (zh) 一种优化差分信号耦合的pcb结构
CN103098317A (zh) 信号传输装置及电子设备
CN210742934U (zh) 一种多gpu互连的装置
CN102012721A (zh) 一种基于COM-Express嵌入式标准的工业计算机载板
TWI755908B (zh) 分離式印刷電路板組件
US10701800B2 (en) Printed circuit boards
CN205229909U (zh) 一种基于多路服务器计算板与互连板卡的power背板
CN214256754U (zh) 一种用于容错计算机数据同步的pcb连接板模块
CN110727631B (zh) 一种基于双中板正交与非正交异构互连的h型组装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20171124