TWI774994B - 多路徑時脈及資料回復 - Google Patents

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Abstract

描述操作以提供靈活I/O路徑用於串列資料通信之多路徑時脈及資料回復電路以及多路徑I/O裝置。諸如一時脈及資料回復電路之主動單向組件可用於實施不同I/O路徑。減少用於高速串列資料傳輸之頻寬及信號降級。

Description

多路徑時脈及資料回復
用於在裝置之間傳輸高速串列資料之協定不斷地被新穎及改良版本所修訂。此等協定之實例包含DisplayPort標準、高清多媒體介面(HDMI)標準、串列ATA標準、周邊組件互連快速(PCI-E)標準及通用串列匯流排(USB)標準。然而，此等協定通常將輸入/輸出(I/O)路徑與實體層介面配合使用，該介面將特定I/O接腳用作輸入或輸出。I/O接腳功能性之此特定性增加部署成本。舉例而言，由於固定I/O接腳佈局引起之幾何約束，部署有密集伺服器之資料中心需要複雜之纜線佈線。此外，由於針對I/O接腳之一特定實體通道(例如，上載通道)無法回應於改變資料訊務型樣而用於不同目的(例如，作為下載通道)，因此I/O接腳功能性之固定性質可導致貫穿資源之上載或下載之錯誤分配。
儘管此等資料通信協定之發展已經在諸如資料速率之特徵方面產生顯著改良，但在I/O路徑靈活性方面卻沒有顯著進步。改良I/O路徑靈活性之習知方法與針對高速串列通信之電路設計面臨之越來越大之挑戰相關聯。舉例而言，用於增加I/O路徑靈活性之習知電路設計係被動開關之矩陣(「被動矩陣開關」)。如圖1A中所描繪，具有四個埠(P1至P4)之實例性被動矩陣開關設計包含四個被動開關組件S12、S14、S32及S34。此等被動開關之各者容許信號在所枚舉埠之間沿任一方向上傳播。不幸的是，被動矩陣開關及/或通道中之被動組件引起信號頻寬限制及插入損耗，其導致對於高速串列通信而言不可接受之信號降級。
參照圖1B，在一些增加I/O路徑靈活性之習知方法中，將由一數位狀態機(圖中未展示)控制之主動組件A1至A4與一被動矩陣開關組合以補償由被動組件引起之信號降級。主動組件及被動矩陣開關之此一組合在本文中指稱一「主動矩陣開關」。不幸的是，與雙向被動組件相反，主動組件係單向的。結果，一習知主動矩陣開關具有與一被動開關介接之兩個單向主動組件(例如，A1及A2各自耦合至開關S12)，一者專用於上游訊務，且另一者專用於下游訊務。應瞭解，在某些應用中，專用電路在上游訊務與下游訊務之間均等地平衡，但實際資料訊務之量(例如，資料有效載荷)在一個方向上可能相對於另一方向較大。舉例而言，下游訊務可高於上游訊務。
雖然一習知主動矩陣開關有助於解決由被動組件及/或通道引起之信號降級，但並行上游及下游分支含有冗餘(即，重複)電路。例如，針對具有四個埠(P1至P4)之實例性被動矩陣開關設計，需要具有等同組件之四組電路(例如，兩組用以處置來自P1-＞2,4及P3-＞2,4之路徑，且兩組用以處置來自P2-＞1,3及P4-＞1,3之路徑。就電力及半導體裸片面積使用而言，此冗餘效率低下，藉此限制習知主動矩陣開關滿足需要I/O路徑靈活性之電路之實際需求之能力。
一半雙工信號中繼器之實例性部署將係有啟發性的。在串列通信系統中，由信號中繼器執行之信號調節係一項關鍵任務。中繼器可用於廣泛範圍之應用，其包含再驅動器及再計時器。中繼器之一個目的係再生成信號以提高高速介面之信號品質。中繼器係解決更高資料速率跨越各個行業及串列資料協定引入之信號完整性挑戰之一項關鍵技術。
在諸如在具有信號再生能力之一集線器裝置中之一半雙工信號中繼器之一實例性部署中，在上游路徑中，初始主動組件可為一連續時間線性等化器(CTLE)以校正由高頻傳輸線引起之損耗及失真及/或補償由通道引起之插入損耗。此之後可為例如決策回饋等化器(DFE)，其使用經偵測符號之回饋來產生通道輸出之一估計。舉例而言，可經由一回饋有限衝激回應(FIR)濾波器自經偵測符號之回饋直接減去符號間干擾(ISI)。DFE之後可為例如一單向時脈及資料回復(CDR)電路，其用於自一串列資料流程提取時序資訊，以容許接收電路對傳輸符號進行譯碼，此對於產生接收信號之一高保真度副本係必需的，藉此自串列資料串流回復時脈及資料。單向CDR後面可跟隨例如與一後續電路級之特性匹配之一驅動器電路，例如連接至一主機裝置之一USB 3.0相容纜線。繼續該實例，在下游路徑中，自主機裝置接收信號之初始主動組件係一第二CTLE，然後係另一DFE，單向CDR及驅動器，其用於在連接至一目的地從屬裝置之一USB 3.0相容纜線上驅動一信號。
應瞭解，儘管此一半雙工信號中繼器具有增加之靈活性，但仍然存在諸如單向CDR電路之電路複製品。此冗餘導致功耗及半導體裸片面積之損失。應進一步瞭解，損失之規模基於I/O路徑之數目而增加。舉例而言，在具有n個從屬埠之集線器裝置中，針對此等埠之各者存在冗餘電路，因此電力及面積損失乘以n。
即使當n等於1時，此等電力及面積損失亦可能很大。舉例而言，為支援高資料速率，通信電路必須滿足嚴格之效能規範，例如低位元出錯率(BER)，此要求具有低抖動組件之單向CDR。因此，支援高速串列通信標準之單向CDR通常係大型且耗電之電路，此係因為其通常包含一主CDR迴路及具有一相位鎖定迴路(PLL)或一延遲鎖定迴路(DLL)之一多相位產生器電路)。作為一實例，由於片上迴路濾波器及高頻電壓控制振盪器之緣故，支援高速串列通信標準之一單向CDR可能很大且耗電。多相位產生器輸出近似傳入資料速率多個相位分離信號，並將其饋送至主CDR迴路。多個相位偵測器用於偵測相位誤差之正負號，該相位誤差之正負號用於控制回復時脈信號之相位，以便使主CDR迴路在輸入資料眼中居中。在某些架構中，來自電壓控制振盪器之一高速時脈將饋送相位偵測器並比較傳入資料以產生早期/晚期信號。此等早期/晚期信號用於控制電壓控制振盪器頻率，以便於與傳入資料同步。
用於高速串列通信之單向CDR之設計由於線性度、雜訊靈敏度、操作電壓範圍、面積及電力之間之權衡取捨而變得複雜。舉例而言，由於電容密度及/或洩漏問題，迴路濾波器之電容通常會消耗最大面積。應瞭解，由於例如與單向CDR連接之裝置數目的增加，洩漏可能更高。當在晶片上實施迴路濾波器電容時，迴路濾波器電容消耗大面積，諸如(舉例而言)，用於一再計時器電路之裸片面積之50%或更多。除較大之外，單向CDR亦至少部分地由於高速相位偵測器及高速電壓控制振盪器而為耗電的。
具有單向CDR電路之習知中繼器(例如，再計時器、再計時器(reclocker))設計不經設計以按提供一電力及大小有效之主動矩陣開關之一方式與一被動矩陣開關介接。
一種市售中繼器電路實施單獨上游及下游通道，並且被描述為在雙向信號調節中具有應用。雙向性係指一雙通道電路，一個通道專用於傳輸，且另一通道專用於接收，其中各通道具有其自己之單向CDR。具有單獨上游及下游通道之一中繼器電路之另一實例被描述為一單一通道雙向CDR。中繼器電路經設計用於小外觀尺寸封裝(SFP28)實體介面，其係一全雙工介面，可同時傳輸及接收，例如透過單獨銅或光纖纜線，或透過使用波分多工之一單一光纖電纜。單一通道係指一全雙工傳輸/接收對，因此中繼器電路之雙向CDR係指一雙通道電路，一個通道專用於傳輸，另一通道專用於接收，其中各通道具有其自己之單向CDR。針對以上兩個實例之電路設計具有兩個單向CDR，兩個輸出埠，兩個輸入埠，並且沒有I/O埠，因此該電路設計不意欲與一被動矩陣開關介接，以提供一電力及大小有效主動矩陣開關。
一不同市售中繼器電路減少上游及下游通道中主動組件(例如單向CDR)中之冗餘，並且在資料表中被描述為具有積體式再計時器之一雙向I/O。然而，雙向I/O限於一單一I/O埠、SDI_IO±埠(出於本發明之目的，一單一端I/O介面及一差動I/O介面兩者皆稱為一單一I/O)。不存在第二I/O埠，因為100歐姆驅動器及PCB EQ主動組件分別具有專用傳輸及接收埠。實際上，資料表之特徵清單中描述之100歐姆迴圈輸出模式容許100歐姆驅動器及PCB EQ同時傳播信號，因此兩個主動組件將不耦合至一共用實體通道以形成I/O埠，如耦合至75歐姆終端網路之纜線EQ及纜線驅動器主動組件所繪示。100歐姆驅動器及PCB EQ將不經組態以共用一實體通道，因為此將增加一後續電路級上之負載，諸如在PCB上，此係歸因於通向100歐姆驅動器及PCB EQ主動組件之PCB跡線。該電路具有一個單向CDR、兩個輸出埠、一個輸入埠及一個I/O埠，且因此電路未經設計以與一被動矩陣開關介接以提供一電力及大小有效主動矩陣開關。
根據一第一類實施方案，一種電路包含：一第一輸入/輸出(I/O)埠，其耦合至第一傳輸電路及第一接收電路。該電路亦包含一第二I/O埠，其耦合至第二傳輸電路及第二接收電路。該電路亦包含一第一單向時脈及資料回復(CDR)電路，其包含：一第一接收埠，其經組態以接收符合一串列資料協定之一第一接收信號；一第一傳輸埠，其經組態以使用自該第一接收信號產生之一回復時脈信號來傳輸自該第一接收信號產生之一回復資料信號。該電路亦包含第一多路徑電路，其經組態以將該第一單向CDR電路選擇性地耦合至該第一傳輸電路及該第一接收電路或該第二傳輸電路及該第二接收電路。所描述技術之實施方案可包含硬體、一方法或程序或一電腦可存取媒體上之電腦軟體。
第一類實施方案內之實施方案可包含以下特徵之一或多者。該第一多路徑電路可進一步包含：第一信號選擇電路，其經組態以將該第一傳輸埠選擇性地耦合至該第一傳輸電路之一輸入或該第二傳輸電路之一輸入。該電路亦可包含第二信號選擇電路，其經組態以將該第一接收埠選擇性地耦合至該第一接收電路之一輸出或該第二接收電路之一輸出。該電路亦可包含第一控制電路，其經組態以控制該第一信號選擇電路，以用於將該第一傳輸埠選擇性地耦合至該第一傳輸電路之該輸入或該第二傳輸電路之該輸入，或控制該第二信號選擇電路，以用於將該第一接收埠選擇性地耦合至該第一接收電路之該輸出或該第二接收電路之該輸出。該第一單向CDR電路可進一步包含：第一電路，其經組態以產生該回復時脈信號，以用於產生該回復資料信號以用於在該第一單向CDR電路之該第一傳輸埠處輸出，該回復資料信號產生自該第一單向CDR電路之該第一接收埠處之該第一接收信號；第二電路，其經組態以偵測該接收信號中之第一轉變，偵測該回復資料信號中之第二轉變，並基於該第一接收信號之該第一轉變之一特性及該回復資料信號之該第二轉變之一特性來產生一或多個輸出；第三電路，其經組態以偵測該回復時脈信號中之一第三轉變，偵測該第一接收信號中之一第四轉變，並產生表示該第三轉變與該第四轉變之一關係之一或多個輸出；及第四電路，其經組態以傳輸該第二電路之該一或多個輸出之至少一者以用於控制該第一電路，或傳輸該第三電路之該一或多個輸出之一者以用於控制該第一電路。該電路可進一步包含：一第三I/O埠，其耦合至第三傳輸電路及第三接收電路。該電路亦可包含一第四I/O埠，其耦合至第四傳輸電路及第四接收電路；一第二單向CDR電路，其包含：一第二接收埠、一第二傳輸埠。該電路亦可包含第二多路徑電路，其經組態以將該第二單向CDR電路選擇性地耦合至該第三傳輸電路及該第三接收電路或該第四傳輸電路及該第四接收電路。該電路可進一步包含：一矩陣開關，其中該第一I/O埠耦合至該矩陣開關之一第一埠，且該第三I/O埠耦合至該矩陣開關之一第二埠，該矩陣開關受控於該第一多路徑電路及/或該第二多路徑電路。該矩陣開關可進一步包含一第三埠及一第四埠，並且該第一多路徑電路及/或該第二多路徑電路進一步經組態以將該第一單向CDR電路之該第一傳輸埠選擇性地耦合至該矩陣開關之該第三埠或該矩陣開關之該第四埠，並將該第二單向CDR電路之該第二傳輸埠選擇性地耦合至該矩陣開關之該第三埠或該矩陣開關之該第四埠。該第一多路徑電路可進一步經組態以基於自一或多個傳輸裝置接收之一或多個信號之特性而將該第一單向CDR電路選擇性地耦合至該第一傳輸電路及該第一接收電路或該第二傳輸電路及該第二接收電路。該第二多路徑電路可進一步經組態以基於自該一或多個傳輸裝置接收之該一或多個信號之該特性而將該第二單向CDR電路選擇性地耦合至該第三傳輸電路及該第三接收電路或該第四傳輸電路及該第四接收電路。該第一多路徑電路可進一步經組態以基於自一或多個傳輸裝置接收之一或多個信號之特性而將該第一單向CDR電路選擇性地耦合至該第一傳輸電路及該第一接收電路或該第二傳輸電路及該第二接收電路。該電路可進一步包含：一第三I/O埠，其耦合至第三傳輸電路及第三接收電路。該電路亦可包含該第一多路徑電路，其進一步經組態以將該第一單向CDR電路選擇性地耦合至該第三傳輸電路及該第三接收電路。該第一多路徑電路可進一步經組態以控制該第一單向CDR之該第一傳輸埠至該第一傳輸電路之該輸入及該第二傳輸電路之該輸入兩者之該耦合。該第一多路徑電路亦包含具有數位邏輯閘之多一工器，該數位邏輯閘經組態用於將該第一傳輸埠選擇性地耦合至該第一傳輸電路之該輸入或該第二傳輸電路之該輸入。該第一接收電路可包含一等化器。該第一多路徑電路可進一步經組態以當使用該第二傳輸電路及/或該第二接收電路傳播資料時，將該第一傳輸電路及/或該第一接收電路設定至一低電力狀態。所描述技術之實施方案可包含硬體、方法或程序或電腦可存取媒體上之電腦軟體 。
根據一第二類實施方案，一種半雙工中繼器電路包含：一第一輸入/輸出(I/O)埠，其耦合至第一傳輸電路及第一接收電路。該半雙工中繼器電路亦包含一第二I/O埠，其耦合至第二傳輸電路及第二接收電路。該半雙工中繼器電路亦包含一第一單向時脈及資料回復(CDR)電路，其包含：一第一接收埠，其經組態以接收符合一串列資料協定之一第一接收信號；一第一傳輸埠，其經組態以使用自該第一接收信號產生之一回復時脈信號來傳輸自該第一接收信號產生之一回復資料信號。該半雙工中繼器電路亦包含第一多路徑電路，其經組態以將該第一單向CDR電路選擇性地耦合至該第一傳輸電路及該第一接收電路或該第二傳輸電路及該第二接收電路。所描述技術之實施方案可包含硬體、方法或程序或一電腦可存取媒體上之電腦軟體。
第二類實施方案內之實施方案可包含：一第三I/O埠，其耦合至第三傳輸電路及第三接收電路。該電路亦可包含該第一多路徑電路，其進一步經組態以將該第一單向CDR電路選擇性地耦合至該第三傳輸電路及該第三接收電路。該電路其中該第一多路徑電路進一步經組態以控制該第一單向CDR之該第一傳輸埠至該第一傳輸電路之該輸入及該第二傳輸電路之該輸入兩者之該耦合。該電路其中該第一多路徑電路包含具有數位邏輯閘之一多工器，該數位邏輯閘經組態用於將該第一傳輸埠選擇性地耦合至該第一傳輸電路之該輸入或該第二傳輸電路之該輸入。該電路其中該第一接收電路包含一等化器。該電路其中該第一多路徑電路進一步經組態以當使用該第二傳輸電路及/或該第二接收電路傳播資料時，將該第一傳輸電路及/或該第一接收電路設定至一低電力狀態。所描述技術之實施方案可包含硬體、方法或程序或一電腦可存取媒體上之電腦軟體。
根據一第三類實施方案，一種電路包含：第一輸入/輸出(I/O)埠，其耦合至第一傳輸電路及第一接收電路。該電路亦可包含一第二I/O埠，其耦合至第二傳輸電路及第二接收電路；一第一單向電路，其包含：一第一接收埠，其經組態以接收符合一串列資料協定之一第一接收信號；一第一傳輸埠，其經組態以傳輸自該第一接收信號產生之一資料信號。該電路亦可包含第一多路徑電路，其經組態以將該第一單向CDR電路選擇性地耦合至該第一傳輸電路及該第一接收電路或該第二傳輸電路及該第二接收電路。該第三類實施方案內之實施方案可包含：一第一單向電路，其可進一步包含：第一電路，其經組態以產生一回復時脈信號，以用於產生該資料信號以用於在該第一單向電路之該第一傳輸埠處輸出，該資料信號產生自該第一單向電路之該第一接收埠處之該第一接收信號；第二電路，其經組態以偵測該接收信號中之第一轉變，偵測該回復資料信號中之第二轉變，並基於該第一接收信號之該第一轉變之一特性及該回復資料信號之該第二轉變之一特性來產生一或多個輸出；第三電路，其經組態以偵測該回復時脈信號中之一第三轉變，偵測該第一接收信號中之一第四轉變，並產生表示該第三轉變與該第四轉變之一關係之一或多個輸出；及第四電路，其經組態以傳輸該第二電路之該一或多個輸出之至少一者以用於控制該第一電路，或傳輸該第三電路之該一或多個輸出之一者以用於控制該第一電路。該電路可進一步包含：一第三I/O埠，其耦合至第三傳輸電路及第三接收電路。該電路亦可包含一第四I/O埠，其耦合至第四傳輸電路及第四接收電路；一第二單向電路，其包含：一第二接收埠、一第二傳輸埠。該電路亦可包含第二多路徑電路，其經組態以將該第二單向CDR電路選擇性地耦合至該第三傳輸電路及該第三接收電路或該第四傳輸電路及該第四接收電路。該電路亦可包含一矩陣開關，其中該第一I/O埠耦合至該矩陣開關之一第一埠，且該第三I/O埠耦合至該矩陣開關之一第二埠，該矩陣開關受控於該第一控制電路及/或該第二控制電路。所描述技術之實施方案可包含硬體、一方法或程序或一電腦可存取媒體上之電腦軟體。
藉由參考說明書之其餘部分及圖式，可達成對各種實施方案之性質及優點之一進一步理解。
現在將詳細參考特定實施方案。此等實施方案之實例在附圖中繪示。提供此等實例係出於繪示性目的，並且不意欲限制本發明之範疇。實情係，所描述實施方案之替代、修改及等效物包含在由隨附申請專利範圍界定之本發明之範疇內。另外，可提供特定細節以便促進對所描述實施方案之透徹理解。可在不具有一些或所有此等細節之情況下實踐本發明範疇內之一些實施方案。此外，為清楚起見，可能未詳細描述熟知之特徵。
本發明描述用於資料通信之多路徑時脈及資料回復(CDR)電路以及多路徑I/O裝置。根據一些實施方案，一多路徑CDR電路包含具有一接收埠及一傳輸埠之一個單向CDR電路(例如，具有用於自一接收信號提取一回復時脈信號之一回饋迴路之單一CDR)，該接收埠可耦合至不同I/O埠，該傳輸埠可耦合至不同I/O埠。多路徑CDR電路可使用一單一單向CDR以在一不同I/O埠處之一特定I/O埠處重複(例如，其包含重新定時或重新計時)一接收信號。舉例而言，針對一3埠多路徑CDR電路(例如，埠I/O1、I/O2及I/O3)，一單一單向CDR可在多個路徑I/O1-＞I/O2、I/O1-＞I/O3、I/O2-＞I/O1、I/O2-＞I/O3、I/O3-＞I/O1及I/O3-＞I/O2之各者中提供中繼器功能性。多路徑CDR電路中不同I/O埠之數目可按比例調整至任何數目n＞1，同時仍使用一個單向CDR電路。
藉由在提供I/O路徑靈活性同時最小化由單向CDR操作所消耗之電力及裸片面積，當前揭示之多路徑CDR電路改良高速串列通信裝置實施適合不斷發展之應用需求之不同操作模式之能力。作為一實例，當互連一資料中心中之密集伺服器部署時，可重新組態針對一實體連接器之輸入及輸出接腳之幾何配置，以減輕定向約束。作為另一實例，針對具有2埠多路徑CDR電路之一陣列之一裝置，可基於經感測訊務型樣(例如，上載訊務大、下載訊務大或平衡訊務)跨越總數目的通道n+m自我調整地分配針對下游通道之特定數目n及針對上游通道之特定數目m。作為一另一實例，針對具有一5埠多路徑CDR電路之一裝置(例如，具有一個主機埠及四個自埠之一集線器裝置)，可自主機裝置向例如四個連接自裝置中之全部廣播來自單一單向CDR之傳輸埠之信號。應瞭解，本文提出之實例係繪示性的，並不意欲限制所揭示多路徑CDR電路及多路徑I/O裝置之應用範圍。
在一些實施方案中，各I/O埠耦合至專用於I/O埠之傳輸電路(例如，一3抽頭驅動器)及接收電路(例如，由一DFE跟隨之一CTLE)。舉例而言，一n埠多路徑CDR具有一個單向CDR以及n組傳輸電路及接收電路(例如，n個3抽頭驅動器、n個CTLE及n個DFE)。可使用例如數位邏輯閘、被動開關及/或三態組件自/至一個單向CDR之傳輸(接收)埠多工(解多工) n組傳輸(接收)電路。多工及解多工電路(統稱為「DE/MUX電路」)可受控於嵌入有多路徑CDR之一數位狀態機。
在各種實施方案中，傳輸電路及接收電路中之主動組件可由數位狀態機來關閉電源，諸如(舉例而言)與控制DE/MUX電路之邏輯協同，藉此節省電力。
在某些實施方案中，由本發明啟用之電路利用傳輸電路及接收電路中之冗餘來減少其他主動組件中之冗餘，例如所需之單向CDR數目，同時提供I/O路徑靈活性之優勢。應瞭解，與用於單向CDR操作之電路相比，傳輸電路及接收電路之多個實例係具有面積效率的，且因此不會導致裸片面積之顯著增加。此外，針對一特定組態不需要之傳輸電路及接收電路之例子可藉由例如嵌入多路徑CDR中之一數位狀態機來關閉電源，藉此減少冗餘電路消耗之額外電流量。
應瞭解，減少由被動組件引起之信號降級及/或使用相同主動組件來實施上游路徑或下游路徑(包含(但不限於)單向CDR)之靈活I/O路徑可在電力、裸片面積及/或成本方面增加效率。作為一個實例，能夠針對一上游路徑或一下游路徑組態一單一單向CDR，相對於習知裝置，所需之單向CDR之數目可減少一半。作為另一實例，將兩個I/O埠與一單一單向CDR介面介接提供針對一多路徑I/O裝置(諸如具有一電力及大小有效主動矩陣開關之一裝置)之構建區塊。
如本文所指，一埠係一單端介面或一差動介面對，且與專用於傳輸一信號之一輸出埠及專用於接收一信號之一輸入埠相比，一I/O埠可使用時間多工來接收一信號或傳輸一信號。
圖1C係描繪一串列匯流排通信系統100之一實施方案之一實例之一方塊圖。串列匯流排通信系統100包含上游裝置102、下游裝置104及串列匯流排106-1。應瞭解，串列匯流排通信系統100可為一雙向通信系統，其中上游裝置102能夠傳輸及接收，且下游裝置104能夠傳輸及接收。在雙向通信系統中，上游裝置102及下游裝置104之任一者或兩者包含本文描述之多路徑時脈及資料回復電路。舉例而言，在包含全雙工實施方案之串列匯流排通信系統100之雙向實施方案中，兩個多路徑時脈及資料回復電路可位於上游裝置102或下游裝置104中，或一個多路徑時脈及資料回復電路可位於上游裝置102及下游裝置104之各者中。作為另一實例，在包含半雙工實施方案之串列匯流排通信系統100之雙向實施方案中，一個多路徑時脈及資料回復電路可位於上游裝置102或下游裝置104中。
圖1D係描繪其中串列匯流排106-2包含串聯耦合之一或多個中間信號調節裝置(單獨地及共同地「中繼器108」)之一實施方案之一實例之一方塊圖。應瞭解，可取決於串列匯流排之跡線或纜線長度在串列匯流排106-2中使用一單一中繼器108。出於清楚而非限制之目的，應假定使用跡線。因此，中繼器108可用作針對串列匯流排106-2之一串列鏈路驅動器介面，或多個中繼器108可用於提供針對串列匯流排106-2之一串列鏈路驅動器介面。另外，應瞭解，串列匯流排106-2包含在一傳輸媒體中形成之跡線，諸如導電材料或用於傳播電信號之其他構件。亦應瞭解，針對其中使用多個中繼器108之實施方案，中繼器之一或多者可包含如本文描述之多路徑時脈及資料回復電路之一或多者。應進一步理解，包含一或多個中繼器之串列匯流排通信系統100之實施方案可為全雙工雙向或半雙工雙向的。
圖1E係描繪包含上游裝置102、下游裝置104及串列匯流排106-3之一實施方案之一實例之一方塊圖。串列匯流排106-3包含一或多個中間信號調節裝置(單獨地及統稱為「中繼器108」)，其具有如本文描述之多路徑時脈及資料回復單元之一或多者。此外，存在至少一第二上游裝置110或至少一第二下游裝置112。應瞭解，本文揭示之技術考慮上游裝置之數目n及下游裝置之數目m中之任何排列，其中n≥1並且m≥1。在一某一類別之實施方案中，n+m個裝置可共用一特定中間信號調節裝置中之一單一多路徑時脈及資料回復電路。舉例而言，針對具有一個主機埠及四個自埠之一集線器裝置，一個上游裝置及四個下游裝置可共用一多路徑時脈及資料回復電路。在一些實施方案中，n+m個上游/下游裝置可共用構成中繼器108之一或多個中間信號調節裝置中包含之一或多個多路徑時脈及資料回復電路。作為一實例，針對具有p＞1多路徑時脈及資料回復電路之一陣列之一集線器裝置，各多路徑時脈及資料回復可基於例如經感測訊務型樣(例如，上載頻寬、下載頻寬)而跨越n+m個上游/下游裝置自適應地分配。
相對於圖1C至圖1E，上游裝置102及/或中繼器108可在一更大裝置或系統中實施，諸如在包含(但不限於)輸入/輸出(「I/O」)集線器、根聯合體、伺服器及筆記本插接站等之各種積體電路或裝置中之任何者中。此外，應瞭解，下游裝置104可被嵌入在一更大裝置或系統中，例如在各種周邊裝置中之任何者中，其包含(但不限於)硬碟機、圖形卡及子卡等。應瞭解，貫穿本發明對上游裝置及下游裝置之參考係出於實例目的而非限制性的，並且上游裝置及下游裝置之實例可對應于用於不利用一主從或分層拓撲之串列標準之終端通信裝置。
經由串列匯流排106-1、106-2及/或106-3之通信可使用一差動或單端傳訊協定。舉例而言，上游裝置102可包含用於提供差動信號之一差動輸出驅動器(圖中未展示)。下游裝置104可包含一差動輸入驅動器(圖中未展示)。中繼器108 (在存在的情況下)處理來自上游裝置102之一輸出傳輸，以將此經處理輸出傳輸提供至另一中繼器或直接提供至下游裝置104。下游裝置104可包含一差動輸入驅動器(圖中未展示)。存在諸多已知差動數位傳訊協定，其可與串列匯流排通信系統100一起使用，諸如(舉例而言)，電流模式邏輯(「CML」)、差動短截線串聯端接邏輯 (「SSTL」)、差動高速收發器邏輯(「HSTL」)、低電壓差動傳訊(「LVDS」)、差動低電壓正發射極耦合邏輯(「LVPECL」)及低擺幅差動傳訊(「RSDS」)以及其他差動數位傳訊協定。另外，設想其中使用單端序列介面協定之實施方案，諸如(舉例而言)例如用於PCI之低電壓電晶體-電晶體邏輯(「LVTTL」)及低電壓互補金屬氧化物半導體(「LVCMOS」)以及其他單端序列介面協定。習知地，PCI使用LVTTL輸入緩衝器及一推拉式輸出緩衝器。
圖2係包含具有一單向CDR 200之一中繼器208之一實施方案之一簡化方塊圖，單向CDR 200操作以將時脈/資料選通與傳入資料對準以達成一低位元出錯率。單向CDR 200包含接收埠212，其用於自多路徑電路230中之信號調節電路(圖中未展示)接收對應於在IO1P及IO1N上接收之一差動信號或由上游裝置202輸出之一單端信號之一信號。
為清楚起見，用單線描繪中繼器208內之塊之間之連接，但將理解，取決於實施方案，其可表示單端或差動信號。應進一步注意，串列資料可使用不歸零(NRZ)或歸零(RZ)傳訊。
應瞭解，圖2將時脈及資料回復電路200描述為處於一中間信號調節裝置中，諸如在定位在上游裝置202與下游裝置204之間之中繼器208中。然而，應注意，如本文描述之時脈及資料回復電路200可包含在下游裝置204之接收器電路或針對上游裝置202之接收器電路中。
單向CDR 200進一步包含頻率誤差偵測器222及相位誤差偵測器224，其各其經組態以自接收埠212接收傳入信號。頻率誤差偵測器222及相位誤差偵測器224亦各經組態以向回復時脈產生電路214提供輸出以用於產生一回復時脈信號。單向CDR 200亦包含選擇邏輯210，其用於控制是否將頻率誤差偵測器222或相位誤差偵測器224之輸出提供給回復時脈產生電路214。頻率誤差偵測器222及/或相位誤差偵測器224亦各經組態以提供輸出至傳輸埠216，以用於經由差動跡線IO2P及IO2N透過多路徑電路230中之信號調節電路(圖中未展示)將一信號傳輸至諸如下游裝置204之一目的地。
單向CDR 200之某些實施方案包含基於一參考之時脈及資料回復電路，其包含對應於頻率誤差偵測器222之一頻率鎖定迴路(FLL)及對應於相位誤差偵測器224之一相位鎖定迴路(PLL)。在FLL中使用由一晶體振盪器產生之一參考時脈來朝向傳入資料速率驅動回復時脈產生電路214中之一VCO頻率。頻率獲取之後，PLL達成鎖相，並且VCO時脈與傳入資料對準。兩個單獨迴路濾波器(一者用於PLL (或一延遲鎖定迴路(DLL))，且一者用於FLL)，分別獨立設定PLL及FLL之迴路動態。在一些實施方案中，選擇邏輯210控制哪個迴路濾波器被應用於主CDR迴路。
應瞭解，本文揭示之技術不限於基於參考之CDR。在某些實施方案中，可使用一無參考CDR設計，藉此消除對額外時脈源(例如晶體振盪器)之需求。
應注意，由於諸如PLL、FLL及/或DLL之主動元件，所以單向CDR 200係一單向主動組件。因此，圖2展示透過單向CDR 200之一單向傳輸路徑207。在沒有多路徑電路230之情況下，一般技術者將理解，與單向CDR 200大體上等同之電路可專用於自下游裝置204傳輸串列資料以用於在上游裝置202處接收，並且中繼器208可包含與單向CDR 200大體上等同之額外電路，單向CDR 200專用於自下游裝置204接收串列資料以傳輸至上游裝置202。
在圖2中，多路徑電路230及單向CDR 200之組合使得單向CDR 200能夠用於實施上游裝置202與下游裝置204之間之上游通道或下游通道。如本文所提及，使用單向CDR 200來實施上游通道或下游通道係指使用相同單向CDR電路(例如，頻率誤差偵測器222、相位誤差偵測器224、選擇邏輯210及回復時脈產生電路214)來實施上游通道或下游通道。此有別於由一群組CDR相關電路達成之雙向資料傳輸，該電路包含例如兩個或更多個頻率誤差偵測器，各者專用於上游通道或下游通道。例如，具有稱為一雙向CDR之電路之市售裝置包含兩組頻率誤差偵測器、相位誤差偵測器、選擇邏輯及回復時脈產生電路，一組專用於上游通道，且一組專用於下游通道，並且將不被視為使用相同之單向CDR電路來實施由本發明啟用之一上游通道或一下游通道。
應瞭解，多路徑電路系統230及單向CDR 200之組合使單向CDR 200能夠在不同I/O路徑中使用。儘管單向CDR 200可用於實施一上游通道或一下游通道，但應進一步瞭解，即使與圖2中所繪示之多路徑電路230組合時，單向CDR 200仍然係一單向主動組件(與一雙向被動組件相對照)。
為清楚起見，單向CDR 200及多路徑電路230之組合指稱一「多路徑CDR」，如由多路徑CDR 240所繪示。出於本發明之目的，多路徑特性不限於支援雙向(例如，傳輸及接收)訊務之特性。舉例而言，如由多路徑CDR 240在圖2中所繪示，一2埠多路徑CDR具有一第一I/O埠(IO1P及IO1N)及第二I/O埠(IO2P及IO2N)，其中各I/O埠係雙向的。2埠多路徑CDR在具有兩個I/O埠並且能夠引導至兩個I/O埠之任一者/自兩個I/O埠之任一者至另一者之雙向(即，傳輸或接收)訊務方面係多路徑的。類似地，一3埠多路徑CDR在具有三個I/O埠並且能夠引導將訊務自三個I/O埠之任一者傳輸至I/O埠中任何其他者及自三個I/O埠之任一者接收訊務方面亦係多路徑的。此外，一多路徑CDR除在一特定I/O埠處處置雙向訊務外，亦可執行多播及/或廣播能力。舉例而言，針對一3埠多路徑CDR，可藉由在其他兩個I/O埠中之兩者上傳輸來廣播在三個I/O埠之一者上接收之資料。
因此，本文揭示之多路徑電路系統230在其靈活使用諸如單向CDR 200之單向主動組件方面改良I/O路徑靈活性。
在某些實施方案中，不同於一單向CDR或除一單向CDR之外之一或多個單向主動組件可與多路徑電路230組合。舉例而言，一低雜訊放大器、一電力放大器、一數位濾波器等可與多路徑電路230組合以提供用於一單向主動組件之多路徑功能性。作為另一實例，可將不具有一單向CDR之一再驅動器與多路徑電路230組合，該再驅動器可用於等化上游通道信號並將該信號重新傳輸至下游通道。
圖3係在耦合至一上游裝置302及一下游裝置304之一中繼器308中之一多路徑CDR電路340之一實例實施方案。應瞭解，貫穿本發明對上游裝置及下游裝置之參考係出於實例目的而不具有限制性，並且多路徑CDR電路340可耦合至終端通信裝置以用於不利用一主-自或分級拓撲之串列標準。應進一步瞭解，對一中繼器之引用係出於實例目的，並且多路徑CDR電路340可包含在其他裝置中，諸如一集線器、串列通信協定轉換器(例如，USB至FireWire)或不同實體通道(例如，電至光學)等等之間之一配接器。
多路徑CDR電路340包含用於自一串列資料流程提取定時資訊及資料之電路，諸如一單向CDR 300。為清楚起見，不再重複在本發明之其他地方論述之單向CDR 300中包含之單向CDR電路之實施細節。
單向CDR 300包含耦合至一信號選擇介面S2之一接收埠及耦合至一信號選擇介面S1之一傳輸埠。S2提供用於選係擇提供至一第一I/O埠IO1 (由差動介面IO1P及IO1N繪示)之一輸入抑或提供至一第二I/O埠IO2 (由差動介面IO2P及IO2N繪示)之一輸入耦合至單向CDR 300之接收埠之一電路。應瞭解，可能存在額外I/O埠(圖3中未顯示)。S1提供用於選擇單向CDR 300之傳輸埠之輸出係經由第一I/O埠(IO1P及IO1N)、第二I/O埠(IO2P及IO2N)抑或兩個I/O (例如，用於廣播或多播操作)傳輸之一電路。
在某些實施方案中，使用例如雙向開關之被動組件來實施S1及S2。在一些實施方案中，使用主動組件(諸如(舉例而言)邏輯閘(例如，NAND、NOR等)、三態組件、譯碼器電路、多工器電路或其任何組合)來實施S1及S2。應瞭解，S1及S2可用被動及主動組件之組合及/或類比及數位組件之組合來實施。
S1及S2受控於控制邏輯M1。在一些實施方案中，控制邏輯M1係一微處理器、可程式化邏輯裝置或多種其他數位狀態機中之任何者。控制邏輯M1可嵌入在多路徑CDR電路340內或外部，或嵌入在中繼器308內或外部。控制邏輯M1之部分可分佈在多路徑CDR電路340、中繼器308、上游裝置302或下游裝置304內。控制邏輯M1使用多種介面(諸如(舉例而言)積體電路間(I2 C)或系統管理匯流排(SMBus或SMB)資料匯流排標準)中之任何者與S1及S2通信。應瞭解，控制邏輯M1可執行除了控制S1及S2之信號選擇操作以外之功能，諸如(舉例而言)使S1、S2或多路徑CDR電路340中之其他組件(例如，單向CDR 300內之傳輸或接收前端、組件等)加電或關閉電源。
第一I/O埠IO1 (IO1P及IO1N)耦合至傳輸電路T1之輸出及接收電路R1之輸入，諸如(舉例而言)藉由如圖3中所繪示之電阻(例如100歐姆)網路。類似地，第二I/O埠IO2 (IO2P及IO2N)耦合至傳輸電路T2之輸出及接收電路R2之輸入。
T1及T2包含用於產生與一後續電路級之特性匹配之一信號之驅動器電路，諸如一USB 3.0纜線、一PCB跡線、一光纖、銅線、乙太網纜線等等。在一些實施方案中，T1及T2包含大體上等同電路，並且各實施為3抽頭驅動器電路。對一3抽頭驅動器電路之參考僅出於實例目的，並不意欲限制可包含在傳輸電路T1及T2中之電路類型，諸如(舉例而言)其他類型之電力放大、預加重或前饋等化(FFE)電路等。
接收電路R1及R2可包含等化電路，以補償接收信號路徑中之損耗及失真，例如(但不限於)由傳輸線效應引起之頻率失真及/或歸因於阻抗失配之插入損耗。在一些實施方案中，R1包含一連續時間線性等化器(CTLE) C1以校正由高頻傳輸線引起之損耗及失真，其後係由決策回饋等化器(DFE) D1，其使用經偵測符號之回饋來產生對通道輸出之一估計，如在圖3中標記為R1之虛線框中所描繪。對CTLE及DFE之參考係出於實例目的，並且不意欲限制可包含在接收器電路R1及R2中之電路類型，諸如(舉例而言)其他類型之線性或非線性接收等化或誤差校正電路等。
應瞭解，R2可含有與R1大體上等同之電路，諸如(舉例而言) CTLE C2及DFE D2。應進一步瞭解，R1、R2及T1、T2可含有大體上不等同之電路，諸如(舉例而言)，當IO1係用於與一銅實體媒體介接之一I/O埠且IO2係用於與一光纖實體通道介接之一I/O埠時。作為另一實例，IO1係用於與一USB匯流排介接之一I/O埠，且IO2係用於與一IEEE 1394 FireWire匯流排介接之一I/O埠。
在各種實施方案中，可藉由控制邏輯M1選擇性地使傳輸電路T1或T2及/或接收電路R1或R2中之組件關閉電源。舉例而言，當多路徑CDR電路340正在IO1處接收一信號以用於經由IO2傳輸時，傳輸電路T1及接收電路R2可處於一低電力狀態。在一些實施方案中，控制邏輯M1與控制信號選擇電路S1及S2之邏輯協作來執行省電。例如，控制邏輯M1基於S2及S1之狀態來使T1及R2或T2及R1關閉電源。作為另一實例，由多路徑CDR電路340使用S1及S2之狀態來判定哪個傳輸及接收電路關閉電源。在各種實施方案中，用於使傳輸及接收電路關閉電源之邏輯獨立於用於控制S2及S1之邏輯。應瞭解，用於節省傳輸電路T1或T2及/或接收電路R1或R2中之電力之控制邏輯M1可與控制針對單向CDR 300內之組件之省電之邏輯協作。
在某些實施方案中，控制邏輯M1感測在IO1或IO2處之一接收信號之存在，以判定哪些主動組件關閉電源。應瞭解，正關閉電源之傳輸或接收電路或傳輸或接收電路之不同子集(例如，使CTLE C2關閉電源而非DFE D2)可經組態為不同省電狀態。舉例而言，針對傳輸或接收電路中之不同組件，控制邏輯M1可在一活動狀態、具有中等省電及快速啟動時間之一待機狀態以及具有較高省電但較慢啟動時間之一超低電力狀態之間進行選擇。
在某些實施方案中，多路徑CDR電路340減少由被動組件引起之信號降級及/或使用相同單向CDR 300來實施上游路徑或下游路徑，藉此增加在電力、裸片面積或成本方面之效率。應瞭解，多路徑CDR電路中之單一單向CDR電路並非雙向。然而，多路徑CDR電路之組態容許靈活選擇I/O路徑，可針對I/O路徑使用單一單向CDR電路。多路徑CDR電路340可用於實施一多路徑I/O裝置，諸如具有具一電力及大小效率之主動矩陣開關之一裝置。
圖4係互連上游裝置402、上游裝置410、下游裝置404及下游裝置412之一多路徑I/O裝置408之一實例實施方案。如所繪示之多路徑I/O裝置408包含耦合至一四埠被動矩陣開關409之2埠多路徑CDR電路之一2×1陣列。
被動矩陣開關409包含四個被動開關組件SW1至SW4。此等被動開關之各者容許信號在任一方向上傳播，藉此提供一高靈活性交換結構。應瞭解，被動矩陣開關409可用額外開關組件擴展以提供一n埠被動矩陣開關，其中n可為大於二之任何整數。在某些實施方案中，被動矩陣開關409中之組件可基於與多路徑I/O裝置408互連之裝置之特性而變化，諸如具有不同傳輸線及/或阻抗特性之下游裝置404及下游裝置412。如本文所指，一矩陣開關係指多個切換組件之一網路。在各種實施方案中，被動矩陣開關409可用具有主動組件(例如，三態緩衝器、數位邏輯閘、CMOS電晶體等)之一矩陣開關代替或增強。
2埠多路徑CDR電路之2×1陣列包含多路徑CDR 440A及多路徑CDR 440B。如圖4中所描繪，多路徑CDR 440A及多路徑CDR 440B分別各包含單向CDR 400A及單向CDR 400B。多路徑CDR 440A及多路徑CDR 440B各具有兩個雙向I/O埠，如由用於多路徑CDR 440A之兩個I/O埠IO1A及IO2A以及用於多路徑CDR 440B之兩個I/O埠IO1B及IO2B所繪示。在各種實施方案中，可用額外2埠多路徑CDR電路來擴展2埠多路徑CDR電路之2×1陣列以提供n×1陣列，其中n可為任何正整數。在一些實施方案中，多路徑CDR 440A (及/或單向CDR 400A)及多路徑CDR 440B (及/或單向CDR 400B)可包含大體上不等同之電路，此係例如當上游裝置402係一光學通信裝置且上游裝置410係一USB通信裝置時之情況。
應瞭解，儘管圖4描繪耦合至被動開關組件SW1至SW4之一端之多路徑CDR電路440A至B，但在一類實施方案中，多路徑CDR電路440A至B中之電路可跨越被動開關組件SW1至SW4之兩端分佈，使得由接收電路(例如，圖3中之R1至R4)提供之等化在藉由I/O路徑接收時先於任何被動開關組件。應進一步瞭解，被動矩陣開關之按比例調整及多路徑CDR電路陣列之大小容許多路徑I/O裝置408互連n個裝置，其中n可為大於1之任何整數。
在各種實施方案中，多路徑I/O裝置408提供I/O靈活性。舉例而言，多路徑I/O裝置408可經由多個通信路徑(例如，P1＜-＞P2、P1＜-＞P3、P1＜-＞P4、P2＜-＞P4、P3＜-＞P2及P3＜-＞P4)中之任何者來傳輸及接收。作為另一實例，被動矩陣開關409及多路徑CDR 440A至B係雙向的，因此多路徑I/O裝置408不知曉裝置402、404、410及412之各者係雙向收發器、單向傳輸器抑或單向接收器。作為一另一實例，多路徑CDR 440A (及/或440B)及被動矩陣開關409可經組態使得資料同時經由I/O路徑P1-＞P2、P1-＞P3及P1-＞P4 (及/或P3-＞P1、P3-＞P2及P3-＞P4)傳輸，藉此啟用廣播功能性。類似地，多路徑CDR 440A及被動矩陣開關409可經組態使得可同時藉由例如P1-＞P2及P1-＞P4 (或P1-＞P3及P1-＞P4)傳輸資料，藉此啟用至互連裝置之可選子集之多播功能性。作為又一實例，多路徑CDR 440A至B之各者可經組態以用於特定資料訊務型樣。舉例而言，可諸如(舉例而言)在一資料中心之設定期間，針對由裝置402、404、410及412產生之預期訊務型樣來手動組態多路徑CDR 440A至B。作為另一實例，可諸如(舉例而言)藉由感測由裝置402、404、410及412產生之資料訊務型樣，即時地或間歇地動態組態多路徑CDR 440A至B。下文實例將具有啟發性。
在某些實施方案中，上游裝置402及上游裝置410對應於用於同一實體裝置之不同實體通道。舉例而言，如圖4中所描繪之上游裝置402及上游裝置410可對應於一資料中心伺服器中之同一硬碟機(HDD)，其中上游裝置402表示一第一組一或多個傳輸/接收接腳(在此實例中稱為通道1)，且上游裝置410表示一第二組一或多個傳輸/接收接腳(在此實例中稱為通道2)。
取決於特定之應用場景，通道1及/或通道2係自伺服器傳輸資料抑或為伺服器接收資料可能會有所不同。舉例而言，若伺服器正在執行諸如為串流視訊服務提供片段之一任務，則將通道1及通道2兩者皆組態為傳輸介面(即，多路徑I/O裝置408組態多路徑CDR 440A以自P1＞P2傳輸資料，並組態多路徑CDR 440B以自P3-＞P4傳輸資料)。作為另一實例，若伺服器存儲的係即時編碼之即時視訊，則兩個通道皆經組態為接收介面(即，多路徑I/O裝置408組態多路徑CDR 440A以自P2＞P1傳輸資料，並組態多路徑CDR 440B以自P4-＞P3傳輸資料)。作為一另一實例，若伺服器同時存儲即時編碼之視訊資料並提供串流視訊服務，則一個通道經組態為傳輸介面，且另一通道經組態為一接收介面(即，多路徑I/O裝置408組態多路徑CDR 440A以自P1-＞P2傳輸資料，且組態多路徑CDR 440B以自P4-＞P3傳輸資料)。在各種實施方案中，處理量調適受控於圖3之控制邏輯M1，諸如藉由控制信號選擇電路S1及S2。
應瞭解，在某些實施方案中動態地組態多路徑I/O裝置中之路徑之方向性之能力可憑藉增加針對特定訊務方向之資料速率來容許整體資料有效載荷增加(例如，回應於偵測或預測下游訊務大於或將大於上游訊務而增加下游訊務資料速率)。
繼續以上實例，在一些實施方案中，下游裝置404表示一組一或多個傳輸/接收接腳 (在此實例中稱為通道3)，且下游裝置412表示另一組一或多個傳輸/接收接腳(在此實例中稱為通道4)，其在提供基於雲之串流視訊服務之資料中心之伺服器中。
用於連接至一個裝置中之通道1及2以及另一裝置中之通道3及4之實體介面可由例如外觀尺寸規格來指定，該外觀尺寸規格指定針對一特定資料通信協定之幾何形狀、定向、大小等(例如，用於插入一主機板插槽之PCI-E平面印刷電路板之外觀尺寸，或用於USB 3.0、DisplayPort、SATA、IEEE 1394、HDMI之纜線及/或連接器、例如C型USB/DisplayPort等之混合連接器之外觀尺寸等)。一資料中心中伺服器之組態可能導致針對通道1及2之實體介面與通道3及4不對準(例如，需要將一纜線扭轉180°)。多路徑I/O裝置408可組態多路徑CDR 440A至B及/或被動矩陣開關409內之信號選擇電路，以將I/O路徑P1＜-＞P2更改為P1＜-＞ P4，並將P3＜-＞P4更改為P3＜-＞P2，使得無需調整纜線之定向即可將通道1及2之實體介面與通道3及4對準。
應瞭解，圖4中之裝置402、裝置410、裝置404及裝置412可跨越一或多個裝置分佈(例如，其可在同一伺服器中，或可各對應於不同伺服器，或其某一組合等等)。舉例而言，裝置402可在提供串流視訊服務之一伺服器中，並且裝置404、410、412可各在單獨內容傳遞網路(CDN)邊緣伺服器中。在某些實施方案中，多路徑I/O裝置408可為一網路裝置，其容許在一單一事務中而非透過多個事務廣播一視訊伺服器中之裝置402之一輸出以在諸如裝置404、410、412之多個CDN邊緣伺服器處進行快取(或多播至特定子集)。
應進一步瞭解，串流視訊/編碼視訊或一資料中心之以上實例場景係出於實例目的，而不意欲係限制性的。所揭示多路徑I/O裝置408可經部署以在各種應用中提供高靈活性，該等應用包含(但不限於)一多顯示器圖形系統(例如，DisplayPort及反向DisplayPort等)、網路通信裝置、計算周邊互連件、汽車/航空資料匯流排、負載平衡及/或容錯系統、獨立磁碟冗餘陣列(RAID)部署、中繼器、多工/解多工介面等及其組合(例如，具有DisplayPort之C型USB)。
圖5係互連上游裝置502、上游裝置510、下游裝置504及下游裝置512之一多路徑I/O裝置508之一實例實施方案。多路徑I/O裝置508包含一4埠多路徑CDR電路540。應瞭解，可提供額外I/O埠，諸如藉由增加針對信號選擇介面S1之輸出及針對信號選擇介面S2之輸入之數目以提供一n埠多路徑I/O裝置，其中n可為大於二之任何整數。
在圖5中，多路徑CDR電路540包含單向CDR 500。單向CDR 500可選擇性地耦合至四個雙向埠，如由以下各者所繪示：針對接收電路R1及傳輸電路T1之IO1P及IO1N差動埠，針對接收電路R2及傳輸電路T2之IO2P及IO2N差動埠，針對接收電路R3及傳輸電路T3之IO3P及IO3N差動埠，及針對接收電路R4及傳輸電路T4之IO4P及IO4N差動埠。
多路徑I/O裝置508提供I/O靈活性。舉例而言，控制邏輯M1可組態信號選擇介面S2以將四個接收電路R1至4中之任何者耦合至單向CDR 500之輸入埠。控制邏輯M1亦可組態信號選擇介面S1以將四個傳輸電路T1至4中之任何一或多者耦合至單向CDR 500之輸出埠。因此，多路徑I/O裝置508可藉由在I/O埠IO1至4之間形成之多個通信路徑中之任何者來傳輸或接收。多路徑CDR 540支援雙向通信，且因此不知曉針對裝置502、504、510及512之資料轉移之方向。
應瞭解，當前揭示之多路徑I/O裝置可包含使用被動組件(例如，圖4中之被動矩陣開關409)、主動組件(例如，圖5中之信號選擇介面S1及S2)或被動及主動組件之一組合。
應進一步瞭解，信號選擇介面S2之輸出可經組態以諸如(舉例而言)出於廣播或容錯目的在多個單向CDR之輸入之間選擇。類似地，信號選擇介面S1之輸入亦可經組態以在多個單向CDR之輸出之間選擇。
在一些實施方案中，圖5之n埠多路徑CDR電路540可包含在n埠多路徑CDR電路之一m×1陣列(未繪示)中。舉例而言，陣列中之一第一n埠多路徑CDR電路之IO1及第二n埠多路徑CDR電路之IO1兩者皆可耦合至同一上游裝置502。在偵測到第一n埠多路徑CDR電路中之單向CDR已失效時，控制邏輯M1可重新路由I/O路徑，以使用陣列中之第二n埠多路徑CDR電路中之一單向CDR。
在圖5中，針對多路徑CDR電路540之所描繪I/O埠IO1至4包含一個單向CDR (單向CDR 500)、四組傳輸電路(T1至4)及四組接收電路(R1至4)。
4埠多路徑CDR相對於針對2個單向CDR之一陣列之四個埠(其對應於兩個輸入埠及兩個輸出埠)具有額外傳輸電路及接收電路，諸如具有專用於上游通道之一個單向CDR及專用於下游通道之單獨單向CDR之一電路，各單向CDR皆有其自身之傳輸電路及接收電路。
由於功耗及裸片面積效率之考慮，通常不意欲增加傳輸電路或接收電路中之冗餘。然而，在某些實施方案中，由本發明達成之多路徑CDR電路利用傳輸電路及接收電路中之冗餘來減少其他主動組件中之冗餘，諸如所需之單向CDR之數目，同時提供先前論述之I/O路徑靈活性之優點。
舉例而言，一4埠多路徑CDR電路具有1個單向CDR，藉此相對於具有相同埠數之2個單向CDR之一對應陣列減少由單向CDR操作消耗之功耗及裸片面積。應進一步瞭解，與用於單向CDR操作之電路相比，例如CTLE、DFE及3抽頭驅動器之傳輸電路及接收電路以及DE/MUX電路係具有面積效率的，且因此不會引入裸片面積之顯著增加。此外，此等電路(例如，CTLE、DFE及3抽頭驅動器)可由嵌入在多路徑CDR中之數位狀態機來關閉電源，從而減少其消耗之額外電流量。
可使用各種標準或專有CMOS程序中之任何者來實施本文所描述之各種實施方案。另外，應注意，構想可採用範圍更廣之半導體材料及製造程序之實施方案，其包含例如GaAs、SiGe等。本文描述之多路徑CDR及/或多路徑I/O裝置可以下列方式表示(但不限於)：在軟體(在非暫時性電腦可讀媒體中之目的碼或機器代碼)中；在不同編譯階段中；作為一或多個網表(例如，一SPICE網表)；以一模擬語言；以硬體描述語言(例如，Verilog、VHDL)；藉由一組半導體處理遮罩；及部分或完全作為達成之半導體裝置(例如，一ASIC)。一些實施方案可為一獨立積體電路，而其他實施方案則可作為較大系統之部分嵌入在一晶片上。
熟習此項技術者將理解，在不脫離本發明之範疇之情況下，可對上文描述之實施方案之形式及細節進行改變。另外，儘管已經參考一些實施方案描述各種優點，但本發明之範疇不應藉由參考此等優點來限制。實情係，應參考隨附申請專利範圍來判定本發明之範疇。
100:串列匯流排通信系統 102:上游裝置 104:下游裝置 106-1:串列匯流排 106-2:串列匯流排 106-3:串列匯流排 108:中繼器 110:第二上游裝置 112:第二下游裝置 200:單向CDR/時脈及資料回復電路 202:上游裝置 204:下游裝置 207:單向傳輸路徑 208:中繼器 210:選擇邏輯 212:接收埠 214:回復時脈產生電路 216:傳輸埠 222:頻率誤差偵測器 224:相位誤差偵測器 230:多路徑電路 240:多路徑CDR 300:單向CDR 302:上游裝置 304:下游裝置 308:中繼器 340:多路徑CDR電路 400A:單向CDR 400B:單向CDR 402:上游裝置 404:下游裝置 408:多路徑I/O裝置 409:被動矩陣開關 410:上游裝置 412:下游裝置 440A:多路徑CDR 440B:多路徑CDR 500:單向CDR 502:上游裝置 504:下游裝置 508:多路徑I/O裝置 510:上游裝置 512:下游裝置 540:4埠多路徑CDR電路 A1:主動組件 A2:主動組件 A4:主動組件 C1:連續時間線性等化器(CTLE) C2:CTLE D1:決策回饋等化器(DFE) D2:DFE IO1A:I/O埠 IO1B:I/O埠 IO1N:差動埠 IO1P:差動埠 IO2A:I/O埠 IO2B:I/O埠 IO2N:差動埠 IO2P:差動埠 IO3N:差動埠 IO3P:差動埠 IO4N:差動埠 IO4P:差動埠 M1:控制邏輯 P1:埠 P2:埠 P3:埠 P4:埠 R1:接收電路 R2:接收電路 R3:接收電路 R4:接收電路 S1:信號選擇介面 S12:被動開關組件 S14:被動開關組件 S2:信號選擇介面 S32:被動開關組件 S34:被動開關組件 SW1:被動開關組件 SW2:被動開關組件 SW3:被動開關組件 SW4:被動開關組件 T1:傳輸電路 T2:傳輸電路 T3:傳輸電路 T4:傳輸電路
圖1A至圖1B係矩陣開關之簡化方塊圖。
圖1C至圖1E係包含一多路徑CDR之實施方案之串列資料傳輸系統之簡化方塊圖。
圖2係一多路徑CDR之一特定實施方案之一簡化方塊圖。
圖3係一多路徑CDR之另一種特定實施方案之一簡化方塊圖。
圖4係多路徑CDR之一陣列之一特定實施方案之一簡化方塊圖。
圖5係一多路徑CDR之一進一步特定實施方案之一簡化方塊圖。
200:單向CDR/時脈及資料回復電路
202:上游裝置
204:下游裝置
207:單向傳輸路徑
208:中繼器
210:選擇邏輯
212:接收埠
214:回復時脈產生電路
216:傳輸埠
222:頻率誤差偵測器
224:相位誤差偵測器
230:多路徑電路
240:多路徑CDR

Claims (22)

  1. 一種電路，其包括：一第一輸入/輸出(I/O)埠，其耦合至第一傳輸電路及第一接收電路；一第二I/O埠，其耦合至第二傳輸電路及第二接收電路；一第一單向時脈及資料回復(CDR)電路，其包括：一第一接收埠，其經組態以接收符合一串列資料協定之一第一接收信號；一第一傳輸埠，其經組態以使用自該第一接收信號產生之一回復時脈信號來傳輸自該第一接收信號產生之一回復資料信號；及第一多路徑電路，其經組態以將該第一單向CDR電路選擇性地耦合至該第一傳輸電路及該第一接收電路或該第二傳輸電路及該第二接收電路。
  2. 如請求項1之電路，該第一多路徑電路進一步包括：第一信號選擇電路，其經組態以將該第一傳輸埠選擇性地耦合至該第一傳輸電路之一輸入或該第二傳輸電路之一輸入；第二信號選擇電路，其經組態以將該第一接收埠選擇性地耦合至該第一接收電路之一輸出或該第二接收電路之一輸出；及第一控制電路，其經組態以控制該第一信號選擇電路，以用於將該第一傳輸埠選擇性地耦合至該第一傳輸電路之該輸入或該第二傳輸電路之該輸入，或控制該第二信號選擇電路，以用於將該第一接 收埠選擇性地耦合至該第一接收電路之該輸出或該第二接收電路之該輸出。
  3. 如請求項1之電路，該第一單向CDR電路進一步包括：第一電路，其經組態以產生該回復時脈信號，以用於產生該回復資料信號用於在該第一單向CDR電路之該第一傳輸埠處輸出，該回復資料信號產生自該第一單向CDR電路之該第一接收埠處之該第一接收信號；第二電路，其經組態以偵測該接收信號中之第一轉變，偵測該回復資料信號中之第二轉變，並基於該第一接收信號之該第一轉變之一特性及該回復資料信號之該第二轉變之一特性來產生一或多個輸出；第三電路，其經組態以偵測該回復時脈信號中之一第三轉變，偵測該第一接收信號中之一第四轉變，並產生表示該第三轉變與該第四轉變之一關係之一或多個輸出；及第四電路，其經組態以傳輸該第二電路之該一或多個輸出之至少一者以用於控制該第一電路，或傳輸該第三電路之該一或多個輸出之一者以用於控制該第一電路。
  4. 如請求項1之電路，其進一步包括：一第三I/O埠，其耦合至第三傳輸電路及第三接收電路；一第四I/O埠，其耦合至第四傳輸電路及第四接收電路；一第二單向CDR電路，其包括： 一第二接收埠；一第二傳輸埠；及第二多路徑電路，其經組態以將該第二單向CDR電路選擇性地耦合至該第三傳輸電路及該第三接收電路或該第四傳輸電路及該第四接收電路。
  5. 如請求項4之電路，其進一步包括：一矩陣開關，其中該第一I/O埠耦合至該矩陣開關之一第一埠，且該第三I/O埠耦合至該矩陣開關之一第二埠，該矩陣開關受控於該第一多路徑電路及/或該第二多路徑電路。
  6. 如請求項5之電路，其中該矩陣開關包含一第三埠及一第四埠，並且該第一多路徑電路及/或該第二多路徑電路進一步經組態以將該第一單向CDR電路之該第一傳輸埠選擇性地耦合至該矩陣開關之該第三埠或該矩陣開關之該第四埠，並將該第二單向CDR電路之該第二傳輸埠選擇性地耦合至該矩陣開關之該第三埠或該矩陣開關之該第四埠。
  7. 如請求項1之電路，其中該第一多路徑電路進一步經組態以基於自一或多個傳輸裝置接收之一或多個信號之特性而將該第一單向CDR電路選擇性地耦合至該第一傳輸電路及該第一接收電路或該第二傳輸電路及該第二接收電路。
  8. 如請求項4之電路，其中該第一多路徑電路進一步經組態以基於自一 或多個傳輸裝置接收之一或多個信號之特性而將該第一單向CDR電路選擇性地耦合至該第一傳輸電路及該第一接收電路或該第二傳輸電路及該第二接收電路；且該第二多路徑電路進一步經組態以基於自該一或多個傳輸裝置接收之該一或多個信號之該特性而將該第二單向CDR電路選擇性地耦合至該第三傳輸電路及該第三接收電路或該第四傳輸電路及該第四接收電路。
  9. 如請求項1之電路，其進一步包括：一第三I/O埠，其耦合至第三傳輸電路及第三接收電路；及該第一多路徑電路，其進一步經組態以將該第一單向CDR電路選擇性地耦合至該第三傳輸電路及該第三接收電路。
  10. 如請求項9之電路，其中該第一多路徑電路進一步經組態以控制該第一單向CDR之該第一傳輸埠至該第一傳輸電路之該輸入及該第二傳輸電路之該輸入兩者之該耦合。
  11. 如請求項1之電路，其中該第一多路徑電路包含具有數位邏輯閘之一多工器，該數位邏輯閘經組態用於將該第一傳輸埠選擇性地耦合至該第一傳輸電路之該輸入或該第二傳輸電路之該輸入。
  12. 如請求項1之電路，其中該第一接收電路包含一等化器。
  13. 如請求項1之電路，其中該第一多路徑電路進一步經組態以當使用該 第二傳輸電路及/或該第二接收電路傳播資料時，將該第一傳輸電路及/或該第一接收電路設定至一低電力狀態。
  14. 一種半雙工中繼器電路，其包括：一第一輸入/輸出(I/O)埠，其耦合至第一傳輸電路及第一接收電路；一第二I/O埠，其耦合至第二傳輸電路及第二接收電路；一第一單向時脈及資料回復(CDR)電路，其包括：一第一接收埠，其經組態以接收符合一串列資料協定之一第一接收信號；一第一傳輸埠，其經組態以使用自該第一接收信號產生之一回復時脈信號來傳輸自該第一接收信號產生之一回復資料信號；及第一多路徑電路，其經組態以將該第一單向CDR電路選擇性地耦合至該第一傳輸電路及該第一接收電路或該第二傳輸電路及該第二接收電路。
  15. 如請求項14之電路，其進一步包括：一第三I/O埠，其耦合至第三傳輸電路及第三接收電路；及該第一多路徑電路，其進一步經組態以將該第一單向CDR電路選擇性地耦合至該第三傳輸電路及該第三接收電路。
  16. 如請求項14之電路，其中該第一多路徑電路包含具有數位邏輯閘之一多工器，該數位邏輯閘經組態用於將該第一傳輸埠選擇性地耦合至該第 一傳輸電路之該輸入或該第二傳輸電路之該輸入。
  17. 如請求項14之電路，其中該第一接收電路包含一等化器。
  18. 如請求項14之電路，其中該第一多路徑電路進一步經組態以當使用該第二傳輸電路及/或該第二接收電路傳播資料時，將該第一傳輸電路及/或該第一接收電路設定至一低電力狀態。
  19. 如請求項15之電路，其中該第一多路徑電路進一步經組態以控制該第一單向CDR之該第一傳輸埠至該第一傳輸電路之該輸入及該第二傳輸電路之該輸入兩者之該耦合。
  20. 一種電路，其包括：一第一輸入/輸出(I/O)埠，其耦合至第一傳輸電路及第一接收電路；一第二I/O埠，其耦合至第二傳輸電路及第二接收電路；一第一單向時脈及資料回復(CDR)電路，其包括：一第一接收埠，其經組態以接收符合一串列資料協定之一第一接收信號；一第一傳輸埠，其經組態以傳輸自該第一接收信號產生之一資料信號；及第一多路徑電路，其經組態以將該第一單向CDR電路選擇性地耦合至該第一傳輸電路及該第一接收電路或該第二傳輸電路及該第二 接收電路。
  21. 如請求項20之電路，該第一單向CDR電路進一步包括：第一電路，其經組態以產生一回復時脈信號，以用於產生該資料信號用於在該第一單向CDR電路之該第一傳輸埠處輸出，該資料信號產生自該第一單向CDR電路之該第一接收埠處之該第一接收信號；第二電路，其經組態以偵測該接收信號中之第一轉變，偵測該回復資料信號中之第二轉變，並基於該第一接收信號之該第一轉變之一特性及該回復資料信號之該第二轉變之一特性來產生一或多個輸出；第三電路，其經組態以偵測該回復時脈信號中之一第三轉變，偵測該第一接收信號中之一第四轉變，並產生表示該第三轉變與該第四轉變之關係之一或多個輸出；及第四電路，其經組態以傳輸該第二電路之該一或多個輸出之至少一者以用於控制該第一電路，或傳輸該第三電路之該一或多個輸出之一者以用於控制該第一電路。
  22. 如請求項21之電路，其進一步包括：一第三I/O埠，其耦合至第三傳輸電路及第三接收電路；一第四I/O埠，其耦合至第四傳輸電路及第四接收電路；一第二單向CDR電路，其包括：一第二接收埠； 一第二傳輸埠；第二多路徑電路，其經組態以將該第二單向CDR電路選擇性地耦合至該第三傳輸電路及該第三接收電路或該第四傳輸電路及該第四接收電路；及一矩陣開關，其中該第一I/O埠耦合至該矩陣開關之一第一埠，且該第三I/O埠耦合至該矩陣開關之一第二埠，該矩陣開關受控於該第一控制電路及/或該第二控制電路。
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