TW201822015A - 利用晶片內串聯器/解串聯器的控制器-實體層連接 - Google Patents

利用晶片內串聯器/解串聯器的控制器-實體層連接 Download PDF

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Abstract

提供了晶片上被動傳輸通道，以將串聯化資料從第一控制器傳播到雙協定實體層介面。與第一控制器相比，用於雙協定實體層介面的第二控制器在半導體晶片上更靠近該雙協定實體層介面。

Description

利用晶片內串聯器/解串聯器的控制器-實體層連接
概括地說，本案係關於雙標準實體層（PHY）介面和用於雙標準的控制器之間的連接。
諸如智慧手機或平板設備的行動設備通常需要諸如通用序列匯流排（USB）連接器的介面來耦合到其他設備。例如，USB C型連接器已被智慧手機市場廣泛地採用。現在通常是，USB C型連接器是這種行動設備的唯一外部介面。但行動設備並不僅僅只驅動其他USB設備。例如，行動設備正用作視訊源，以驅動具有諸如由顯示埠（DisplayPort）協定所支援的高清視訊的顯示器和電視機。轉而，USB C型連接器必須不僅要支援USB資料傳輸量，而且還要支援顯示埠視訊資料傳輸量。
圖1中圖示實例行動設備100，其中實體層（PHY）介面120支援顯示埠（DP）和USB 3.0（USB3）協定兩者。由於PHY介面120支援兩個協定，其亦可以表示為USB3-DP PHY介面120。因此，PHY介面120中的多工器（未圖示）在輸入埠125處，在到達的DP和USB3資料串流之間進行選擇。這些資料串流來自相應的控制器。每個控制器佔用一定數量的晶片空間，但是在輸入埠125附近只有這麼多晶片空間。因此可能的情況是，這些控制器中的僅僅一個控制器能夠與用於USB3-DP PHY介面120的晶片上的輸入埠125相鄰。在行動設備100中，USB3控制器130與輸入埠125相鄰。相反，DP控制器105在晶片上距離輸入埠125更遠。
由於其遠端位置，從DP控制器105到用於USB3-DP PHY介面120的輸入埠125的資料串流，使用複數個觸發器110集合進行流水線化。例如，來自DP控制器105的資料串流可以包括一系列數位元化字（例如，60位數位化字）。由於在將DP控制器105耦合到USB3-DP PHY介面120的傳輸線中的非理想性，在來自DP控制器105的傳播期間，這種相對較寬的數位化字中的各個位將相對於彼此變得歪斜。觸發器110重新對準DP資料字中的位元，從而解決這種偏斜。實體編碼子層（PCS）模組115對來自觸發器110的DP資料字執行PCS處理，將經處理的DP資料字呈現給輸入埠125。USB3-DP PHY介面120中的串聯器和發射器（TX）串聯化來自PCS模組115的DP資料字並將來自PCS模組115的DP資料字發送到外部接收器（未圖示）。類似地，USB3-DP PHY介面120中的串聯器和發射器串聯化並發送來自USB3控制器130的經由輸入埠125所接收的USB資料字。儘管USB3-DP PHY介面120消除了USB和DP資料串流的晶片外多工的需求，但觸發器110消耗相當大的晶片空間和功率。而且，經由觸發器110集合的流水線化引入了延時。
因此，本發明所屬領域需要更密集和更低功率的控制器-PHY晶片上介面。
為了提高密度和資料速率，針對包括雙通訊協定實體層（PHY）介面的第一半導體晶片提供晶片上串聯器/解串聯器（SerDes）。如名稱所暗示的，雙通訊協定PHY介面適應用於兩種不同通訊協定的第一半導體晶片和另外的半導體晶片之間的實體層介面。鑒於通用序列埠（USB）標準作為用於諸如智慧型電話的行動設備的外部介面的優勢，下面的論述將針對通訊協定中的第一種是通用序列匯流排（USB）協定的實施例。第二通訊協定可以包括顯示埠（DP）協定。因此，可以將雙通訊協定PHY介面表示成用於此類實施例的USB-DP PHY介面。但是，應當理解的是，除了顯示埠之外的諸如高清多媒體介面（HDMI）的其他通訊協定，可以經由雙通訊PHY介面進行多工處理。
USB-DP PHY介面包括用於從USB控制器接收USB資料串流，並用於從DP控制器接收DP資料串流的輸入埠。在一個實施例中，USB控制器位於第一半導體晶片上與輸入埠相鄰，而DP控制器位於第一半導體晶片上距離輸入埠較遠。為了適應經由第一半導體晶片從DP控制器到USB-DP PHY介面的資料傳播，與積體電路上的DP控制器相鄰的DP串聯器將來自DP控制器的DP資料字串聯化為串聯化的DP資料串流，該串聯化的DP資料串流經由晶片上被動傳輸通道傳播到USB-DP PHY介面。隨後，可以由位於被動傳輸通道和USB-DP PHY介面之間的DP解串聯器，對該串聯化的DP資料串流解串列為DP資料字（這些DP資料字可以具有與由DP控制器所提供的相同的寬度，或者可以具有不同的寬度）。在此類實施例中，USP-DP PHY介面包括用於重新串聯化DP資料字的串聯器-發射器。串聯器-發射器亦將串聯化從USB控制器接收的USB資料字。
應當注意，與一般SerDes架構相比，DP串聯器和DP解串聯器的設計是簡化的，這是因為積體電路設計者完全控制被動傳輸通道（其亦可以表示為傳輸線）的電特性。例如，晶片上傳輸通道可以包括在用於積體電路的一或多個金屬層中定義的引線，該引線被設計為具有用於資料傳播的有利的電學特性（例如，相對較低的電容和電感）。相比之下，傳統的SerDes用於與積體電路設計者無法控制的晶片外傳輸線上的其他積體電路進行介面。因此，傳統的SerDes可能需要強壯的類比等化器和相關的組件。相比而言，DP串聯器和DP解串聯器可以實現初步的或者簡化的均衡，使得與傳統SerDes的設計方案相比，其設計複雜度大大減小。
在USB-DP PHY介面和被動傳輸線之間使用DP解串聯器，允許積體電路設計者利用現有的USB-DP PHY介面架構。但是，此類設計方案重複使用的代價是將DP解串聯器中的DP資料串流進行解串聯化，隨後在USB-DP PHY介面中重新串聯化該DP資料串流。為了緩解這種雙重串聯化問題，被動傳輸線可以替代的在USB-DP PHY介面輸入埠處，終止在DP接收器中。DP接收器偵測從被動傳輸線接收的串列DP資料，但不對該資料進行解串聯化。用於這種實施例的USB-DP PHY介面包括發射器。隨後，在將所獲得的串聯化的USB資料串流提供給USB-DP PHY介面的輸入埠之前，對於將來自USB控制器的USB資料字串聯化而言，USB串聯器將是必要的。儘管由此消除了DP資料串流的雙串聯化，但是不能使用如關於來自DP控制器的DP資料字的觸發器流水線化所論述的傳統的USB-DP PHY介面，這是因為這種傳統的USB-DP PHY介面包括串聯器。因此，消除USB資料串流的雙重串聯化是以重新設計USP-DP PHY介面為代價的。
不管USB-DP PHY介面是否包括串聯器，晶片上被動傳輸通道的使用消除了經由一系列觸發器來流水線化DP資料串流的一般需求。因此，經由使用DP串聯器、被動晶片上傳輸通道和可選的DP解串聯器，提高了密度和功耗。
在DP控制器位於第一半導體晶片上以便與USB-DP PHY介面的輸入埠相鄰，而USB控制器位於第一半導體晶片上距輸入埠較遠的替代實施例，提供了這些相同的優點。在此類替代實施例中，USB串聯器將來自USB控制器的USB資料字進行串聯化，並且經由被動傳輸通道將獲得的串聯化的USB資料串流傳播到輸入埠。為了充分利用傳統的USB-DP PHY介面的使用，被動傳輸通道可以在USB解串聯器中結束，並且該USB解串聯器接收串聯化的USB資料串流，並將串聯化的USB資料串流解串聯化回由輸入埠所接收的USB資料字。隨後，USB-DP PHY介面將USB資料字重新串聯化回串聯化的USB資料串流，以經由USB埠進行傳播。替代地，可以對USB-DP PHY介面進行修改以僅包括發射器，使得它不包括串聯器。隨後，由於在DP控制器和輸入埠之間引入DP串聯器的成本，因此可以忽略USB解串聯器。
經由下面的詳細描述，可以更好地理解這些和額外的優點。
提供被動晶片上傳輸通道以將第二通訊協定控制器耦合到組合USB第二通訊協定實體層（PHY）介面。下面的論述將針對於第二通訊協定是顯示埠（DP）協定的實施例，但應當理解的是，可以利用DP協定來替代諸如高清多媒體介面（HDMI）協定的其他通訊協定。另外，下面的論述將針對於USB協定是USB3（USB3）協定的實施例，但亦應當理解的是，可以使用USB協定的其他版本。最後，下面的論述將進一步針對於被動傳輸通道包括在晶片上系統（SoC）中的實施例，但應當再次理解，其他類型的積體電路亦受益於被動晶片上傳輸通道所提供的密度和功耗改進。在SoC內，雙協定USB3-DP PHY介面驅動具有USB和DP資料串流兩者的外部USB3埠。因此，諸如行動設備的包括SoC的系統不需要晶片外多工，來從USB3埠接收USB3和DP資料串流。
雙協定USB3-DP PHY介面包括輸入埠，經由該輸入埠，其從晶片上DP控制器接收DP資料串流，以及從晶片上USB3控制器接收USB資料串流。如本文所使用的，將術語「輸入埠」定義為代表DP資料串流和USB資料串流二者在其上進行傳播的節點。例如，多工器可以在DP資料串流和USB串流之間進行選擇，以向USB3-DP PHY介面提供輸出資料串流。因此，多工器的輸出將包括「輸入埠」，如本文所使用的該術語。關於該輸入埠而言，應當注意，其在針對SoC的半導體晶片上具有實體位置。DP控制器和USB3控制器二者各要求一定數量的晶片面積，以用於其在半導體晶片上的產生實體。例如，若DP控制器實體上位於半導體晶片上與輸入埠相鄰，則它將佔據其相應數量的晶片區域。可能的情況是，USB3控制器亦不能佔據該相同的晶片區域，因此將在該半導體晶片上位於距輸入埠的較遠處。因此，這兩個控制器中的僅僅一個控制器可以在實體上與針對SoC的半導體晶片中的輸入埠相鄰。因此，本文揭示的兩個主要實施例取決於這些控制器（DP或USB3）中的哪個是位於與輸入埠相鄰的控制器。
在USB3控制器與輸入埠相鄰的實施例中，USB3控制器佔用了與USB3-DP PHY介面的輸入埠相鄰的晶片空間，因此DP控制器替代的移位在距離SoC上的輸入埠較遠的位置。應當注意的是，DP資料速率相對較高，例如高達每秒32.4十億位元（Gbit/s）。即使在較低的資料速率（例如，21.6 Gbit/s）下，使用DP資料字來傳輸如此高的資料速率將遭受到相當大的偏斜，在傳統上，經由使用觸發器集合進行流水線化來處理該偏斜。該觸發器集合亦解決DP資料字的衰減，這是因為它們亦重新產生了DP資料字。例如，160位元寬的DP資料字需要160個觸發器的多個集合，每個觸發器重複地寄存DP字，以便在從DP控制器傳播到USB3-DP PHY介面期間，使它們保持對準。若DP控制器和USB3-DP PHY介面之間的傳播距離需要3個觸發器集合，則一般的160位元寬DP字實施例的觸發器的總數將包括：3×160 = 480個觸發器。但是，本文所揭示的被動傳輸通道消除了對如此多的觸發器的需要，這提高了密度並降低了功耗。
關於經由被動傳輸通道，從DP控制器序列傳輸DP資料串流而言，DP控制器經由DP串聯器將其DP資料字呈現給被動傳輸通道。DP串聯器將來自DP控制器的DP資料字串聯化成串聯化的DP資料串流，該串聯化的DP資料串流從被動傳輸通道的DP控制器相鄰端傳播到被動傳輸通道的USB3-DP-PHY介面相鄰端。被動傳輸通道的USB3-DP-PHY介面相鄰端可以耦合到用於將串聯化的DP資料串流解串聯化回DP資料字的DP解串聯器。這種恢復的DP資料字可以具有與從DP控制器驅動的寬度相同的寬度，或者具有不同的寬度。為了在這些DP資料字集合之間進行區分，本文將來自DP控制器的DP資料字表示成「第一」DP資料字，而本文將來自DP解串聯器的DP資料字表示成「第二」DP資料字。DP串聯器、被動傳輸通道和DP解串聯器的組合形成了晶片上串聯器-解串聯器（SerDes）。
傳統的是，USB3-DP PHY介面包括串聯器，以對來自相應的DP和USB3控制器的DP和USB3資料串流進行串聯化。因此，晶片上SerDes的使用允許電路設計者使用這種傳統的USB3-DP PHY介面。但是在DP解串聯器中對串聯化的DP資料串流進行解串聯化，隨後在USB3-DP PHY介面中重新串聯化來自DP解串聯器的第二DP資料字是不高效的。因此，用於USB3-DP PHY介面的輸入埠可以經由DP接收器而不是DP解串聯器，來耦合到被動傳輸通道。DP接收器恢復來自被動傳輸通道的串聯化的DP資料串流（可能亦重新定時該資料），從而可以將所獲得的恢復的串聯化的DP資料串流驅動到用於USB3-DP PHY介面的輸入埠中。DP串聯器、被動傳輸通道和DP接收器的組合形成了晶片上串聯器。因此，USB3-控制器與輸入埠相鄰的實施例可以細分為晶片上SerDes實施例和晶片上串聯器實施例。用於晶片上串聯器實施例的USB3-DP PHY介面將僅用作發射器，這是因為它將不對來自輸入埠的資料串流進行串聯化。在兩個實施例中，USB3-DP PHY介面利用DP資料的串聯化流來驅動外部USB3埠。為了對該串流與被動傳輸通道上攜帶的串聯化的DP資料進行區分，本文將來自DP串聯器的串聯化的DP資料串流表示成第一串聯化的DP資料串流，而本文將經由外部USB3埠驅動的串聯化的DP資料串流表示成第二串聯化的DP資料串流。由於用於晶片上SerDes實施例的USB3-DP PHY介面包括串聯器以及發射器，因此在本文中將其表示為「組合」USB3-DP PHY介面。相比而言，在沒有任何進一步限定的情況下，本文將用於晶片上串聯器實施例的PHY介面表示成USB3-DP PHY介面。
應當注意，在DP-控制器與輸入埠相鄰的實施例中，適用相同的考慮事項。因此，可以將此類實施例細分為晶片上SerDes實施例和晶片上串聯器實施例。換言之，可以由USB3解串聯器對來自遠端位置的USB3控制器的經由被動傳輸通道傳播之後的串聯化的USB資料串流進行解串聯化，隨後在組合USB3-DP PHY介面中進行重新串聯化。替代地，可以由USB3接收器將串聯化的USB資串流直接替代的驅動到USB3-DP PHY介面的輸入埠中。首先將論述一些實例晶片上SerDes實施例，隨後論述一些實例晶片上串聯器實施例。 具有晶片上SerDes的組合USB3-DP PHY
首先將論述USB3控制器與輸入埠相鄰的實施例，隨後論述DP控制器與輸入埠相鄰的實施例。在圖2A中圖示SoC 200，其中DP解串聯器220對於從被動傳輸通道210接收的第一串聯化的DP資料串流進行解串聯化。由於DP解串聯器220亦用於接收第一串聯化的DP資料串流，因此在圖2A中將其表示為DP解串聯器和接收器（RX）220。DP控制器105經由DP串聯器205來驅動被動傳輸通道210的第一端。具體而言，DP控制器105提供DP串聯器205串聯化成第一串聯化DP資料串流的一系列第一DP資料字，該第一串聯化DP資料串流驅動到被動傳輸通道210上。被動傳輸通道210的長度範圍可以從零點幾毫米到幾毫米。因此，DP控制器105從半導體晶片上的輸入埠125移位至少被動傳輸通道210的長度。DP解串聯器220將第一串聯化的DP資料串流解串聯化為一系列的第二DP資料字。在由PCS電路115進行實體編碼子層（PCS）處理之後，輸入埠125處的組合USB3-DP PHY介面120接收所獲得的PCS編碼的第二DP資料字的系列。如在網路領域中公知的，PCS處理包括資料編碼和解碼以及開放式系統互連（OSI）參考模型的實體層中的相關功能。DP串聯器205、被動傳輸通道210和DP解串聯器220用作晶片上SerDes 215，以將DP控制器105耦合到PCS電路115並最終到達輸入埠125。由於傳輸通道210是被動的，因此晶片上SerDes 215避免了經由觸發器集合對來自遠端位置的DP控制器105的DP資料字進行流水線化的需要，如參照圖1的SoC 100所論述的。
與DP控制器105相比，USB3控制器130位於針對SoC 200的半導體晶片上與輸入埠125實體地相鄰，使得USB3控制器130可以利用複數個PCS編碼的USB3資料字來驅動輸入埠125。因此，PCS電路（未圖示）與USB3控制器130整合在一起，以提供USB3資料字的PCS處理。
在圖2B中圖示用於晶片上SerDes 215的額外細節。可以將來自DP串聯器205的第一串聯化資料串流分成複數個第一串聯化的資料串流，其中每個資料串流在被動傳輸通道210中具有其自己的單向通道222。例如，對於單端信號傳輸的實施例而言，每個單向通道222可以包括在與針對SoC 200的半導體晶片相鄰的金屬層中形成的引線或導線（圖2A）。若這些串聯化資料串流是差分的，則每個單向通道222可以包括在金屬層中形成的一對導線。與SoC 100相反，只具有相對較少數量的（例如，八個）此類第一串聯化資料串流，從而減少了發生偏斜的危險。DP解串聯器220將經由單向通道221接收到的複數個第一串聯化的資料串流，解串聯化成呈現給組合USB3-DP PHY介面120（圖2A）的一系列第二DP資料字。為了在組合USB3-DP PHY介面120和DP控制器105之間實現雙向資料串流，被動傳輸通道210包括至少一個雙向通道245。第一串聯器/解串聯器255驅動針對DP控制器105的雙向通道245，而第二串聯器/解串聯器256驅動用於USB3-DP PHY介面120的雙向通道245。
諸如與DP串聯器220相鄰的鎖相迴路（PLL）250的時鐘源，針對在時鐘通道270上發送的DP串聯器205提供時鐘。DP控制器105和USB3-DP PHY介面120各具有其自己的時鐘分頻器和去偏斜電路265，以用於對來自PLL 250的時鐘進行分頻和去偏斜。
如參照SoC 200所論述的，類似地形成DP控制器與輸入埠相鄰的晶片上SerDes實施例。在圖2C中圖示實例SoC 201，其中USB3控制器130在針對SoC 200的半導體晶片上位於遠離輸入埠125。相比而言，DP控制器105置於與輸入埠125相鄰。USB3控制器130將USB資料字驅動到USB3串聯器206，以產生用於在被動傳輸通道210上傳播的第一串聯化的USB資料串流。USB3接收器和解串聯器222接收第一串聯化的USB資料串流，並將第一串聯化的USB資料串流解串聯化成相應的USB資料字，在經由輸入埠125將該USB資料字傳播到組合USB3-DP PHY介面120之前，在PCS電路115中對該USB資料字進行PCS處理。USB3串聯器206、被動傳輸通道210和USB3解串聯器221用作晶片上SerDes 216，以將USB3控制器130耦合到PCS電路115並最終到達輸入埠125。可以如參照SerDes 215所論述的，類似地構造SerDes 216。DP控制器105將DP字驅動到輸入埠125中。組合USB3-DP PHY120以一般方式執行，以將經由輸入埠125接收的USB字和DP字串聯化成相應的串聯化USB資料串流和DP資料串流，以經由USB埠傳輸到外部晶片（未圖示）。現在將論述一些實例晶片上串聯器實施例。 具有晶片上串聯器的USB3-DP PHY介面
USB3控制器與輸入埠相鄰的實施例和DP控制器與輸入埠相鄰的實施例可以包括晶片上串聯器，而不是晶片上SerDes，以消除資料字的遠端位置控制器的重複串聯化和解串聯化。首先將論述實例USB3控制器與輸入埠相鄰的實施例。具體而言，SoC 200中的DP解串聯器220可以替換成為如圖3中的SoC 300所示的DP接收器（RX）325。DP接收器325用於偵測來自被動傳輸通道210的第一串聯化DP資料串流，但是僅僅接收而不對這些流進行解串聯化。為了進一步簡化架構，可以利用PCS電路305來替換PCS電路115，該PCS電路305對來自DP控制器105的第一DP資料字進行PCS處理。PCS電路305介於DP串聯器205和DP控制器105之間，使得對來自DP串聯器205的第一串聯化的DP資料串流進行PCS處理。DP串聯器205、被動傳輸通道210和DP接收器325形成了晶片上串聯器315。可以認為晶片上串聯器315（以及晶片上SerDes 215）形成了用於將複數個第一DP資料字串聯化成第一串聯化的DP資料串流，以及用於經由積體電路將第一串聯化的DP資料串流從DP控制器被動地傳播到USB-DP PHY介面的單元。
DP接收器325經由輸入埠125將第一串聯化的DP資料串流驅動成單個串聯化的DP資料串流。因此，經由不包括串聯器的USB3-DP PHY介面335，來替代圖2A的組合USB3-DP PHY介面120。相反，USB3-DP PHY介面335僅用作發射器（TX），以經由外部USB3埠（未圖示）驅動串聯化的DP資料串流。由於USB3控制器130如先前所論述的一般起作用以產生複數個USB資料字，因此USB3串聯器330介於USB3控制器130和用於USB3-DP PHY介面335的輸入埠125之間。USB3串聯器330將亦可用於執行串聯化的USB3資料串流的期望的PCS處理。儘管SoC 300因此消除了DP資料串流的重複串聯化，但其需要將USB3-DP PHY介面120重新設計到僅有發射器的USB3-DP PHY介面335中。
本發明所屬領域中具有通常知識者應當容易理解的是，可以容易地將SoC 300修改成DP控制器與輸入埠相鄰的實施例。在該情況下，DP控制器105將由USB控制器120來替換，反之亦然。DP串聯器205將由USB3串聯器來替換，該USB3串聯器利用串聯化的USB資料串流來驅動被動傳輸通道210。類似地，USB3串聯器330將由DP串聯器來替換。最後，DP接收器325將由USB3接收器來替換，該USB3接收器用於從被動傳輸通道210接收串聯化的USB資料串流，但不對其進行解串聯化。
現在將論述使用SoC 200和SoC 300的被動傳輸通道210的方法。該方法包括動作400：將來自積體電路中的USB控制器的複數個通用序列匯流排（USB）第一資料字，驅動到積體電路中的通用序列匯流排-顯示埠實體層（USB-DP PHY）介面。來自SoC 200或SoC 300中的DP控制器105的第一資料字的傳輸，是動作400的實例。
該方法亦包括動作405：對來自積體電路中的DP控制器的複數個顯示埠（DP）字進行串聯化，以形成第一串聯化的DP資料串流。SoC 200或SoC 300中的DP串聯器205的串聯化，是動作405的實例。
此外，該方法包括動作410：經由積體電路中的被動傳輸通道傳播第一串聯化的DP資料串流。在SoC 200或SoC 300中經由被動傳輸通道210來傳播第一串聯化的DP資料串流，是動作410的實例。
最後，該方法亦包括動作415：從USB-DP PHY介面，利用從第一串聯化的DP資料串流推導的第二串聯化的DP資料串流來驅動外部USB埠。從第一串聯化的DP資料串流的這種推導，可以包括如針對SoC 200所論述的解串聯化和後續的串聯化。替代地，第一和第二串聯化的DP資料串流可以與如針對SoC 300所論述的相同。
如本發明所屬領域中具有通常知識者現在將認識到的，並根據手頭的具體應用，能夠在不脫離本案內容的範疇的基礎上，對本案內容的材料、裝置、配置以及設備的使用方法進行多種的修改、替換和變化。例如，被動傳輸通道210可以由主動傳輸通道來替代，該主動傳輸通道包括用於每個單向通道和雙向通道的至少一個觸發器。儘管觸發器會降低密度，但是它們的包含會提升串列資料串流的幅度，儘管以延時增加為代價。鑒於此，本案內容的範疇不應限於本文所說明和描述的特定實施例的範疇，因為它們僅僅是作為本案內容的一些實例，而是應當完全與所附請求項以及它們的功能均等物的範疇相稱。
100‧‧‧行動設備
105‧‧‧DP控制器
110‧‧‧觸發器
115‧‧‧實體編碼子層（PCS）模組
120‧‧‧USB3-DP PHY介面
125‧‧‧輸入埠
130‧‧‧USB3控制器
200‧‧‧SoC
201‧‧‧SoC
205‧‧‧DP串聯器
206‧‧‧USB3串聯器
210‧‧‧被動傳輸通道
215‧‧‧SerDes
216‧‧‧SerDes
220‧‧‧DP解串聯器
221‧‧‧單向通道
222‧‧‧單向通道
245‧‧‧雙向通道
250‧‧‧鎖相迴路（PLL）
256‧‧‧第二串聯器/解串聯器
265‧‧‧時鐘分頻器和去偏斜電路
270‧‧‧時鐘通道Rx
300‧‧‧SoC
305‧‧‧PCS電路
315‧‧‧晶片上串聯器
325‧‧‧DP接收器
330‧‧‧USB3串聯器
335‧‧‧USB3-DP PHY介面
400‧‧‧動作
405‧‧‧動作
410‧‧‧動作
415‧‧‧動作
圖1是傳統的晶片上系統（SoC）的圖，其中USB-DP PHY介面經由觸發器流水線化的並行（非串列）傳輸通道耦合到DP控制器。
圖2A是根據本案內容的態樣的SoC的圖，其中USB-DP PHY介面經由SerDes晶片上傳輸通道耦合到DP控制器。
圖2B是根據本案內容的態樣的圖2A的晶片上傳輸通道和相應的DP串聯器和DP解串聯器的圖。
圖2C是根據本案內容的態樣的SoC的圖，其中USB-DP PHY介面經由SerDes晶片上傳輸通道耦合到USB控制器。
圖3是根據本案內容的態樣的SoC的圖，其中USB-DP PHY介面經由串聯化的晶片上傳輸通道耦合到DP控制器。
圖4是使用串聯化的DP資料串流，將DP控制器介面到USB-DP PHY介面的方法的流程圖。
經由參考下面的詳細描述，可以最好地理解本案內容的這些態樣以及其優點。應當理解的是，相似的元件符號用於標識在附圖中的一或多個附中示出的相似元件。
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國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (30)

  1. 一種積體電路，包括： 包括一輸入埠的一通用序列匯流排-顯示埠實體層（USB-DP PHY）介面； 一USB控制器，其被配置為向該輸入埠提供複數個USB資料字； 一顯示埠（DP）控制器，其被配置為提供複數個第一DP資料字； 一被動傳輸通道；及 一DP串聯器，其被配置為將該複數個第一DP資料字串聯化成一第一串聯化的DP資料串流，並且經由該被動傳輸通道來驅動該第一串聯化的DP資料串流，其中該USB-DP PHY介面被配置為利用從該第一串聯化的DP資料串流推導的一第二串聯化的DP資料串流來驅動一外部USB埠，並且利用從該複數個USB資料字推導的一串聯化的USB資料串流來驅動該外部USB埠。
  2. 根據請求項1之積體電路，亦包括： 一DP解串聯器，其被配置為將該第一串聯化的DP資料串流解串聯化成複數個第二DP資料字；及 一實體編碼子層（PCS）電路，其被配置為將該等第二DP資料字PCS處理成複數個PCS處理的DP資料字，並將該等PCS處理的DP資料字驅動到該USB-DP PHY介面。
  3. 根據請求項2之積體電路，其中該USB-DP PHY介面包括一串聯器，其被配置為將該等PCS處理的DP資料字串聯化成該第二串聯化的DP資料串流。
  4. 根據請求項1之積體電路，其中該USB-DP PHY介面是一通用序列匯流排3（USB3）-DP PHY介面，並且其中該USB控制器是一USB3控制器。
  5. 根據請求項1之積體電路，其中該DP串聯器亦被配置為：對該複數個第一DP資料字進行串聯化，使得該第一串聯化的DP資料串流包括複數個第一串聯化的DP資料串流，並且其中該被動傳輸通道包括與該複數個第一串聯化的DP資料串流相對應的複數個單向通道，其中該DP串聯器亦被配置為：將每個第一串聯化的DP資料串流驅動到該被動傳輸通道中的其相應的單向通道上。
  6. 根據請求項1之積體電路，其中該被動傳輸通道包括一時鐘通道，該積體電路亦包括：被配置為經由該時鐘通道將一時鐘驅動到該DP控制器的一時鐘源，並且其中該DP串聯器亦被配置為回應於該時鐘對該複數個第一DP資料字進行串聯化。
  7. 根據請求項6之積體電路，其中該時鐘源包括一鎖相迴路。
  8. 根據請求項1之積體電路，亦包括： 一DP接收器，其被配置為：從該被動傳輸通道接收該第一串聯化的DP資料串流，並且將該第一串聯化的DP資料串流驅動到該USB-DP PHY介面，並且其中該USB-DP PHY介面被配置為經由該外部USB埠，將該第一串聯化的DP資料串流發送成該第二串聯化的DP資料串流。
  9. 根據請求項8之積體電路，亦包括： 一DP實體編碼子層（PCS）電路，其被配置為：將該複數個第一DP資料字PCS處理成複數個PCS處理的第一DP資料字，並且其中該DP串聯器被配置為：對該複數個PCS處理的第一DP資料字進行串聯化，以形成該第一串聯化的DP資料串流。
  10. 根據請求項8之積體電路，亦包括： 一USB串聯器，其被配置為將該複數個USB資料字串聯化成該串聯化的USB資料串流。
  11. 根據請求項10之積體電路，亦包括： 一USB實體編碼子層（PCS）電路，其被配置為：將該複數個USB資料文書處理成複數個PCS處理的USB資料字，並且其中該USB串聯器被配置為：將該複數個PCS處理的USB資料字串聯化成該串聯化的USB資料串流。
  12. 根據請求項1之積體電路，其中該USB控制器是在實現該積體電路的一半導體晶片上，與用於該USB-DP PHY介面的一輸入埠相鄰的。
  13. 根據請求項12之積體電路，其中該DP控制器是在該半導體晶片上，從該輸入埠移位的。
  14. 根據請求項5之積體電路，其中每個單向通道包括該積體電路的一金屬層中的至少一個跡線。
  15. 一種方法，包括以下步驟： 將複數個通用序列匯流排（USB）第一資料字從一積體電路中的USB控制器驅動到該積體電路中的一通用序列匯流排-顯示埠實體層（USB-DP PHY）介面； 對來自該積體電路中的一DP控制器的複數個顯示埠（DP）字進行串聯化，以形成一第一串聯化的DP資料串流； 經由該積體電路中的一被動傳輸通道來傳播該第一串聯化的DP資料串流；及 從該USB-DP PHY介面，利用從該第一串聯化的DP資料串流推導的一第二串聯化的DP資料串流，來驅動用於該積體電路的一外部USB埠。
  16. 根據請求項15之方法，亦包括以下步驟： 對該第一串聯化的DP資料串流進行解串聯化，以形成複數個第二DP資料字；及 對該USB-DP PHY介面中的該複數個第二DP資料字進行串聯化，以形成該第二串聯化的DP資料串流。
  17. 根據請求項15之方法，亦包括以下步驟： 從該被動傳輸通道接收該第一串聯化的DP資料串流，以形成一接收的第一串聯化的DP資料串流，並且利用該所接收的第一串聯化的DP資料串流來驅動該USB-DP PHY介面，以形成該第二串聯化的DP資料串流。
  18. 一種積體電路，包括： 一顯示埠（DP）控制器，其被配置為提供複數個第一DP資料字； 一USB控制器，其被配置為提供複數個USB資料字； 一USB-DP實體層（PHY）介面，其被配置為：利用從該複數個USB資料字推導的USB資料的一串聯化的串流來驅動一USB埠，其中與該USB控制器相比，該DP控制器位於用於該積體電路的一半導體晶片上，距離該USB-DP PHY介面的較遠處；及 用於將該複數個第一DP資料字串聯化成一第一串聯化的DP資料串流，以及用於經由該積體電路將該第一串聯化的DP資料串流從該DP控制器被動地傳播到該USB-DP PHY介面的單元，其中該USB-DP PHY介面亦被配置為：利用從該第一串聯化的DP資料串流推導的一第二串聯化的DP資料串流來驅動該USB埠。
  19. 根據請求項18之積體電路，其中該USB控制器包括一通用序列匯流排3（USB3）控制器，並且其中該USB-DP PHY介面包括一USB3-DP PHY介面。
  20. 根據請求項19之積體電路，其中該USB-DP PHY介面被配置為從該單元接收該第一串聯化的DP資料串流，並且經由該USB埠將該第一串聯化的DP資料串流發送成該第二串聯化的DP資料串流。
  21. 一種積體電路，包括： 包括一輸入埠的一通用序列匯流排-顯示埠實體層（USB-DP PHY）介面； 一顯示埠（DP）控制器，其被配置為向該輸入埠提供複數個DP資料字； 一通用序列匯流排（USB）控制器，其被配置為提供複數個第一USB資料字； 一被動傳輸通道；及 一USB串聯器，其被配置為：將該複數個第一USB資料字串聯化成一第一串聯化的USB資料串流，以及經由該被動傳輸通道來驅動該第一串聯化的USB資料串流，其中該USB-DP PHY介面被配置為：利用從該第一串聯化的USB資料串流推導的一第二串聯化的USB資料串流來驅動一外部USB埠，並且利用從該複數個DP資料字推導的一串聯化的DP資料串流來驅動該外部USB埠。
  22. 根據請求項21之積體電路，亦包括： 一USB解串聯器，其被配置為將該第一串聯化的USB資料串流解串聯化成複數個第二USB資料字；及 一實體編碼子層（PCS）電路，其被配置為：將該等第二USB資料字PCS處理成複數個PCS處理的USB資料字，並且將該等PCS處理的USB資料字驅動到該USB-DP PHY介面。
  23. 根據請求項22之積體電路，其中該USB-DP PHY介面包括一串聯器，其被配置為將該等PCS處理的USB資料字串聯化成該第二串聯化的USB資料串流。
  24. 根據請求項21之積體電路，其中該USB-DP PHY介面是通用序列匯流排3（USB3）-DP PHY介面，並且其中該USB控制器是一USB3控制器。
  25. 根據請求項21之積體電路，其中該USB串聯器亦被配置為：對該複數個第一USB資料字進行串聯化，使得該第一串聯化的USB資料串流包括複數個第一串聯化的SUB資料串流，並且其中該被動傳輸通道包括與該複數個第一串聯化的USB資料串流相對應的複數個單向通道，其中該USB串聯器亦被配置為：將每個第一串聯化的USB資料串流驅動到該被動傳輸通道中的其相應的單向通道上。
  26. 根據請求項21之積體電路，其中該被動傳輸通道包括一時鐘通道，該積體電路亦包括：被配置為經由該時鐘通道將一時鐘驅動到該USB控制器的一時鐘源，並且其中該USB串聯器亦被配置為：回應於該時鐘對該複數個第一USB資料字進行串聯化。
  27. 根據請求項26之積體電路，其中該時鐘源包括一鎖相迴路。
  28. 根據請求項21之積體電路，亦包括： 一USB接收器，其被配置為從該被動傳輸通道接收該第一串聯化的USB資料串流，並且將該第一串聯化的USB資料串流驅動到該USB-DP PHY介面，並且其中該USB-DP PHY介面被配置為：經由該外部USB埠，將該第一串聯化的USB資料串流發送成該第二串聯化的USB資料串流。
  29. 根據請求項28之積體電路，亦包括： 一DP實體編碼子層（PCS）電路，其被配置為將該複數個第一USB資料字PCS處理成複數個PCS處理的第一USB資料字，並且其中該USB串聯器被配置為：對該複數個PCS處理的第一USB資料字進行串聯化，以形成該第一串聯化的USB資料串流。
  30. 根據請求項28之積體電路，亦包括： 一DP串聯器，其被配置為將該複數個DP資料字串聯化成該串聯化的DP資料串流。
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