JP5490400B2 - 高速シリアルデータ信号のレシーバ回路網 - Google Patents

Description

本発明は、集積回路デバイスに関し、特に、非常に高いビットレート（例えば、約１０ギガビット／秒（１０Ｇｂｐｓまたは１０Ｇ）以上の範囲）において、シリアルデータ信号を受信するために用いられ得る集積回路上の回路網に関する。

（本発明の背景）
システムにおいて、比較的接近した間隔で配置された集積回路（「チップ」）の間で、シリアルデータ信号の伝送を求める業界標準が開発されてきた。１つの典型的なアプリケーションは、いわゆる、１０ Ｇｉｇａｂｉｔ Ｓｍａｌｌ Ｆｏｒｍ Ｆａｃｔｏｒ Ｐｌｕｇｇａｂｌｅモジュールである。この標準に対するモジュール仕様の全体は、ＸＦＰとして公知であり、この標準に対するインターフェイス仕様は、ＸＦＩとして公知である。このモジュールは、ＳＯＮＥＴ ＯＣ−１９２およびＧ．７０９「ＯＵＴ−２」などの電気通信アプリケーション、ならびに１０Ｇｂ／ｓイーサネット（登録商標）および１０Ｇｂ／ｓファイバーチャネルなどのデータ通信アプリケーションをサポートする。この標準におけるシリアルリンクは、コネクタと、ほんのわずか（ｔｒａｃｅｓ ｏｆ）２００ｍｍ未満の一対の印刷回路基板（「ＰＣＢ」）とを含む。チャネル減衰は、５．５ＧＨｚにおいて約６ｄＢである。そのような高いデータレートの信号を受信する回路網において、十分な等化を提供し、同時に、そのような高いデータレート（すなわち、約１０Ｇｂｐｓ以上の範囲）をサポートすることは、非常に挑戦的な技術的な課題である。

別の挑戦的な課題は、上記されたタイプのチャネルから受信されるシリアル形式から、レシーバから下流の（ｄｏｗｎｓｔｒｅａｍ）回路網によって、より容易に処理され得るパラレル形式への、良好かつ効率的なデータの変換を提供することである。関連した問題は、トランスミッタ側（すなわち、極めて高速なシリアル出力のためにパラレルデータをシリアル形式に変換する）における逆のプロセスである。

（本発明の概要）
本発明の一実施可能な局面に従うと、高速シリアルデータ信号（例えば、約１０Ｇｂｐｓ以上の範囲におけるビットレートを有する）は、２ステージ、連続時間、線形の（ｔｗｏ−ｓｔａｇｅ，ｃｏｎｔｉｎｕｏｕｓ−ｔｉｍｅ，ｌｉｎｅａｒ）等化器回路網によって受信され、この等化器回路網は、直列に接続された２つのステージのみを有する。これらのステージの特定のパラメータ（例えば、ＤＣゲイン、周波数応答の零点（ｚｅｒｏ）の周波数に関する位置、および／または周波数応答の極（ｐｏｌｅ）の周波数に関する位置）は変更可能（例えば、プログラムによって選択可能または制御可能）であり得る。

本発明の別の実施可能な局面に従うと、上記等化器の出力信号は、ハーフレート、バンバン（ｈａｌｆ−ｒａｔｅ，ｂａｎｇ−ｂａｎｇ）の位相検出器回路網によって処理され得る。この位相検出器回路網は、連続する複数の対のシリアルデータビットを、連続するパラレル形式の複数のビット対へと変換することによって、入来するデータを部分的に逆シリアル化（ｄｅｓｅｒｉａｌｉｚｅ）すなわちデマルチプレックスする（ｄｅｍｕｌｔｉｐｌｅｘ）。さらに多重ステージのデマルチプレクサ回路網は、連続するパラレル形式の複数のビット対のグループを、連続するかなり多数のパラレルのビット（例えば、１ブロックあたり６４ビット）のブロックへとデマルチプレックスするために提供され得る。

本発明のさらに別の実施可能な局面は、反対の方向に送るための、すなわち、連続する相対的に大きいパラレルデータビットのブロックを、高速シリアルデータビットストリームへと変換するための、多重ステージのマルチプレクサ回路網に関する。

本発明のさらなる特徴、その本質および様々な利点は、添付図面および以下の詳細な説明からより明らかになる。

本発明は、さらに以下の手段を提供する。

（項目１）
約１０Ｇｂｐｓの範囲におけるシリアルビットレートを有する高速シリアルデータ信号を受信するためのレシーバ回路網であって、
２ステージ、連続時間、線形の等化器であって、直列に接続された２つのステージのみを有する、等化器
を備える、回路網。

（項目２）
上記ステージのそれぞれは、周波数に関して位置が変更可能な極を有する、項目１に記載の回路網。

（項目３）
上記ステージのそれぞれは、周波数に関して位置が変更可能な零点を有する、項目１に記載の回路網。

（項目４）
各ステージの上記極の位置は、プログラムによって変更可能である、項目２に記載の回路網。

（項目５）
各ステージの上記零点の位置は、プログラムによって変更可能である、項目３に記載の回路網。

（項目６）
上記ステージのそれぞれは、変更可能なＤＣゲインのパラメータを有する、項目１に記載の回路網。

（項目７）
各ステージの上記ＤＣゲインのパラメータは、プログラムによって変更可能である、項目６に記載の回路網。

（項目８）
上記等化器は、５．５ＧＨｚにおいて６ｄＢまでのゲイン上昇を提供し得る、項目１に記載の回路網。

（項目９）
上記等化器の出力信号を受信し、上記シリアルビットレートの２分の１の周波数を有するクロック信号を用いて、該出力信号を処理することにより、該等化器の出力信号から連続するデータビットを回復する、位相検出器回路網
をさらに備える、項目１に記載の回路網。

（項目１０）
上記位相検出器回路網は、上記データビットのうちの２つの連続するものを、パラレルの一対のデータビットとして出力する、項目９に記載の回路網。

（項目１１）
上記位相検出器は、連続するパラレルの複数の対の上記データビットを出力し、各連続する一対の該データビットは、該位相検出器の出力信号内の連続する偶数データビットのそれぞれの１つと、該位相検出器の出力信号内の連続する奇数データビットのそれぞれの１つとからなる、項目１０に記載の回路網。

（項目１２）
上記連続する複数の対を受信し、該連続する複数の対を、パラレルデータビットの連続するブロック内へとデマルチプレックスするためのデマルチプレクサ回路網であって、該ブロックのそれぞれは、該複数の数の対を含む、デマルチプレクサ回路網をさらに備える、項目１１に記載の回路網。

（項目１３）
上記複数の数は、３２である、項目１２に記載の回路網。

（項目１４）
上記デマルチプレクサ回路網は、
上記連続する複数の対を、パラレルデータビットの連続する中間ブロック内へとデマルチプレックスするための第１ステージのデマルチプレクサ回路網であって、該中間ブロックのそれぞれは、上記複数の数より少ない、多重の数の該複数の対を含む、第１ステージのデマルチプレクサ回路網と、
上記連続するブロックを作り出すように、該連続する中間ブロックをデマルチプレックスするための第２ステージのデマルチプレクサ回路網と
を備える、項目１２に記載の回路網。

（項目１５）
上記多重の数は、４である、項目１４に記載の回路網。

（項目１６）
上記第１ステージのデマルチプレクサ回路網は、
上記連続するパラレルの複数の対のそれぞれの内の、上記偶数データビットを受信するための第１のデマルチプレクサと、
該連続するパラレルの複数の対のそれぞれの内の、上記奇数データビットを受信するための第２のデマルチプレクサと
を備える、項目１４に記載の回路網。

（項目１７）
複数のパラレルデータビットの連続するブロックを、シリアルデータ出力信号へと変換するためのマルチプレクサ回路網であって、該回路網は、
該連続するブロックのそれぞれを、第１の中間ブロックの連続へと変換するための第１のマルチプレクサ回路網であって、該第１の中間ブロックのそれぞれは、現在処理されている該ブロックからの第１の分割の複数のビット（ｓｕｂｐｌｕｒａｌｉｔｙ ｏｆ ｂｉｔｓ）を含む、第１のマルチプレクサ回路網と、
該連続する第１の中間ブロックのそれぞれを、第２の中間ブロックの連続へと変換するための第２のマルチプレクサ回路網であって、該第２の中間ブロックのそれぞれは、現在処理されている該第１の中間ブロックからの第２の分割の複数のビットを含む、第２のマルチプレクサ回路網と、
該連続する第２の中間ブロックのそれぞれを、該個々のビットの連続へと変換するための第３のマルチプレクサ回路網と
を備える、回路網。

（項目１８）
上記第２のマルチプレクサ回路網は、
上記第１のマルチプレクサ回路網からの偶数ビットのみを受信する第１のマルチプレクサと、
該第１のマルチプレクサ回路網からの奇数ビットのみを受信する第２のマルチプレクサと
を備える、項目１７に記載の回路網。

（項目１９）
上記第１のマルチプレクサおよび上記第２のマルチプレクサは、パラレルに上記第３のマルチプレクサ回路網に印加するための、１つの偶数ビットと１つの奇数ビットとを同時に出力するように連係して動作する、項目１８に記載の回路網。

（項目２０）
シリアルデータ入力信号を、複数のパラレルデータビットの連続するブロックへと変換するためのデマルチプレクサ回路網であって、該回路網は、
該シリアルデータ入力信号内の連続する複数の対のビットを、連続するパラレル形式の複数のビット対へと変換するための第１のデマルチプレクサ回路網と、
該パラレル形式の複数のビット対の連続するグループを、パラレルデータビットの連続する中間ブロックへと変換するための第２のデマルチプレクサ回路網であって、該中間ブロックのそれぞれは、複数の数の該パラレル形式のビット対を含む、第２のデマルチプレクサ回路網と、
該中間ブロックの連続するグループを、パラレルデータビットの連続する最終的なグループへと変換するための第３のデマルチプレクサ回路網であって、該最終的なグループのそれぞれは、多重の数の該中間ブロックを含む、第３のデマルチプレクサ回路網と
を備える、回路網。

（項目２１）
上記第２のデマルチプレクサ回路網は、
上記連続するパラレル形式の複数のビット対のそれぞれの内の第１のビットを受信するための第１のデマルチプレクサと、
該連続するパラレル形式の複数のビット対のそれぞれの内の第２のビットを受信するための第２のデマルチプレクサと
を備える、項目２０に記載の回路網。

（項目２２）
複数のパラレルデータビットの連続するブロックを、シリアルデータ出力信号へと変換する方法であって、該方法は、
該連続するブロックのそれぞれを、パラレルデータビットの第１の中間ブロックの連続へと変換することであって、該第１の中間ブロックのそれぞれは、現在処理されている該ブロックからの第１の分割の複数のビットを含むことと、
該連続する第１の中間ブロックのそれぞれを、パラレルデータビットの第２の中間ブロックの連続へとさらに変換することであって、該第２の中間ブロックのそれぞれは、現在処理されている該第１の中間ブロックからの第２の分割の複数のビットを含むことと、
該連続する第２の中間ブロックのそれぞれを、該個々のビットの連続へとよりさらに変換することと
を包含する、方法。

（項目２３）
シリアルデータ入力信号を、複数のパラレルデータビットの連続するブロックへと変換する方法であって、該方法は、
該シリアルデータ入力信号内の連続する複数の対のビットを、連続するパラレル形式の複数のビット対へと変換することと、
該パラレル形式の複数のビット対の連続するグループを、パラレルデータビットの連続する中間ブロックへとさらに変換することであって、該中間ブロックのそれぞれは、該パラレル形式の複数の数のビット対を含むことと、
該中間ブロックの連続するグループを、パラレルデータビットの連続する最終的なグループへとよりさらに変換することであって、該最終的なグループのそれぞれは、多重の数の該中間ブロックを含むことと
を包含する、方法。

（本開示の要約）
高速シリアルデータ信号（例えば、約１０Ｇｂｐｓ以上の範囲のビットレートを有する）を受信するための回路網は、２ステージ、連続時間、線形の等化器を含み、この等化器は、直列に接続された２つのステージのみを有する。位相検出器回路網は、等化器のシリアル出力を受信することと、その等化器の出力における連続する複数の対のビットを、連続するパラレル形式の複数のビット対へと変換することとのために提供され得る。さらなるデマルチプレックス回路網は、連続するパラレル形式の複数のビット対のグループを、最終的なパラレルビットのグループへとデマルチプレックスするために提供され得る。その最終的なパラレルビットのグループは、ビット数に関してきわめて大きく（例えば、パラレルの６４ビット）なり得る。本発明の別の局面は、反対の方向に効率的に送るための、そのような相対的に大きいパラレルデータビットのグループから、高速シリアルデータ出力信号へのマルチプレクサ回路網に関する。

（詳細な説明）
本発明に従う高速シリアルデータ信号のレシーバ回路網１０において用いるための、等化器回路網２０の例示的な実施形態が図１に示される。ここでまた、１０Ｇのレシーバ等化器２０は、ＸＦＰ／ＸＦＩなどのチップ対チップのシリアルリンクアプリケーションをターゲットとする。等化器２０の機能は、レシーバ１０の一部分でもあるクロックおよびデータリカバリ（ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ）（「ＣＤＲ」）回路網における位相検出器への要求を低減することである。位相検出器回路網（本発明に従う例示的な実施形態については図２を見られたい）は、エラーなくデータをデジタル信号レベルに変換する必要がある。

本発明に従って、等化器２０は、２ステージ、連続時間、線形の（ＣＴＬ）等化器である。このアーキテクチャは、比較的単純（すなわち、２つのステージ３０ａおよび３０ｂのみ）であり、相対的に小さな面積および低い電力消費量を有する。等化器２０は、５つの極および２つの零点を有する。１番目の極は、第１のステージ３０ａへの差動入力ｉｎｐおよびｉｎｎにある。（入力ｉｎｐおよびｉｎｎは、もちろん、通信リンク（図示されない）を介して送信デバイス（図示されない別のチップ）から受信されている高速シリアルデータ信号である）。２番目の極は、第２のステージ３０ｂへの差動入力にある。３番目の極は、第２のステージ３０ｂの差動出力ｏｕｔｐおよびｏｕｔｎにある。４番目の極（位置は、好適には変更可能（例えば、プログラムによって変更可能または選択可能）である）は、第１のステージ３０ａのＷｐである。５番目の極（位置はまた、好適には変更可能（例えば、プログラムによって変更可能または選択可能）である）は、第２のステージ３０ｂのＷｐである。１番目の零点（位置は、好適には変更可能（例えば、プログラムによって変更可能または選択可能）である）は、第１のステージ３０ａのＷｚである。２番目の零点（位置はまた、好適には変更可能（例えば、プログラムによって変更可能または選択可能）である）は、第２のステージ３０ｂのＷｚである。（上記文中の「位置」は、図１に示された周波数軸に沿う周波数に関する、ＷｐまたはＷｚの場所を意味する）。

図１において、ステージ３０ａおよび３０ｂのそれぞれに対するシンボルは、そのステージの（パラメータ化された）周波数応答を示す図を含んでいる。描かれた周波数応答パラメータは、ＤＣゲイン、ＡＣゲイン、零点の位置Ｗｚ、極の位置Ｗｐ、および等化領域の開始の上りスロープ（ｕｐｗａｒｄ ｓｌｏｐｅ）（すなわち、ＷｚとＷｐとの間のＡＣゲインの領域）である。各ステージ３０に対する好適には変更可能なＷｚおよびＷｐに加えて、各ステージ３０のＤＣゲインの量はまた、好適には変更可能（例えば、プログラムによって変更可能または選択可能）である。各ステージ３０のスロープおよびＡＣゲインのパラメータは、独立して変更可能であり得ないが、そのステージの零点（Ｗｚ）の場所などの他の因子に依存し得る。

等化器２０は、相対的に狭い周波数帯域における動作が（例えば、狭帯域１０Ｇの動作をサポートするように）意図されるので、２つのステージ３０ａおよび３０ｂのみを有する。等化器２０がサポートするように設計される、チップ対チップ（例えば、ＸＦＰ／ＸＦＩ）動作のタイプにおいて、損失は、送信デバイスと受信デバイスとの間のバックプレーン通信リンクなどに関連する他のタイプのアプリケーションより少ない。そのようなバックプレーンアプリケーション（それは、例えば、６Ｇｂｐｓで動作し得る）において、かなり大きな損失が存在し得、従ってレシーバ等化器において２つを超えるステージに対するニーズがあり得る。２つを超えるレシーバ等化器ステージは、本発明に関連して関心のある、相対的に低損失、チップ対チップアプリケーションのタイプにおいて望ましくない。なぜならば、２つを超える等化器ステージは、非常に多量の雑音を増幅する傾向がある。全般的に、等化器２０は、一般に、送信デバイス（図示されない）からレシーバ１０までのチャネルにわたって信号に対して補償するために、５．５ＧＨｚにおいて６ｄＢまでのゲイン上昇を提供し得る。等化器２０の意図される動作の範囲は、（上記されたように）１０Ｇｂｐｓを中心として相対的に狭いけれども、その回路網は、多少より高い周波数（例えば、約１１．３Ｇｂｐｓまで）をもサポートし得る。

レシーバ回路網１０内の等化器２０からの下流は、位相検出器である。位相検出器は、本発明のさらなる局面に従い図２において４０で示されるように、構成され得る。図２における位相検出器４０への差動入力信号ｉｎｐおよびｉｎｎは、図１における差動出力信号ｏｕｔｐおよびｏｕｔｎである。位相検出器は、高速シリアルデータ信号レシーバの一部分を形成するＣＤＲ回路網において、重要な高速なブロックである。位相検出器４０は、等化器２０からの出力を受け取り、２進の出力に変換する（ＤｏｄｄおよびＤｅｖｅｎ）。位相検出器４０はまた、（１）ＣＤＲ回路網内の電圧制御発振器（「ＶＣＯ」）から回復されたクロック信号と、（２）等化された入力データとの間の位相差を比較する。検出された位相差（リード（ｌｅａｄ）およびラグ（ｌａｇ））は、入力データ信号内に埋め込まれたクロック情報をＶＣＯが同期させることに役立つ。

高いデータレートに適応させるために、１０Ｇの位相検出器４０は、ハーフレート、バンバンの構成を用いる。この構成は、４つの、２進で、高速な比較器またはサンプリング回路（ｓａｍｐｌｅｒ）４２ａ〜４２ｄを含む。サンプリング回路４２のそれぞれは、上記されたＶＣＯからの４つの直角位相クロックのうちのそれぞれの１つによって駆動される。特に、サンプリング回路４２ａは、相対的な位相０°を有するクロック信号によって駆動され、サンプリング回路４２ｂは、相対的な位相９０°を有するクロック信号によって駆動され、サンプリング回路４２ｃは、相対的な位相２７０°を有するクロック信号によって駆動され、そしてサンプリング回路４２ｄは、相対的な位相１８０°を有するクロック信号によって駆動される。従って、直角位相クロック信号が、１回の完全なクロック周期（３６０°）にわたって等しく分配されるか、または間隔をおいて配置される位相を有することが理解される。各サンプリング回路４２は、それに印加されたクロック信号の立ち上がりエッジと同期して、受信する差動データ信号をサンプリングする。そのようなサンプルがサンプリング回路４２によって採られるときに、そのサンプリング回路へのプラス入力がマイナス入力より高い電圧を有する場合、サンプリング回路は、２進の１の信号を出力する。一方、そのようなサンプルがサンプリング回路４２によって採られるときに、そのサンプリング回路へのプラス入力がマイナス入力より低い電圧を有する場合、サンプリング回路は、２進の０の信号を出力する。クロック信号の周波数は、シリアルデータレートの半分であることに注目されたい（すなわち、クロック信号の１つの完全な周期が、高速シリアルデータ入力信号の２つの連続する単位間隔（ｕｎｉｔ ｉｎｔｅｒｖａｌ）（データビット持続期間）と同じ時間の量を占める）。従って、サンプリング回路４２ａは、シリアルデータ入力信号内の連続する奇数ビットの中間付近をサンプリングするはずであり、一方サンプリング回路４２ｃは、シリアルデータ入力信号内の連続する偶数ビットの中間付近をサンプリングするはずである。よって、サンプリング回路４２ａは、Ｄｏｄｄ出力信号（すなわち、シリアルデータ入力信号内の奇数データビットを示す２進データ出力信号）を作り出し得るはずであり、一方サンプリング回路４３ｃは、Ｄｅｖｅｎ出力信号（すなわち、シリアルデータ入力信号内の偶数データビットを示す２進のデータ出力信号）を作り出し得るはずである。

ロジックブロック４４は、すべての４つのサンプリング回路４２ａ〜４２ｄの出力信号を受信して、サンプリング回路４２ａおよび４２ｃが、実際にサンプリングしている奇数および偶数ビットの中央にどの程度近いかを示す信号（リードおよびラグ）を生成する。例えば、サンプリング回路４２ａおよび４２ｃが、奇数および偶数ビットの中央より前でサンプリングしている場合、サンプリング回路４２ａおよび４２ｂの出力は、いつも同じになり（なぜならば、これらのサンプリング回路の両方が、シリアルデータ入力信号の同じ単位間隔においてサンプリングするからである）、サンプリング回路４２ｃおよび４２ｄの出力もまた、いつも同じになる。ロジックブロック４４は、この状態を検出し得、その「リード」出力線上にパルスを出力し得、ＶＣＯクロック信号が、シリアルデータ入力信号の最適なサンプリングのために有するべきである位相を進めていることを示す。そのような「リード」出力パルスは、ＶＣＯによって作り出された直角位相クロック信号の整相（ｐｈａｓｉｎｇ）を改善するために、ＶＣＯに、周波数に関してわずかに減速させるために用いられ得る。逆に、サンプリング回路４２ａおよび４２ｃが、シリアルデータ入力信号内のデータビットの中央より後でその信号をサンプリングしている場合、サンプリング回路４２ａおよび４２ｂの出力は、しばしば互いに異なる（なぜならば、これらの２つのサンプリング回路が、入来するシリアルデータ信号内の２つの連続する単位間隔においてサンプリングするからである）けれども、サンプリング回路４２ｂおよび４２ｃの出力はいつも同じになる。同様の挙動は、サンプリング回路４２ｃおよび４２ｄの出力（しばしば異なる）ならびにサンプリング回路４２ｄおよび４２ａの出力（いつも同じ）の比較において見出される。ロジックブロック４４は、この状態を検出し得、その「ラグ」出力線上にパルスを出力し得、ＶＣＯクロック信号が、シリアルデータ信号の最適なサンプリングのために有するべきである位相を遅らせていることを示す。そのような「ラグ」出力パルスは、ＶＯＣによって作り出された直角位相クロック信号の整相を改善するために、ＶＣＯに、周波数に関してわずかに加速させるために用いられ得る。

等化器２０と同様に、位相検出器４０の意図される動作の範囲は、１０Ｇｂｐｓを中心としているが、多少より高い周波数（例えば、約１１．３Ｇｂｐｓまで）をもサポートし得る。

位相検出器４０内の各高速な比較器４２は、好適には内蔵のオフセットキャンセル回路網を有する。このオフセットキャンセル回路網は、実際のシリアルデータ信号を処理する回路網の通常動作の前に実行される較正動作によって設定され得る。この較正動作は、好適には各比較器４２に０ボルトの閾値を与える。その後、各比較器は、その比較器のプラス入力とマイナス入力との間の正の差異を待ち受け、その差異が正の場合に（すなわち、その比較器のために設定されている０ボルトのしきい値より大きい）２進の１の出力を作り出す。

上記の利益および利点のいくつかを要約すると、レシーバ等化器２０内のプログラマブルな零点のＷｚは、５．５ＧＨｚにおいて約６ｄＢまでレシーバゲインを上昇させる。ＣＴＬ等化器構成２０は、低電力および小さな面積を有する。等化器２０および位相検出器４０の両方は、約１１．３Ｇｂｐｓまでのデータレートをサポートする。位相検出器４０内のオフセットキャンセルは、１０Ｇのレシーバ入力感度を増大させる。

本発明者らは、ここで本発明の実施可能なデシリアライザ（および逆のシリアライザ）の局面に向かう。

上記されたように、１０Ｇｂｐｓの電気的な高速シリアル（「ＨＳＳ」）トランシーバは、ＯＣｌ９２ＳＯＮＥＴ／ＳＤＨ、１０Ｇビットイーサネット（登録商標）、光伝送ネットワーク、および／またはフォワード型（ｆｏｒｗａｒｄ）誤り訂正を有するシステムなどの多くのアプリケーションにおいて所望される。ＨＳＳリンク（例えば、本明細書中において図１および図２に示されるような）が、チップのピン端（ｐｉｎ ｐｏｉｎｔ）において非常に高いスループットを提供するけれども、一方これらの信号を用いる（または供給する）必要があるその他の回路網（例えば、プログラマブルなマイクロコントローラの残りの回路網、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）、またはＨＳＳ回路網を含む集積回路デバイスのいくつかの他のタイプのコアロジック）はなお、より良好な信号の完全性および時間マージンのために、より低いクロックレートでパラレルにデータを処理し得る。従って、本明細書中の１０のようなＨＳＳレシーバ（または、同等のＨＳＳトランスミッタ、例えば、Ｗｏｎｇらの、＿＿＿＿＿＿に出願された米国特許出願＿＿＿＿＿＿（Ｄｏｃｋｅｔ Ｎｏ．０００１７４−０５２７−１０１（Ａ０２８１９））において示されたようなＨＳＳトランスミッタ）は、シリアルデータをパラレルデータに変換する必要がある（またはトランスミッタ側においては反対のことをする）。本開示は、これらの目的のために用いられ得る、１：６４デシリアライザ回路網および６４：１シリアライザ回路網を提供する。

本発明に従うデシリアライザ回路網１００の例示的な実施形態が図３に示される。この回路網は、２つの１：４デマルチプレクサ１１０ａおよび１１０ｂを含む第１のステージ、ならびに８つの１：８デマルチプレクサ１２０ａ〜１２０ｈを含む第２のステージを有する。デマルチプレクサ１１０ａは、回路網４０のＤｅｖｅｎ出力信号を受信する。これと並行して、デマルチプレクサ１１０ｂは、回路網４０のＤｏｄｄ出力信号を受信する。デマルチプレクサ１１０ａ〜１１０ｂはまた、（１）図２における位相０から位相２７０の任意の信号と同じ周波数、および（２）以下でより詳細に記載されるように、デマルチプレクサ１１０ａ〜１１０ｂが、連続する複数の対の有効なＤｅｖｅｎ信号およびＤｏｄｄ信号をラッチすることを可能にするための適切な位相を有するハーフレートクロック信号を受信する。デシリアライザのこの第１のステージの出力側は、このデシリアライザステージの入力側をクロックするために用いられたハーフレート周波数から（周波数分割器１１２によって）４分割された周波数を有するクロック信号によってクロックされる。

デマルチプレクサ１１０ａ〜１１０ｂは、８つのパラレル出力信号を作り出し、それら８つの信号のそれぞれは、８つのデマルチプレクサ１２０ａ〜１２０ｈのうちのそれぞれの１つに印加される。デマルチプレクサ１２０ａ〜１２０ｈの入力側は、デマルチプレクサ１１０ａ〜１１０ｂの出力側をクロックするために用いられたものと同じ周波数を有する信号によってクロックされる。デマルチプレクサ１２０ａ〜１２０ｈは、結果的に６４ビットの有効なデータを蓄積し、Ｄｏｕｔ線上にパラレルにそのデータを出力する。デシリアライザのこの第２のステージの出力側は、このデシリアライザステージの入力側をクロックするために用いられた周波数から（周波数分割器１２２によって）８分割された周波数を有するクロック信号によってクロックされる。このクロック信号（ＣＬＫ＿ＤＩＶＲＸ）はまた、下流の回路網が有効なＤｏｕｔ信号をラッチすることを可能にするために、下流の回路網に印加され得る。

図４は、データが、デマルチプレクサ１１０ａ〜１１０ｂおよび１２０ａ〜１２０ｈを介してどのように流れ得るかを例示する。ハーフレートのクロック（すなわち、入来するシリアルビットレートの半分）の第１の期間において、到着する第１の２つのシリアルビット（ビット０およびビット１として任意に示される）は、それぞれデマルチプレクサ１１０ａおよび１１０ｂ内に格納される。上記のハーフレートクロックの第２の期間において、到着する次の２つのシリアルビット（すなわち、ビット２およびビット３）は、それぞれデマルチプレクサ１１０ａおよび１１０ｂ内に格納される。ハーフレートクロックの第３の期間において、シリアルに到着する次の２つのビット（すなわち、ビット４およびビット５）は、それぞれデマルチプレクサ１１０ａおよび１１０ｂ内に格納されるものに追加される。第４のハーフレートクロックの期間において、ビット６およびビット７は、それぞれデマルチプレクサ１１０ａおよび１１０ｂ内に格納されるものに追加される。デマルチプレクサ１１０の内容は、次いでデマルチプレクサ１２０ａ〜１２０ｈに転送される。特に、ビット０は、デマルチプレクサ１１０ａからデマルチプレクサ１２０ａへと転送され、ビット０がここで格納される。ビット１は、デマルチプレクサ１１０ｂからデマルチプレクサ１２０ｂへと送られ、ビット１がここで格納される。ビット２は、１１０ａから１２０ｃへと送られ、ビット２がここで格納される。ビット３は、１１０ｂから１２０ｄへと送られ、ビット３がここで格納される、などである。ハーフレートクロックの連続する期間において、デマルチプレクサ１１０ａおよび１１０ｂは、ここでまた回路網４０からのデータで満たされる。次いで、このデータは再びデマルチプレクサ１２０ａ〜１２０ｈへと転送されることにより、１２０ａがビット０およびビット８を格納し、１２０ｂがビット１およびビット９を格納し、１２０ｃがビット２およびビット１０を格納し、ｌ２０ｄがビット３およびビット１１を格納する、などである。

上記されたプロセスは、デマルチプレクサ１２０ａ〜１２０ｈが満たされる（例えば、１２０ａが、ビット０、８、１６、２４、３２、４０、４８、およびビット５６を含む）まで続く。次いで、８つのデマルチプレクサ１２０ａ〜１２０ｈのすべてが、Ｄｏｕｔ線上にパラレルにそれらのデータのすべてを出力する。このパラレルデータは、シリアルデータレートよりかなり低いデータレートにおいてそのデータを処理し得る、下流の回路網に送られ得る。例えば、この下流の回路網は、入来するシリアルビットレートの６４分の１（１／６４）であるパラレルデータクロック（ＣＬＫ＿ＤＩＶＲＸと同様）を用いて、このパラレルデータを処理し得る。このことは、下流の回路網（時に利用回路網（ｕｔｉｌｉｚａｔｉｏｎ ｃｉｒｃｕｉｔｒｙ）と称される）の設計、構成、および動作を大いに容易にする。

デマルチプレクサ１００内においてさえも、その回路網の構成は、シリアルビットレートより低いクロック信号周波数において、デマルチプレクサ１００が動作することに役立つことが注目される。例えば、デマルチプレクサ１１０ａおよび１１０ｂのそれぞれは、データを受信するために、２分の１のシリアルビットレートを有するのみである。これは、上流の（ｕｐｓｔｒｅａｍ）回路網４０が、シリアルに受信された２つのビットを、パラレルにすでに置くからである（データレートをシリアルビットレートの２分の１に効果的に切り下げる）。デマルチプレクサ１１０ａおよび１１０ｂは、８ビットをパラレルにひとまとめにして出力する。従って、それらの出力データレート（およびデマルチプレクサ１２０ａ〜１２０ｈの入力データレート）は、シリアルビットレートの８分の１である。そして、もちろん、デマルチプレクサ１２０ａ〜１２０ｈの出力データレートは、シリアルビットレートの６４分の１である。

本発明の別の実施可能な局面に従う例示的なマルチプレクサ回路網２００が図５に示される。この回路網から上流の回路網は、本明細書中の図３において示された回路網から下流にある回路網の一部分であり得る。図５の回路網から下流の回路網は、トランスミッタのドライバ回路網であり得る（例えば、上記されたＷｏｎｇらの参照文献において示されたような回路網）。

マルチプレクサ２１０は、ＤＡＴＡ＿ＩＮ［６３：０］線を介してパラレルに６４ビットのデータを受信し得る。マルチプレクサ２１０はまた、それが受信する６４の有効なデータビットの各連続するブロックを、マルチプレクサ２１０がラッチすることを可能にする周波数および位相を有するクロック信号を受信する。

マルチプレクサ２１０は、マルチプレクサ２１０が、それぞれ８つのパラレルビットの８つのブロックにおいて受信した、６４のデータビットを出力する。例えば、マルチプレクサ２１０が受信したビットが、任意に０〜６３の番号を付けられる場合、ビット０〜７が最初に出力され、次いでビット８〜１５が出力され、次いでビット１６〜２３が出力される、などである。これらの８ビットのブロックは、６４ビットのブロックがマルチプレクサ２１０に印加された周波数の８倍の周波数で出力される。

マルチプレクサ２１０によって出力された各８ビットのブロック内の偶数ビットは、すべてマルチプレクサ２２０ａにパラレルに印加される。そのような各８ビットのブロック内の奇数ビットは、すべてマルチプレクサ２２０ｂにパラレルに印加される。従って、例えば、ビット０〜７を含む８ビットのブロックからの、ビット０、２、４、およびビット６は、すべてマルチプレクサ２２０ａに印加され、ビット１、３、５、およびビット７は、すべてマルチプレクサ２２０ｂに印加される。

マルチプレクサ２２０ａおよび２２０ｂのそれぞれは、それがパラレルに受信する４ビットを次々にシリアルに出力する。しかしながら、マルチプレクサ２２０ａおよび２２０ｂによる２つのシリアル出力が、互いに同期させられることにより、それらが、互いにパラレルにある２つのデータストリームを集合的に構成することに、注目されたい。これらの２つのデータストリームは、マルチプレクサ２３０の入力側にパラレルに印加される。マルチプレクサ２２０ａの連続する出力がすべて偶数ビットであり、一方マルチプレクサ２２０ｂの連続する出力がすべて奇数ビットであるので、マルチプレクサ２３０は、それらの入力側の各動作の周期において、１つの偶数ビットと１つの奇数ビットとを受信する。

マルチプレクサ２３０は、各一対のビット（それは、パラレルに受信した）を次々にシリアルに出力する。従って、マルチプレクサ２３０は、最終的なシリアルデータ出力ストリームＴＸ＿ＤＡＴＡを作り出す。

マルチプレクサ２３０の出力側のクロッキング（ｃｌｏｃｋｉｎｇ）は、一般にシリアルビットレート（例えば、約１０Ｇｂｐｓ以上）にある。マルチプレクサ２３０の入力側（およびマルチプレクサ２２０の出力側）のクロッキングは、シリアルビットレートの２分の１であり得る。マルチプレクサ２２０の入力側（およびマルチプレクサ２１０の出力側）のクロッキングは、シリアルビットレートの８分の１であり得る。マルチプレクサ２１０の入力側のクロッキングは、シリアルビットレートの６４分の１であり得る。必要なクロック信号のいくつか、またはすべてが、マルチプレクサ２００へのＣＬＫ入力の周波数の適切な乗算によって提供され得る。代替または追加として、必要なクロック信号のいくつか、またはすべてが、シリアルビットレートのクロック信号（例えば、基準クロック信号供給源２４０から供給される）の周波数を適切に分割することによって提供され得る。完全性のために、クロック信号（マルチプレクサ２１０の入力側を除く）のすべてが、そのような高速な基準クロック信号供給源２４０から提供される実施例が図５に示される。この実施例において、供給源２４０は、マルチプレクサ２３０の出力側をクロックする。周波数分割器２４２は、マルチプレクサ２３０の入力側およびマルチプレクサ２２０の出力側をクロックするために、基準クロック周波数を２分割する。周波数分割器２４４は、マルチプレクサ２２０の入力側およびマルチプレクサ２１０の出力側をクロックするために、素子２４２の出力周波数を４分割する。

図５において示されたマルチプレクサの構成は、上流の回路網が比較的低いクロックレート（例えば、シリアル出力ビットレートの６４分の１）において動作することを可能にすることに注目されたい。図５の回路網は、そのような比較的低いクロックレートにおいてデータを受信し得、次いでそのデータを非常に高いシリアルデータレートを有するシリアルデータに変換し得る。さらに、図５の回路網は、相対的に小さいシリアルデータレートの２：１マルチプレクサ２３０に達する最終まで、非常に高いシリアルデータレートで作動する必要がないという利点を有する。相対的に小さいシリアルデータレートのマルチプレクサ２３０の出力側のみ、非常に高いシリアルビットレートで動作しなければならない。マルチプレクサ２３０の入力側は、シリアルビットレートの２分の１で動作し、マルチプレクサ２００の上流のステージは、その低減されたレートまたはいっそうさらに低減されたレートで動作する。図５の回路網の別の利点は、２つの４：１マルチプレクサ２２０ａおよび２２０ｂが提供され、パラレルにおいて動作することである。これらの構成要素２２０の両方の入力クロッキングおよび整相は同じであり得る。これらの構成要素の両方の出力クロッキングおよび整相もまた同じであり得る。さらに、これらの相対的に大きい（マルチプレクサ２３０と比較して）マルチプレクサ２２０の出力クロッキングは、最終のシリアル出力のデータビットレートより低い周波数であり得る。

図６は、上記された特質を要約し、詳説し、描いている。その特質は、等化器のステージ３０ａおよび／または３０ｂの変更可能なパラメータの値（例えば、これらのステージのいずれかまたは両方の、ＤＣゲイン、変更可能な零点Ｗｚの周波数における位置、および／または変更可能な極Ｗｐの周波数における位置）が、プログラムによって制御され得ることである。従って、図６は、これらのパラメータのいずれかまたはすべてが、プログラマブルメモリ３００によって制御され得ることを示し、そのプログラマブルメモリ３００は、本明細書中に示され、記載される１０などのその他の回路網を含む集積回路デバイスの一部分であり得る。例えば、この集積回路は、プログラマブルなマイクロコントローラ、プログラマブルロジックデバイス（「ＰＬＤ」）などのプログラマブルな回路網であり得るか、またはプログラマブルな回路網を含み得る。そのような場合に、メモリ３００は、プログラマブルな集積回路デバイスのプログラマブルな構成のメモリの一部分であり得る。

上記は、本発明の原理の単なる例示であり、様々な改変が、本発明の範囲および精神から逸脱することなく当業者によってなされ得ることは当然である。

図１は、本発明に従う例示的な回路網の簡単化された概略ブロック図である。 図２は、本発明に従うさらなる例示的な回路網の簡単化された概略ブロック図である。 図３は、本発明に従うよりさらなる例示的な回路網の簡単化された概略ブロック図である。 図４は、図３の回路網を介するいくつかの代表的なデータの流れを例示する簡単化された図である。 図５は、本発明に従うよりいっそう例示的な回路網の簡単化された概略ブロック図である。 図６は、図１の回路網の特定の局面が、どのように構成され得るかについて追加の詳細を提供する簡単化された概略ブロック図である。

符号の説明

１０ レシーバ回路網
２０ 等化器回路網
３０ａ 等化器の第１のステージ
３０ｂ 等化器の第２のステージ
４０ 位相検出器回路網
４２ サンプリング回路
４４ ロジックブロック
１００ デシリアライザ回路網
１１０、１２０ デマルチプレクサ
２００ シリアライザ回路網
２１０、２２０、２３０ マルチプレクサ
３００ プログラマブルメモリ

Claims (16)

1. 約１０Ｇｂｐｓの範囲におけるシリアルビットレートを有する高速シリアルデータ信号を受信するためのレシーバ回路網であって、
   該回路網は、２ステージ、連続時間、線形の等化器を備え、該等化器は、直列に接続された２つのステージのみを有し、かつ、５つの極および２つの零点を有し、該零点の各々の位置は、プログラムによって変更可能であり、該極のうちの３つの位置は、固定であり、該極のうちの２つの位置は、プログラムによって変更可能である、回路網。
2. 前記ステージのそれぞれは、周波数に関して位置が変更可能な極を有する、請求項１に記載の回路網。
3. 前記ステージのそれぞれは、周波数に関して位置が変更可能な零点を有する、請求項１に記載の回路網。
4. 各ステージの前記極の位置は、プログラムによって変更可能である、請求項２に記載の回路網。
5. 各ステージの前記零点の位置は、プログラムによって変更可能である、請求項３に記載の回路網。
6. 前記ステージのそれぞれは、変更可能なＤＣゲインのパラメータを有する、請求項１に記載の回路網。
7. 各ステージの前記ＤＣゲインのパラメータは、プログラムによって変更可能である、請求項６に記載の回路網。
8. 前記等化器は、５．５ＧＨｚにおいて６ｄＢまでのゲイン上昇を提供し得る、請求項１に記載の回路網。
9. 前記等化器の出力信号を受信し、前記シリアルビットレートの２分の１の周波数を有するクロック信号を用いて、該出力信号を処理することにより、該等化器の出力信号から連続するデータビットを回復する、位相検出器回路網
   をさらに備える、請求項１に記載の回路網。
10. 前記位相検出器回路網は、前記データビットのうちの２つの連続するものを、パラレルの一対のデータビットとして出力する、請求項９に記載の回路網。
11. 前記位相検出器回路網は、連続するパラレルの複数の対の前記データビットを出力し、各連続する一対の該データビットは、該位相検出器回路網の出力信号内の連続する偶数データビットのそれぞれの１つと、該位相検出器回路網の出力信号内の連続する奇数データビットのそれぞれの１つとからなる、請求項１０に記載の回路網。
12. 前記連続する複数の対を受信し、該連続する複数の対を、パラレルデータビットの連続するブロック内へとデマルチプレックスするためのデマルチプレクサ回路網であって、該ブロックのそれぞれは、該複数の数の対を含む、デマルチプレクサ回路網をさらに備える、請求項１１に記載の回路網。
13. 前記複数の数は、３２である、請求項１２に記載の回路網。
14. 前記デマルチプレクサ回路網は、
    前記連続する複数の対を、パラレルデータビットの連続する中間ブロック内へとデマルチプレックスするための第１ステージのデマルチプレクサ回路網であって、該中間ブロックのそれぞれは、前記複数の数より少ない、多重の数の該複数の対を含む、第１ステージのデマルチプレクサ回路網と、
    前記連続するブロックを作り出すように、該連続する中間ブロックをデマルチプレックスするための第２ステージのデマルチプレクサ回路網と
    を備える、請求項１２に記載の回路網。
15. 前記多重の数は、４である、請求項１４に記載の回路網。
16. 前記第１ステージのデマルチプレクサ回路網は、
    前記連続するパラレルの複数の対のそれぞれの内の、前記偶数データビットを受信するための第１のデマルチプレクサと、
    該連続するパラレルの複数の対のそれぞれの内の、前記奇数データビットを受信するための第２のデマルチプレクサと
    を備える、請求項１４に記載の回路網。

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