JPH10117158A - 利得可変型√ｆ等化回路 - Google Patents
利得可変型√ｆ等化回路Info
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- JPH10117158A JPH10117158A JP26831196A JP26831196A JPH10117158A JP H10117158 A JPH10117158 A JP H10117158A JP 26831196 A JP26831196 A JP 26831196A JP 26831196 A JP26831196 A JP 26831196A JP H10117158 A JPH10117158 A JP H10117158A
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- Japan
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- equalizer
- circuit
- gain
- variable gain
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】 等化偏差の発生を低減した可変利得√ｆ等化
回路を提供する。 【解決手段】 この等化回路は、入力端子Ｉｎと出力端
子Ｏｕｔ間に直列に接続された第１段目のフラット等化
器１と、多段に接続された√ｆ等化器２と、自動利得制
御（ＡＧＣ）回路３から構成される。フラット等化器１
は√ｆ特性のない周波数に依存せず伝送路長にのみ依存
する周波数−利得特性を持った等化器である。１つの伝
送路長について√ｆ等化器２の√ｆ特性が所望の√ｆ特
性になるようにパラメータを設定し、その後、フラット
等化器１によって異なる複数の伝送路長についての所定
の利得特性になるようにパラメータを設定すれば、両等
化器の総合出力は伝送路長によらず所望の√ｆ特性を持
たせることができ、等化偏差の発生を防止できる。
回路を提供する。 【解決手段】 この等化回路は、入力端子Ｉｎと出力端
子Ｏｕｔ間に直列に接続された第１段目のフラット等化
器１と、多段に接続された√ｆ等化器２と、自動利得制
御（ＡＧＣ）回路３から構成される。フラット等化器１
は√ｆ特性のない周波数に依存せず伝送路長にのみ依存
する周波数−利得特性を持った等化器である。１つの伝
送路長について√ｆ等化器２の√ｆ特性が所望の√ｆ特
性になるようにパラメータを設定し、その後、フラット
等化器１によって異なる複数の伝送路長についての所定
の利得特性になるようにパラメータを設定すれば、両等
化器の総合出力は伝送路長によらず所望の√ｆ特性を持
たせることができ、等化偏差の発生を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、同軸ケーブルや平
衡ケーブル等を伝送媒体とする伝送路に介在する利得可
変型√ｆ等化回路に関する。
衡ケーブル等を伝送媒体とする伝送路に介在する利得可
変型√ｆ等化回路に関する。
【０００２】
【従来技術】ＰＣＭ再生中継方式等の同軸ケーブルや平
衡ケーブル等を伝送媒体とする伝送路に接続される受信
器や中継器等では、伝送路に発生する√ｆ減衰特性を補
償する等化器が用いられる。ここで、ｆは信号の周波数
である。この√ｆ減衰特性を補償する等化器を、一般に
√ｆ等化器（なお、この明細書においては、全体を√ｆ
等化回路と呼び、その一部の等化構成を√ｆ等化器と呼
ぶ）と呼ばれている。従来の√ｆ等化回路については、
昭和５５年度電子情報通信学会通信部門全国大会で当時
の日本電信電話公社（現日本電信電話株式会社）の石川
正幸氏らによって「√ｆＡＧＣ回路の一案」と題する論
文に発表されている。
衡ケーブル等を伝送媒体とする伝送路に接続される受信
器や中継器等では、伝送路に発生する√ｆ減衰特性を補
償する等化器が用いられる。ここで、ｆは信号の周波数
である。この√ｆ減衰特性を補償する等化器を、一般に
√ｆ等化器（なお、この明細書においては、全体を√ｆ
等化回路と呼び、その一部の等化構成を√ｆ等化器と呼
ぶ）と呼ばれている。従来の√ｆ等化回路については、
昭和５５年度電子情報通信学会通信部門全国大会で当時
の日本電信電話公社（現日本電信電話株式会社）の石川
正幸氏らによって「√ｆＡＧＣ回路の一案」と題する論
文に発表されている。
【０００３】この原理図を、図２に示す。図２におい
て、従来の√ｆ等化回路の原理構成は、コレクタに負荷
抵抗ＲＬが接続されているトランジスタＴｒ１のエミッ
タに、抵抗分ＲＥ及び容量分Ｃの並列回路で表現できる
可変インピーダンスＲＥ’が接続され、トランジスタＴ
ｒ１のベースに入力された信号ＶＩの√ｆ減衰特性を補
償した信号ＶＯをエミッタから出力する構成になってい
る。この図２に示す従来の√ｆ等化回路の伝達関数Ｔ
は、(1) 式で表すことができる。
て、従来の√ｆ等化回路の原理構成は、コレクタに負荷
抵抗ＲＬが接続されているトランジスタＴｒ１のエミッ
タに、抵抗分ＲＥ及び容量分Ｃの並列回路で表現できる
可変インピーダンスＲＥ’が接続され、トランジスタＴ
ｒ１のベースに入力された信号ＶＩの√ｆ減衰特性を補
償した信号ＶＯをエミッタから出力する構成になってい
る。この図２に示す従来の√ｆ等化回路の伝達関数Ｔ
は、(1) 式で表すことができる。
【０００４】
【数１】 ここで、トランジスタＴｒ１のエミッタの微分抵抗をｒ
ｅ（＝１／ｇｍ）としている。また、この回路では零点
（Ｓ＝−１／ＣＲＥ）を固定とし、回路電流を制御する
ことによりコンダクタンスｇｍを変化させて極（Ｓ＝−
（ＲＥ＋ｒｅ）／ＣＲＥｒｅ）を移動させ、同時に高周
波域での利得（ＲＬ／ｒｅ）を変化させることにより所
望の特性を得ている。
ｅ（＝１／ｇｍ）としている。また、この回路では零点
（Ｓ＝−１／ＣＲＥ）を固定とし、回路電流を制御する
ことによりコンダクタンスｇｍを変化させて極（Ｓ＝−
（ＲＥ＋ｒｅ）／ＣＲＥｒｅ）を移動させ、同時に高周
波域での利得（ＲＬ／ｒｅ）を変化させることにより所
望の特性を得ている。
【０００５】図３は、このような原理に従う従来の√ｆ
等化回路の具体的構成例を示す回路図である。この図３
に示す√ｆ等化回路は、可変利得の差動増幅器を２段縦
続接続して構成されている。この√ｆ等化回路では、Ｖ
Ｃ端子の電圧によって、各段の差動増幅器の回路電流Ｉ
１、Ｉ２を制御して、トランジスタＱ１、Ｑ２、Ｑ７、
Ｑ８のエミッタ抵抗ｒｅを変化させることにより利得を
コントロールしている。また、１段目の差動増幅器のト
ランジスタＱ１及びＱ２のエミッタ間に接続されたキャ
パシタＣ１、並びに、２段目の差動増幅器のトランジス
タＱ７及びＱ８のエミッタ間に接続されたキャパシタＣ
２により、√ｆ特性を持たせている。
等化回路の具体的構成例を示す回路図である。この図３
に示す√ｆ等化回路は、可変利得の差動増幅器を２段縦
続接続して構成されている。この√ｆ等化回路では、Ｖ
Ｃ端子の電圧によって、各段の差動増幅器の回路電流Ｉ
１、Ｉ２を制御して、トランジスタＱ１、Ｑ２、Ｑ７、
Ｑ８のエミッタ抵抗ｒｅを変化させることにより利得を
コントロールしている。また、１段目の差動増幅器のト
ランジスタＱ１及びＱ２のエミッタ間に接続されたキャ
パシタＣ１、並びに、２段目の差動増幅器のトランジス
タＱ７及びＱ８のエミッタ間に接続されたキャパシタＣ
２により、√ｆ特性を持たせている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
√ｆ等化回路においては、最適化すべき回路変数が、ト
ランジスタＴｒ１のキャパシタ容量Ｃ（図３では、差動
増幅器のトランジスタのエミッタ間に接続されたキャパ
シタ容量Ｃ１、Ｃ２が該当する）と、エミッタ抵抗ＲＥ
（図３では、差動増幅器の回路電流Ｉ１、Ｉ２によって
制御されるトランジスタＱ１、Ｑ２、Ｑ７、Ｑ８のエミ
ッタの微分抵抗ｒｅ、及び、抵抗Ｒ６、Ｒ７、Ｒ１０、
Ｒ１１が対応する）との２つ存在し、これらの変数を幅
広いダイナミックレンジ内、また幅広い周波数帯域内に
おいて最適化するのは大変難しく、広帯域かつ広ダイナ
ミックレンジな可変等化回路への適用を考慮した場合、
等化偏差の発生を低減する対策としては難点があった。
また、設計上、最適化がなされたとしても、実際には素
子のばらつき等により等化偏差の発生が免れ得なかっ
た。
√ｆ等化回路においては、最適化すべき回路変数が、ト
ランジスタＴｒ１のキャパシタ容量Ｃ（図３では、差動
増幅器のトランジスタのエミッタ間に接続されたキャパ
シタ容量Ｃ１、Ｃ２が該当する）と、エミッタ抵抗ＲＥ
（図３では、差動増幅器の回路電流Ｉ１、Ｉ２によって
制御されるトランジスタＱ１、Ｑ２、Ｑ７、Ｑ８のエミ
ッタの微分抵抗ｒｅ、及び、抵抗Ｒ６、Ｒ７、Ｒ１０、
Ｒ１１が対応する）との２つ存在し、これらの変数を幅
広いダイナミックレンジ内、また幅広い周波数帯域内に
おいて最適化するのは大変難しく、広帯域かつ広ダイナ
ミックレンジな可変等化回路への適用を考慮した場合、
等化偏差の発生を低減する対策としては難点があった。
また、設計上、最適化がなされたとしても、実際には素
子のばらつき等により等化偏差の発生が免れ得なかっ
た。
【０００７】図４は、等化偏差の概念を説明するもので
ある。図４の横軸には周波数がとられ、縦軸には利得が
とられている。図４において、点線で示す周波数特性が
要求する√ｆ特性である。周波数の増加に伴い、図４に
示すようなカーブを描いて利得が上昇する。一方、実線
は実際の等化偏差が発生した場合の周波数特性を示す。
等化偏差は実線で示す実際の周波数特性と点線で示す要
求する（理想の）√ｆ特性との差を言う。なお、図４に
おいて、実際の周波数特性Ｌ１、Ｌ２、Ｌ３はそれぞ
れ、伝送路を通過する距離の違いに応じた利得の変化を
示しており、Ｌ１＜Ｌ２＜Ｌ３の関係にある。この図４
に示すように、ある伝送路の長さで等化偏差をほぼなく
すことができても、他の伝送路の長さで大きな等化偏差
が残ることが多い。
ある。図４の横軸には周波数がとられ、縦軸には利得が
とられている。図４において、点線で示す周波数特性が
要求する√ｆ特性である。周波数の増加に伴い、図４に
示すようなカーブを描いて利得が上昇する。一方、実線
は実際の等化偏差が発生した場合の周波数特性を示す。
等化偏差は実線で示す実際の周波数特性と点線で示す要
求する（理想の）√ｆ特性との差を言う。なお、図４に
おいて、実際の周波数特性Ｌ１、Ｌ２、Ｌ３はそれぞ
れ、伝送路を通過する距離の違いに応じた利得の変化を
示しており、Ｌ１＜Ｌ２＜Ｌ３の関係にある。この図４
に示すように、ある伝送路の長さで等化偏差をほぼなく
すことができても、他の伝送路の長さで大きな等化偏差
が残ることが多い。
【０００８】高いＳ／Ｎ比を確保し、安定した受信特性
を得るには、この等化偏差をできる限り抑圧する必要が
あり、等化偏差の発生を低減した可変利得√ｆ等化回路
が望まれている。
を得るには、この等化偏差をできる限り抑圧する必要が
あり、等化偏差の発生を低減した可変利得√ｆ等化回路
が望まれている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の利得可変型√ｆ等化回路では、√ｆ減衰特
性を有する利得可変型√ｆ等化器と、周波数−利得特性
がほぼ平坦なフラット等化器を縦続接続し、利得可変型
√ｆ等化器及びフラット等化器の利得を自動利得制御信
号で変化させている。適当に選択された１つの伝送路長
について利得可変型√ｆ等化器の√ｆ特性が所望の√ｆ
特性になるように利得可変型√ｆ等化器のパラメータを
設定し、その後、フラット等化器によって異なる複数の
伝送路長についての所定の利得特性になるようにパラメ
ータを設定すれば、両等化器の総合出力は伝送路長によ
らず所望の√ｆ特性を持たせることができ、等化偏差の
発生を防止できる。
に、本発明の利得可変型√ｆ等化回路では、√ｆ減衰特
性を有する利得可変型√ｆ等化器と、周波数−利得特性
がほぼ平坦なフラット等化器を縦続接続し、利得可変型
√ｆ等化器及びフラット等化器の利得を自動利得制御信
号で変化させている。適当に選択された１つの伝送路長
について利得可変型√ｆ等化器の√ｆ特性が所望の√ｆ
特性になるように利得可変型√ｆ等化器のパラメータを
設定し、その後、フラット等化器によって異なる複数の
伝送路長についての所定の利得特性になるようにパラメ
ータを設定すれば、両等化器の総合出力は伝送路長によ
らず所望の√ｆ特性を持たせることができ、等化偏差の
発生を防止できる。
【００１０】より具体的には、本発明の利得可変型√ｆ
等化回路は、√ｆ減衰特性を有する利得可変型√ｆ等化
器と、利得可変型√ｆ等化器に縦続接続され周波数−利
得特性がほぼ平坦なフラット等化器と、利得可変型√ｆ
等化器及び前記フラット等化器の利得を変化させる自動
利得制御信号を発生させるＡＧＣ電圧発生手段とを備え
る。
等化回路は、√ｆ減衰特性を有する利得可変型√ｆ等化
器と、利得可変型√ｆ等化器に縦続接続され周波数−利
得特性がほぼ平坦なフラット等化器と、利得可変型√ｆ
等化器及び前記フラット等化器の利得を変化させる自動
利得制御信号を発生させるＡＧＣ電圧発生手段とを備え
る。
【００１１】この利得可変型√ｆ等化器は、√ｆ特性を
より理想の√ｆ特性に合わせ込むためには利得可変型√
ｆ等化器が多段に接続されていることが望ましい。
より理想の√ｆ特性に合わせ込むためには利得可変型√
ｆ等化器が多段に接続されていることが望ましい。
【００１２】フラット等化器又は利得可変型√ｆ等化器
は、トランジスタと前記トランジスタのエミッタに接続
され前記自動利得制御信号に応じてエミッタ抵抗を変化
させるＰＩＮダイオードを有する等化器を用いることが
できる。
は、トランジスタと前記トランジスタのエミッタに接続
され前記自動利得制御信号に応じてエミッタ抵抗を変化
させるＰＩＮダイオードを有する等化器を用いることが
できる。
【００１３】また、フラット等化器及び利得可変型√ｆ
等化器は、自動利得制御信号に応じて回路電流を制御す
ることにより回路内のトランジスタのコンダクタンスを
変化させて極を移動し、高周波域での利得を変化させる
等化器を用いることもできる。このタイプの等化器とし
ては、差動対型の等化器を用いることができる。差動対
型の等化器を多段に用いた場合にはそれぞれの等化器が
直流結合されるので、直流オフセット電流を補償するた
めにオフセット補償回路を設けることが望ましい。
等化器は、自動利得制御信号に応じて回路電流を制御す
ることにより回路内のトランジスタのコンダクタンスを
変化させて極を移動し、高周波域での利得を変化させる
等化器を用いることもできる。このタイプの等化器とし
ては、差動対型の等化器を用いることができる。差動対
型の等化器を多段に用いた場合にはそれぞれの等化器が
直流結合されるので、直流オフセット電流を補償するた
めにオフセット補償回路を設けることが望ましい。
【００１４】
（Ａ）第１の実施形態 以下、本発明による利得可変型√ｆ等化回路の第１の実
施形態を図面を参照しながら詳述する。
施形態を図面を参照しながら詳述する。
【００１５】図１は、この第１の実施形態による利得可
変型√ｆ等化回路の概念構成を示すブロック図である。
図５は、その具体的回路例を示す回路図である。
変型√ｆ等化回路の概念構成を示すブロック図である。
図５は、その具体的回路例を示す回路図である。
【００１６】図１において、利得可変型√ｆ等化回路
は、入力端子Ｉｎと出力端子Ｏｕｔ間に縦続接続され
た、第１段目のフラット等化器１と、第２段目から第Ｎ
段目に接続されたＮ−１個の√ｆ等化器２と、これらフ
ラット等化器１及び√ｆ等化器２に制御電圧を供給する
自動利得制御回路（ＡＧＣ制御回路）３とから構成され
ている。
は、入力端子Ｉｎと出力端子Ｏｕｔ間に縦続接続され
た、第１段目のフラット等化器１と、第２段目から第Ｎ
段目に接続されたＮ−１個の√ｆ等化器２と、これらフ
ラット等化器１及び√ｆ等化器２に制御電圧を供給する
自動利得制御回路（ＡＧＣ制御回路）３とから構成され
ている。
【００１７】フラット等化器１は、√ｆ特性のない周波
数に依存せず伝送路長（ＡＧＣ制御回路３の制御電圧）
にのみ依存した利得に可変する、図６の実線Ｌ１〜Ｌ３
に示すような周波数−利得特性を持った等化器である。
このフラット等化器１の具体的構成例としては、図５に
示すものを挙げることができる。
数に依存せず伝送路長（ＡＧＣ制御回路３の制御電圧）
にのみ依存した利得に可変する、図６の実線Ｌ１〜Ｌ３
に示すような周波数−利得特性を持った等化器である。
このフラット等化器１の具体的構成例としては、図５に
示すものを挙げることができる。
【００１８】図５において、フラット等化器１は、ＮＰ
ＮトランジスタＱ１、Ｑ２と、抵抗Ｒ１、Ｒ２、Ｒ３、
Ｒ４と、容量Ｃ１、Ｃ５、Ｃ６と、ＰＩＮダイオードＤ
１、Ｄ２とで構成されている。
ＮトランジスタＱ１、Ｑ２と、抵抗Ｒ１、Ｒ２、Ｒ３、
Ｒ４と、容量Ｃ１、Ｃ５、Ｃ６と、ＰＩＮダイオードＤ
１、Ｄ２とで構成されている。
【００１９】ＰＩＮダイオードＤ１及びＤ２は、ＡＧＣ
回路３からのＡＧＣ制御電圧によって抵抗値が変化する
可変抵抗として動作する。これらのＰＩＮダイオードＤ
１及びＤ２によって、ＮＰＮトランジスタＱ１のエミッ
タ側のインピーダンスが変化して利得が変化する。フラ
ット等化器１の利得は、抵抗Ｒ３及びＰＩＮダイオード
Ｄ１、Ｄ２の並列抵抗によるＮＰＮトランジスタＱ１の
エミッタ側のインピーダンスＺ１と、ＮＰＮトランジス
タＱ１のコレクタ抵抗Ｒ２との比Ｚ１：Ｒ２により決定
され、図６の実線に示すようなフラットな周波数−利得
特性を持つ。図６において、点線は等化回路全体に要求
される周波数特性を示す。Ｌ１、Ｌ２、Ｌ３は、伝送路
を通過する距離の違いによる利得の変化を示し、伝送路
長をＬとした時にＬ１＜Ｌ２＜Ｌ３の関係にある。
回路３からのＡＧＣ制御電圧によって抵抗値が変化する
可変抵抗として動作する。これらのＰＩＮダイオードＤ
１及びＤ２によって、ＮＰＮトランジスタＱ１のエミッ
タ側のインピーダンスが変化して利得が変化する。フラ
ット等化器１の利得は、抵抗Ｒ３及びＰＩＮダイオード
Ｄ１、Ｄ２の並列抵抗によるＮＰＮトランジスタＱ１の
エミッタ側のインピーダンスＺ１と、ＮＰＮトランジス
タＱ１のコレクタ抵抗Ｒ２との比Ｚ１：Ｒ２により決定
され、図６の実線に示すようなフラットな周波数−利得
特性を持つ。図６において、点線は等化回路全体に要求
される周波数特性を示す。Ｌ１、Ｌ２、Ｌ３は、伝送路
を通過する距離の違いによる利得の変化を示し、伝送路
長をＬとした時にＬ１＜Ｌ２＜Ｌ３の関係にある。
【００２０】ＡＧＣ制御回路３は、どの伝送路長Ｌにお
いても出力端子Ｏｕｔの出力振幅が一定となるようにＰ
ＩＮダイオードＤ１及びＤ２の抵抗を制御する。フラッ
ト等化器１は、次段以降の√ｆ等化器２において発生す
る等化偏差を補償する役割をもっている。
いても出力端子Ｏｕｔの出力振幅が一定となるようにＰ
ＩＮダイオードＤ１及びＤ２の抵抗を制御する。フラッ
ト等化器１は、次段以降の√ｆ等化器２において発生す
る等化偏差を補償する役割をもっている。
【００２１】なお、フラット等化器１における容量Ｃ１
及び抵抗Ｒ１は、入力信号Ｉｎの交流成分を取り出して
その中心電圧を所定電圧にするための構成である。抵抗
Ｒ２は、ＮＰＮトランジスタＱ１を中心とした増幅段の
負荷抵抗であり、抵抗ＲＢ１及び容量ＣＢ１の並列回路
は、ＮＰＮトランジスタＱ１を中心とした増幅段のバイ
アス回路である。ＮＰＮトランジスタＱ２及び抵抗Ｒ４
は、エミッタフォロワ回路になっており、インピーダン
ス整合用のものである。容量Ｃ６は、ＰＩＮダイオード
Ｄ２のカソード側及びＰＩＮダイオードＤ３の交流イン
ピーダンスを接地とするものである。
及び抵抗Ｒ１は、入力信号Ｉｎの交流成分を取り出して
その中心電圧を所定電圧にするための構成である。抵抗
Ｒ２は、ＮＰＮトランジスタＱ１を中心とした増幅段の
負荷抵抗であり、抵抗ＲＢ１及び容量ＣＢ１の並列回路
は、ＮＰＮトランジスタＱ１を中心とした増幅段のバイ
アス回路である。ＮＰＮトランジスタＱ２及び抵抗Ｒ４
は、エミッタフォロワ回路になっており、インピーダン
ス整合用のものである。容量Ｃ６は、ＰＩＮダイオード
Ｄ２のカソード側及びＰＩＮダイオードＤ３の交流イン
ピーダンスを接地とするものである。
【００２２】√ｆ等化器２は、√ｆ特性に応じた、すな
わち、周波数に応じ、しかも伝送路長（ＡＧＣ制御回路
３の制御電圧）にも依存した利得に可変する、Ｎ−１段
の接続により、図７の実線Ｌ１〜Ｌ３に示すような周波
数−利得特性を持った等化器である。この√ｆ等化器２
としては既存の具体的構成のものを適用でき、例えば、
√ｆ等化器２の具体的構成例として図５に示すものを挙
げることができる。
わち、周波数に応じ、しかも伝送路長（ＡＧＣ制御回路
３の制御電圧）にも依存した利得に可変する、Ｎ−１段
の接続により、図７の実線Ｌ１〜Ｌ３に示すような周波
数−利得特性を持った等化器である。この√ｆ等化器２
としては既存の具体的構成のものを適用でき、例えば、
√ｆ等化器２の具体的構成例として図５に示すものを挙
げることができる。
【００２３】２段目の√ｆ等化器２は、ＮＰＮトランジ
スタＱ３、Ｑ４と、抵抗Ｒ５、Ｒ６、Ｒ７、Ｒ８と、容
量Ｃ４、Ｃ７、Ｃ８と、ＰＩＮダイオードＤ３、Ｄ４と
で構成されている。
スタＱ３、Ｑ４と、抵抗Ｒ５、Ｒ６、Ｒ７、Ｒ８と、容
量Ｃ４、Ｃ７、Ｃ８と、ＰＩＮダイオードＤ３、Ｄ４と
で構成されている。
【００２４】２段目の√ｆ等化器２は、第１段のフラッ
ト等化器１と、結合コンデンサＣ２及び抵抗Ｒ５でなる
段間回路で結ばれている。ＰＩＮダイオードＤ３及びＤ
４は、ＡＧＣ制御回路３からのＡＧＣ制御電圧によって
抵抗値が変化する可変抵抗として動作する。これらＰＩ
ＮダイオードＤ３及びＤ４によって、ＮＰＮトランジス
タＱ３のエミッタ側のインピーダンスが変化して利得が
変化する。√ｆ等化器２の利得は、一端が容量Ｃ７を介
してＰＩＮダイオードＤ３及びＤ４間の接続点に接続さ
れている、抵抗Ｒ６と容量Ｃ４との並列回路のインピー
ダンスＺ２と、ＰＩＮダイオードＤ３、Ｄ４の抵抗値
と、抵抗Ｒ８によるＮＰＮトランジスタＱ３のエミッタ
側のインピーダンスＺ２に対するＮＰＮトランジスタＱ
３のコレクタ抵抗Ｒ７との比Ｚ２：Ｒ７とにより決定さ
れる。フラット等化器１と違い、ＮＰＮトランジスタＱ
３のエミッタ側に抵抗のみでなく抵抗Ｒ６と容量Ｃ４の
並列回路が接続され、この回路がピーキング回路として
動作するので、√ｆ等化器２の利得は、周波数に応じて
変化する特性を持ち、抵抗Ｒ６と容量Ｃ４を最適に設計
することで所望の√ｆ特性を持たせることができる。
ト等化器１と、結合コンデンサＣ２及び抵抗Ｒ５でなる
段間回路で結ばれている。ＰＩＮダイオードＤ３及びＤ
４は、ＡＧＣ制御回路３からのＡＧＣ制御電圧によって
抵抗値が変化する可変抵抗として動作する。これらＰＩ
ＮダイオードＤ３及びＤ４によって、ＮＰＮトランジス
タＱ３のエミッタ側のインピーダンスが変化して利得が
変化する。√ｆ等化器２の利得は、一端が容量Ｃ７を介
してＰＩＮダイオードＤ３及びＤ４間の接続点に接続さ
れている、抵抗Ｒ６と容量Ｃ４との並列回路のインピー
ダンスＺ２と、ＰＩＮダイオードＤ３、Ｄ４の抵抗値
と、抵抗Ｒ８によるＮＰＮトランジスタＱ３のエミッタ
側のインピーダンスＺ２に対するＮＰＮトランジスタＱ
３のコレクタ抵抗Ｒ７との比Ｚ２：Ｒ７とにより決定さ
れる。フラット等化器１と違い、ＮＰＮトランジスタＱ
３のエミッタ側に抵抗のみでなく抵抗Ｒ６と容量Ｃ４の
並列回路が接続され、この回路がピーキング回路として
動作するので、√ｆ等化器２の利得は、周波数に応じて
変化する特性を持ち、抵抗Ｒ６と容量Ｃ４を最適に設計
することで所望の√ｆ特性を持たせることができる。
【００２５】なお、√ｆ等化器２における抵抗ＲＢ２及
び容量ＣＢ２の並列回路は、ＮＰＮトランジスタＱ３を
中心とした増幅段のバイアス回路である。ＮＰＮトラン
ジスタＱ４及び抵抗Ｒ９は、エミッタフォロワ回路にな
っており、インピーダンス整合用のものである。容量Ｃ
８は、ＰＩＮダイオードＤ４のカソード側及びＰＩＮダ
イオードＤ５（図示せず）の交流インピーダンスを接地
とするものである。
び容量ＣＢ２の並列回路は、ＮＰＮトランジスタＱ３を
中心とした増幅段のバイアス回路である。ＮＰＮトラン
ジスタＱ４及び抵抗Ｒ９は、エミッタフォロワ回路にな
っており、インピーダンス整合用のものである。容量Ｃ
８は、ＰＩＮダイオードＤ４のカソード側及びＰＩＮダ
イオードＤ５（図示せず）の交流インピーダンスを接地
とするものである。
【００２６】図５においては、このような構成の√ｆ等
化器２をＮ−１個多段に縦続接続している。３段目から
Ｎ段目までの回路は、２段目の√ｆ等化器２と同様な構
成であり、同様に動作する。各√ｆ等化器２は、結合コ
ンデンサＣ３、…、Ｃ１ｎを介して接続されている。多
段縦続接続された√ｆ等化器全体の周波数特性は、図７
に実線Ｌ１〜Ｌ３で示されている。図７においても、点
線は等化器全体に要求される周波数−利得特性を示して
いる。周波数−利得特性Ｌ１、Ｌ２、Ｌ３は、伝送路を
通過する距離の違いによる利得の変化を示し、伝送路長
をＬとしたときにＬ１＜Ｌ２＜Ｌ３の関係にある。ＡＧ
Ｃ制御回路３はどの伝送路長Ｌにおいても出力端子Ｏｕ
ｔの出力振幅が一定となるようにＰＩＮダイオードＤ
３、…、Ｄ２ｎの抵抗値を制御する。
化器２をＮ−１個多段に縦続接続している。３段目から
Ｎ段目までの回路は、２段目の√ｆ等化器２と同様な構
成であり、同様に動作する。各√ｆ等化器２は、結合コ
ンデンサＣ３、…、Ｃ１ｎを介して接続されている。多
段縦続接続された√ｆ等化器全体の周波数特性は、図７
に実線Ｌ１〜Ｌ３で示されている。図７においても、点
線は等化器全体に要求される周波数−利得特性を示して
いる。周波数−利得特性Ｌ１、Ｌ２、Ｌ３は、伝送路を
通過する距離の違いによる利得の変化を示し、伝送路長
をＬとしたときにＬ１＜Ｌ２＜Ｌ３の関係にある。ＡＧ
Ｃ制御回路３はどの伝送路長Ｌにおいても出力端子Ｏｕ
ｔの出力振幅が一定となるようにＰＩＮダイオードＤ
３、…、Ｄ２ｎの抵抗値を制御する。
【００２７】しかしながら、√ｆ等化器２には最適化す
べき回路変数が容量Ｃ（２段目では主として容量Ｃ４）
と抵抗Ｒ（２段目では主として抵抗Ｒ６、ＰＩＮダイオ
ードＤ３、Ｄ４）の２つ存在し、これらを幅広いダイナ
ミックレンジ内、また、広い帯域内において最適値に設
定するのは大変難しく、通常、図７に示すように伝送路
長Ｌによってその特性が異なるという等化偏差が発生す
る。
べき回路変数が容量Ｃ（２段目では主として容量Ｃ４）
と抵抗Ｒ（２段目では主として抵抗Ｒ６、ＰＩＮダイオ
ードＤ３、Ｄ４）の２つ存在し、これらを幅広いダイナ
ミックレンジ内、また、広い帯域内において最適値に設
定するのは大変難しく、通常、図７に示すように伝送路
長Ｌによってその特性が異なるという等化偏差が発生す
る。
【００２８】そこで、この第１の実施形態では、√ｆ等
化器２と、フラット等化器１とを縦続接続させ、√ｆ等
化回路全体として、図８に示すように、所望特性にマッ
チした周波数−利得特性を実現し、√ｆ等化器２の特性
に対する要求を緩和するようにしている。
化器２と、フラット等化器１とを縦続接続させ、√ｆ等
化回路全体として、図８に示すように、所望特性にマッ
チした周波数−利得特性を実現し、√ｆ等化器２の特性
に対する要求を緩和するようにしている。
【００２９】次に、第１の実施形態の√ｆ等化回路の最
適化設計について説明する。まず、√ｆ等化器２のトラ
ンジスタＱ３、…、Ｑ１ｎのエミッタに接続された並列
インピーダンス回路（Ｃ２ｎ，Ｒ３ｎ等）の一方のイン
ピーダンス素子であるＲ６、…、Ｒ２ｎに適当な値の抵
抗値を設定し、次に、他方のインピーダンス素子である
容量Ｃ４、…、Ｃ２ｎを設計上の最長伝送路長Ｌ３につ
いて所望の√ｆ特性になるように設定・最適化する。す
なわち、図７の実線Ｌ３が点線Ｌ３’に重なるようにＮ
−１個の√ｆ等化器２のパラメータを最適化する。これ
で√ｆ等化器２のパラメータの最適化が終了する、次
に、フラット等化器１の最適化を行なう。伝送路長Ｌに
よる利得特性の差又は比が、図６の実線Ｌ１、Ｌ２、Ｌ
３に示す特性になるように、Ｌ３よりも短い伝送路長Ｌ
２、Ｌ１の特性に合わせてフラット等化器１の抵抗Ｒ３
を設定する。この結果、縦続接続されたフラット等化器
１と、多段の√ｆ等化器２との全体の周波数−利得特性
は、図６及び図７の特性を重ね合わせた特性となり、図
８に示すように、各伝送路長において求める√ｆ特性を
持つように最適化することができる。
適化設計について説明する。まず、√ｆ等化器２のトラ
ンジスタＱ３、…、Ｑ１ｎのエミッタに接続された並列
インピーダンス回路（Ｃ２ｎ，Ｒ３ｎ等）の一方のイン
ピーダンス素子であるＲ６、…、Ｒ２ｎに適当な値の抵
抗値を設定し、次に、他方のインピーダンス素子である
容量Ｃ４、…、Ｃ２ｎを設計上の最長伝送路長Ｌ３につ
いて所望の√ｆ特性になるように設定・最適化する。す
なわち、図７の実線Ｌ３が点線Ｌ３’に重なるようにＮ
−１個の√ｆ等化器２のパラメータを最適化する。これ
で√ｆ等化器２のパラメータの最適化が終了する、次
に、フラット等化器１の最適化を行なう。伝送路長Ｌに
よる利得特性の差又は比が、図６の実線Ｌ１、Ｌ２、Ｌ
３に示す特性になるように、Ｌ３よりも短い伝送路長Ｌ
２、Ｌ１の特性に合わせてフラット等化器１の抵抗Ｒ３
を設定する。この結果、縦続接続されたフラット等化器
１と、多段の√ｆ等化器２との全体の周波数−利得特性
は、図６及び図７の特性を重ね合わせた特性となり、図
８に示すように、各伝送路長において求める√ｆ特性を
持つように最適化することができる。
【００３０】以上のように、第１の実施形態によれば、
従来幅広いダイナミックレンジ内、また広い帯域内にお
いて最適化を行なうことが大変難しかった√ｆ等化回路
を、等化偏差の発生を低減し、簡単に設計できるように
なる。
従来幅広いダイナミックレンジ内、また広い帯域内にお
いて最適化を行なうことが大変難しかった√ｆ等化回路
を、等化偏差の発生を低減し、簡単に設計できるように
なる。
【００３１】（Ｂ）第２の実施形態 以下、本発明による利得可変型√ｆ等化回路の第２の実
施形態を図面を参照しながら詳述する。
施形態を図面を参照しながら詳述する。
【００３２】この第２の実施形態の利得可変型√ｆ等化
回路は、従来の技術の説明で引用した差動増幅器型の√
ｆ増幅器を用いるもので、図９にその詳細回路図を示し
ている。
回路は、従来の技術の説明で引用した差動増幅器型の√
ｆ増幅器を用いるもので、図９にその詳細回路図を示し
ている。
【００３３】この等化回路は、フラット等化器４、オフ
セット補償回路５、多段接続された√ｆ等化器６、ＡＧ
Ｃ制御回路７及び８、並に、オフセット補償制御回路９
で構成されているる。
セット補償回路５、多段接続された√ｆ等化器６、ＡＧ
Ｃ制御回路７及び８、並に、オフセット補償制御回路９
で構成されているる。
【００３４】フラット等化器４は差動増幅器の差動入力
にＡＧＣ制御回路７からのＡＧＣ制御電圧が供給されて
おり、ＡＧＣ制御電圧に応じて回路電流が制御される。
同様に、√ｆ等化器６においてもＡＧＣ制御回路８から
のＡＧＣ制御電圧に応じて回路電流が制御される。回路
電流を制御することによりコンダクタンスｇｍを変化さ
せて極を移動させ、同時に高周波域での利得を変化させ
ることにより√ｆ特性を実現している。
にＡＧＣ制御回路７からのＡＧＣ制御電圧が供給されて
おり、ＡＧＣ制御電圧に応じて回路電流が制御される。
同様に、√ｆ等化器６においてもＡＧＣ制御回路８から
のＡＧＣ制御電圧に応じて回路電流が制御される。回路
電流を制御することによりコンダクタンスｇｍを変化さ
せて極を移動させ、同時に高周波域での利得を変化させ
ることにより√ｆ特性を実現している。
【００３５】この回路例では全回路を差動型とし、フラ
ット等化器４と√ｆ等化器６とを直流結合しているため
オフセット補償回路５を付加し、その直流オフセットを
補償している。この回路においても、パラメータの設定
は、まず多段の√ｆ等化器６の差動トランジスタ間の容
量Ｃ及び抵抗を最長伝送路長での周波数特性が求める√
ｆ特性になるように最適化し、その後フラット等化器４
のパラメータを他の伝送路長での特性に合わせて最適化
する。
ット等化器４と√ｆ等化器６とを直流結合しているため
オフセット補償回路５を付加し、その直流オフセットを
補償している。この回路においても、パラメータの設定
は、まず多段の√ｆ等化器６の差動トランジスタ間の容
量Ｃ及び抵抗を最長伝送路長での周波数特性が求める√
ｆ特性になるように最適化し、その後フラット等化器４
のパラメータを他の伝送路長での特性に合わせて最適化
する。
【００３６】以上のように、第２の実施形態によれば、
従来幅広いダイナミックレンジ内、また広い帯域内にお
いて最適化を行なうことが大変難しかった√ｆ等化回路
を等化偏差の発生を低減し、簡単に設計できるようにな
る。
従来幅広いダイナミックレンジ内、また広い帯域内にお
いて最適化を行なうことが大変難しかった√ｆ等化回路
を等化偏差の発生を低減し、簡単に設計できるようにな
る。
【００３７】なお、上記２つの回路例においては、フラ
ット等化器を初段に用いて説明を行なったが、フラット
等化器の配置はＡＧＣ制御電圧によって制御される制御
ループ内であれば中間段でも、最終段でも良く、どの場
合でも同様の動作をする。
ット等化器を初段に用いて説明を行なったが、フラット
等化器の配置はＡＧＣ制御電圧によって制御される制御
ループ内であれば中間段でも、最終段でも良く、どの場
合でも同様の動作をする。
【００３８】
【発明の効果】以上のように、本発明によれば、等化偏
差の発生を低減した可変利得√ｆ等化回路を提供するが
できる。また、従来幅広いダイナミックレンジ内、また
広い帯域内において最適化を行なうことが大変難しかっ
た√ｆ等化回路を等化偏差の発生を低減し、簡単に設計
できるようになる。
差の発生を低減した可変利得√ｆ等化回路を提供するが
できる。また、従来幅広いダイナミックレンジ内、また
広い帯域内において最適化を行なうことが大変難しかっ
た√ｆ等化回路を等化偏差の発生を低減し、簡単に設計
できるようになる。
【図１】第１の実施形態の概念構成を示すブロック図で
ある。
ある。
【図２】√ｆ等化回路の原理を示す回路図である。
【図３】従来例を示す回路図である。
【図４】等化偏差の概念を説明する説明図である。
【図５】第１の実施形態の具体的構成を示す回路図であ
る。
る。
【図６】そのフラット等化器の周波数特性を示す特性曲
線図である。
線図である。
【図７】その√ｆ等化器の周波数特性を示す特性曲線図
である。
である。
【図８】第１の実施形態の全体構成の周波数特性を示す
特性曲線図である。
特性曲線図である。
【図９】第２の実施形態の具体的構成を示す回路図であ
る。
る。
１、４…フラット等化器、２、６…√ｆ等化器、３、
７、８…自動利得制御回路（ＡＧＣ回路）、５…オフセ
ット補償回路。
７、８…自動利得制御回路（ＡＧＣ回路）、５…オフセ
ット補償回路。
Claims (7)
- 【請求項１】 √ｆ減衰特性を有する利得可変型√ｆ等
化器と、 前記利得可変型√ｆ等化器に縦続接続され周波数−利得
特性がほぼ平坦なフラット等化器と、 前記利得可変型√ｆ等化器及び前記フラット等化器の利
得を変化させる自動利得制御信号を発生させるＡＧＣ電
圧発生手段とを備えたことを特徴とする利得可変型√ｆ
等化回路。 - 【請求項２】 前記フラット等化器は、トランジスタ
と、前記トランジスタのエミッタに接続され、前記自動
利得制御信号に応じてエミッタ抵抗を変化させるＰＩＮ
ダイオードを有することを特徴とする請求項１に記載の
利得可変型√ｆ等化回路。 - 【請求項３】 前記利得可変型√ｆ等化器は、トランジ
スタと前記トランジスタのエミッタに接続され前記自動
利得制御信号に応じてエミッタ抵抗を変化させるＰＩＮ
ダイオードを有することを特徴とする請求項１又は２に
記載の利得可変型√ｆ等化回路。 - 【請求項４】 前記利得可変型√ｆ等化器は、多段に接
続されたものであることを特徴とする請求項１〜３のい
ずれかに記載の利得可変型√ｆ等化回路。 - 【請求項５】 前記フラット等化器及び前記利得可変型
√ｆ等化器は、前記自動利得制御信号に応じて回路電流
を制御することにより回路内のトランジスタのコンダク
タンスを変化させて極を移動し、高周波域での利得を変
化させることを特徴とする請求項１に記載の利得可変型
√ｆ等化回路。 - 【請求項６】 前記フラット等化器及び前記利得可変型
√ｆ等化器は、差動対型の等化器であること特徴とする
請求項１又は５に記載の利得可変型√ｆ等化回路。 - 【請求項７】 前記フラット等化器と前記利得可変型√
ｆ等化器がオフセット補償回路を介して接続されている
こと特徴とする請求項１、５又は６に記載の利得可変型
√ｆ等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26831196A JPH10117158A (ja) | 1996-10-09 | 1996-10-09 | 利得可変型√ｆ等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26831196A JPH10117158A (ja) | 1996-10-09 | 1996-10-09 | 利得可変型√ｆ等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10117158A true JPH10117158A (ja) | 1998-05-06 |
Family
ID=17456779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26831196A Pending JPH10117158A (ja) | 1996-10-09 | 1996-10-09 | 利得可変型√ｆ等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10117158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013251916A (ja) * | 2007-12-17 | 2013-12-12 | Altera Corp | 高速シリアルデータ信号のレシーバ回路網 |
-
1996
- 1996-10-09 JP JP26831196A patent/JPH10117158A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013251916A (ja) * | 2007-12-17 | 2013-12-12 | Altera Corp | 高速シリアルデータ信号のレシーバ回路網 |
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