JP6102823B2 - Ｓｏｉ基板の評価方法 - Google Patents
Ｓｏｉ基板の評価方法 Download PDFInfo
- Publication number
- JP6102823B2 JP6102823B2 JP2014100758A JP2014100758A JP6102823B2 JP 6102823 B2 JP6102823 B2 JP 6102823B2 JP 2014100758 A JP2014100758 A JP 2014100758A JP 2014100758 A JP2014100758 A JP 2014100758A JP 6102823 B2 JP6102823 B2 JP 6102823B2
- Authority
- JP
- Japan
- Prior art keywords
- soi substrate
- interface state
- state density
- resistance
- leakage power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 77
- 238000000034 method Methods 0.000 title claims description 24
- 238000011156 evaluation Methods 0.000 claims description 23
- 238000005259 measurement Methods 0.000 claims description 21
- 230000008569 process Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 3
- 229910052753 mercury Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
本発明は、シリコン単結晶ウェーハを貼り合わせて作製するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に関し、より詳しくは、高周波用デバイス作製などに使用される、ＳＯＩ基板の評価に関するものである。
携帯端末やワイヤレス通信の急速な普及により、通信インターフェースを主目的としたＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ；高周波）デバイスが注目されており、今後も発展すると考えられている。近年の携帯端末やパーソナルコンピュータでは低消費電力デバイスの採用が進んでおり、このような場合、ＳＯＩ基板を使用すると、リーク電流の低減による消費電力の低下のメリットがある。更に、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）などにより、ＲＦデバイスを組み込むことも考えられているが、ＲＦトランジスタの特性上でも、ＳＯＩウェーハを用いることで、デバイス間のクロストークを減少させるメリットがある。
ここで、クロストークとは、デバイス間の望まれざる電気信号の伝播のことであり、例えばデバイスの配線間のキャパシタや、あるいはウェーハを通して、電気信号が伝播される。ウェーハの抵抗率が高くなればなるほどクロストークは少なくなるが、実際にはデバイス形成部のウェーハ抵抗率を極端に高くすることは出来ない。
しかし、ＳＯＩ基板を使用すると、ＳＯＩ層とベースウェーハの間に埋め込み酸化膜層（ＢＯＸ層）が存在するため、クロストークを低減することが出来る。また、ＢＯＸ層の下地となるベースウェーハにはデバイスが作製されないために、デバイス作製上の制限を受けずに高抵抗率のベースウェーハを使用することが可能であり、これによって高周波特性を向上させることが可能である。
しかし、高抵抗率のベースウェーハを用いた場合、ＳＯＩ層に作製されたソース・ドレインやその他電子回路の配置によっては、ＢＯＸ層に電界が印加され、ＢＯＸ層とベースウェーハとの界面に反転層が生じるケースがある。このような場合、高周波特性に悪影響を及ぼすので、高抵抗率ウェーハを使用したにもかかわらず、所望の高周波特性が得られなくなる。なお一般的に高抵抗率とは、１０００Ω・ｃｍ以上の基板が用いられることが多い。
その対策として、界面準位密度（以下、Ｄｉｔともいう）を高くして、キャリアを界面準位にトラップさせて反転層による高周波特性の劣化を防止することが考えられる。
このような技術として、例えば、ＢＯＸ層とベースウェーハの界面にポリシリコン層や窒化酸化物のような中間層（トラップ層）を導入して、反転層が形成されないようにして、良好な高周波特性のＳＯＩウェーハを得ることができる技術が知られている（例えば特許文献１，２、非特許文献１）。
このような技術として、例えば、ＢＯＸ層とベースウェーハの界面にポリシリコン層や窒化酸化物のような中間層（トラップ層）を導入して、反転層が形成されないようにして、良好な高周波特性のＳＯＩウェーハを得ることができる技術が知られている（例えば特許文献１，２、非特許文献１）。
また、ＳＯＩ層となるシリコンウェーハとは異なる面方位をもつシリコンウェーハをベースウェーハとして使用し、高周波特性の劣化を防止する方法なども紹介されている（例えば特許文献３）。
前述のような技術は良好な高周波特性を得るためには必須の技術である。その技術を評価する際、例えば、基板抵抗は広がり抵抗測定やその他の方法で測定することが出来るが、ＢＯＸ層直下のトラップ層（機能層）の特性を直接測定して評価する方法はない。そのため実際のデバイスを作製してから、漏れ電力などを測定して、高周波特性を評価する方法しかないという問題があった。
Ｄ． Ｌｅｄｅｒｅｒ ｅｔ． ａｌ．， "Ｅｆｆｅｃｔｉｖｅ ｒｅｓｉｓｔｉｖｉｔｙ ｏｆ ｆｕｌｌｙ−ｐｒｏｃｅｓｓｅｄ ＳＯＩ ｓｕｂｓｔｒａｔｅｓ" Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ．， ４９， ４９１ （２００５）．
ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＡＴＥＲＩＡＬ ＡＮＤ ＤＥＶＩＣＥ ＣＨＡＲＡＣＴＥＲＺＡＴＩＯＮ， Ｄ． Ｋ． Ｓｃｈｒｏｄｅｒ， ＪＯＨＮ ＷＩＬＥＹ ＆ ＳＯＮＳ， ＩＮＣ．， ＰＵＢＬＩＣＡＴＩＯＮ ２００６
Ｈ．Ｊ．Ｈｏｖｅｌ， "Ｓｉ ｆｉｌｍ ｅｌｅｃｔｒｉｃａｌ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｉｎ ＳＯＩ ｓｕｂｓｔｒａｔｅｓ ｂｙ ｔｈｅ ＨｇＦＥＴ ｔｅｃｈｎｉｑｕｅ"， Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎ， ４７， １３１１ （２００３）
本発明は前述のような問題に鑑みてなされたもので、実際にデバイスを形成して高周波特性を測定することなく、出来るだけ簡単な方法によって高周波デバイス向けに適したＳＯＩ基板を評価する方法を提供することを目的とする。
上記目的を達成するために、本発明によれば、評価対象のＳＯＩ基板に高周波を印加したときの高周波特性を評価する方法であって、
予め測定用のＳＯＩ基板にデバイスを形成し、該測定用のＳＯＩ基板の界面準位密度と高周波印加時の漏れ電力との関係、または前記界面準位密度を抵抗に換算し、該換算した抵抗と前記漏れ電力との関係を求めておく工程と、
前記評価対象のＳＯＩ基板の界面準位密度を測定して界面準位密度を求める、または該界面準位密度に基づき換算される抵抗を求める工程と、
前記測定した前記評価対象のＳＯＩ基板の前記界面準位密度から、前記予め求めた界面準位密度と漏れ電力の関係に基づき、前記評価対象のＳＯＩ基板の漏れ電力を評価する、または前記測定した前記評価対象のＳＯＩ基板の前記界面準位密度より換算される抵抗から、前記予め求めた抵抗と漏れ電力の関係に基づき、前記評価対象のＳＯＩ基板の漏れ電力を評価する工程とを有することを特徴とするＳＯＩ基板の評価方法を提供する。
予め測定用のＳＯＩ基板にデバイスを形成し、該測定用のＳＯＩ基板の界面準位密度と高周波印加時の漏れ電力との関係、または前記界面準位密度を抵抗に換算し、該換算した抵抗と前記漏れ電力との関係を求めておく工程と、
前記評価対象のＳＯＩ基板の界面準位密度を測定して界面準位密度を求める、または該界面準位密度に基づき換算される抵抗を求める工程と、
前記測定した前記評価対象のＳＯＩ基板の前記界面準位密度から、前記予め求めた界面準位密度と漏れ電力の関係に基づき、前記評価対象のＳＯＩ基板の漏れ電力を評価する、または前記測定した前記評価対象のＳＯＩ基板の前記界面準位密度より換算される抵抗から、前記予め求めた抵抗と漏れ電力の関係に基づき、前記評価対象のＳＯＩ基板の漏れ電力を評価する工程とを有することを特徴とするＳＯＩ基板の評価方法を提供する。
このような方法であれば、実際にデバイスを形成してから高周波特性を測定するのではなく、ＳＯＩ基板の段階で簡単に高周波デバイス向けに適したＳＯＩ基板を評価することができる。
以上説明したように、本発明により、実際のデバイスを作製することなく、高周波用デバイスに適したＳＯＩ基板であるか否かを簡単に評価することが出来る。また、ウェーハ仕様として一般的な抵抗に換算することで、抵抗を指標とした簡単な数値で規定することも可能になる。
以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
（第１の実施態様）
第１の実施態様では、最初に測定用のＳＯＩ基板を用いて、界面準位密度と高周波印加時の漏れ電力との関係を予め求めておく工程を行う。
測定用のＳＯＩ基板としては、図１に示すようなＳＯＩ層１と、シリコン酸化膜であるＢＯＸ層２と、ベースウェーハ４と、ＢＯＸ層２とベースウェーハ４との界面でキャリアの発生を抑制するトラップ層３とを有する評価用のＳＯＩ基板５と同じものを用意する。
第１の実施態様では、最初に測定用のＳＯＩ基板を用いて、界面準位密度と高周波印加時の漏れ電力との関係を予め求めておく工程を行う。
測定用のＳＯＩ基板としては、図１に示すようなＳＯＩ層１と、シリコン酸化膜であるＢＯＸ層２と、ベースウェーハ４と、ＢＯＸ層２とベースウェーハ４との界面でキャリアの発生を抑制するトラップ層３とを有する評価用のＳＯＩ基板５と同じものを用意する。
そして、測定用のＳＯＩ基板５の界面準位密度を測定し、界面準位密度を求める。なお、界面準位密度の測定には非特許文献２および３に記載の水銀電極を使用した疑似ＭＯＳＦＥＴ法で行うことができる。あるいは、アルカリ液によりＳＯＩ層を除去したのちに、非特許文献２に記載のＣＶ法によって、界面準位密度の測定をすることができる。
また、測定用のＳＯＩ基板上にデバイスを形成し、高周波を印加し、そのときの漏れ電力を測定する。
このようにして測定された、ＳＯＩ基板５の界面準位密度と、高周波印加時の漏れ電力とを用いて、両者の間の相関関係を予め求めておく。
このようにして測定された、ＳＯＩ基板５の界面準位密度と、高周波印加時の漏れ電力とを用いて、両者の間の相関関係を予め求めておく。
次に評価対象のＳＯＩ基板の界面準位密度を測定して界面準位密度を求める工程を行う。
まず、評価対象となるＳＯＩ基板を用意する。評価対象となるＳＯＩ基板も図１に示すようなＳＯＩ層１と、ＢＯＸ層２と、トラップ層３、及び、ベースウェーハ４とを有するＳＯＩ基板５である。この評価対象ＳＯＩ基板５の界面準位密度を測定し、界面準位密度を求める。なお、界面準位密度の測定には、前述したように水銀電極を使用した疑似ＭＯＳＦＥＴ法、あるいはＣＶ法によって測定することができる。
まず、評価対象となるＳＯＩ基板を用意する。評価対象となるＳＯＩ基板も図１に示すようなＳＯＩ層１と、ＢＯＸ層２と、トラップ層３、及び、ベースウェーハ４とを有するＳＯＩ基板５である。この評価対象ＳＯＩ基板５の界面準位密度を測定し、界面準位密度を求める。なお、界面準位密度の測定には、前述したように水銀電極を使用した疑似ＭＯＳＦＥＴ法、あるいはＣＶ法によって測定することができる。
次に、評価対象のＳＯＩ基板の漏れ電力を評価する工程を行う。
前述したように、測定用のＳＯＩ基板の界面準位密度と漏れ電力との関係を予め求めておいた関係に基づいて、測定した評価用のＳＯＩ基板の界面準位密度から、評価用のＳＯＩ基板の漏れ電力を予想して評価することができる。
このように、本発明によれば、評価用のＳＯＩ基板に実際にデバイスを作製することなく、ＳＯＩ基板の漏れ電力すなわち、高周波特性を評価をすることができる。
前述したように、測定用のＳＯＩ基板の界面準位密度と漏れ電力との関係を予め求めておいた関係に基づいて、測定した評価用のＳＯＩ基板の界面準位密度から、評価用のＳＯＩ基板の漏れ電力を予想して評価することができる。
このように、本発明によれば、評価用のＳＯＩ基板に実際にデバイスを作製することなく、ＳＯＩ基板の漏れ電力すなわち、高周波特性を評価をすることができる。
（第２の実施態様）
第２の実施態様では、最初に測定用のＳＯＩ基板の界面準位密度の測定結果に基づいて換算した抵抗と漏れ電力との関係を求めておく工程を予め行う。
界面準位密度を抵抗に換算するには、以下のような方法で行うことができる。
数式１の関係から、界面準位密度からＳＳＬ（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ）の値を求めることができる。このとき、ＳＳＬは図５に示すような電流（Ｉｄ）が一桁増加する際の電圧（Ｖｇ）の変化と定義されている。なお、ＣＯＸはＢＯＸ層容量、ＣＳｉはＳＯＩ層容量を示す。
このＳＳＬを界面準位密度から求めた抵抗ＲＤ(数式２の抵抗成分のＶ／Ｉに相当)として定義し、この抵抗ＲＤから、通常の抵抗に換算する。このときの換算係数は、高周波測定の結果から求めておくことができる（数式２、３）。なお、ρは低効率、ＲＳＰは広がり抵抗を示す。
第２の実施態様では、最初に測定用のＳＯＩ基板の界面準位密度の測定結果に基づいて換算した抵抗と漏れ電力との関係を求めておく工程を予め行う。
界面準位密度を抵抗に換算するには、以下のような方法で行うことができる。
数式１の関係から、界面準位密度からＳＳＬ（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ）の値を求めることができる。このとき、ＳＳＬは図５に示すような電流（Ｉｄ）が一桁増加する際の電圧（Ｖｇ）の変化と定義されている。なお、ＣＯＸはＢＯＸ層容量、ＣＳｉはＳＯＩ層容量を示す。
このＳＳＬを界面準位密度から求めた抵抗ＲＤ(数式２の抵抗成分のＶ／Ｉに相当)として定義し、この抵抗ＲＤから、通常の抵抗に換算する。このときの換算係数は、高周波測定の結果から求めておくことができる（数式２、３）。なお、ρは低効率、ＲＳＰは広がり抵抗を示す。
また、測定用のＳＯＩ基板上にデバイスを形成し、高周波を印加し、そのときの漏れ電力を測定する。
このようにして界面準位密度の測定結果に基づいて換算した抵抗と、測定により求められた高周波印加時の漏れ電力とを用いて、両者の間の相関関係を予め求めておく。
このようにして界面準位密度の測定結果に基づいて換算した抵抗と、測定により求められた高周波印加時の漏れ電力とを用いて、両者の間の相関関係を予め求めておく。
測定した評価対象のＳＯＩ基板の界面準位密度より換算される抵抗から、予め求めた抵抗と漏れ電力の関係に基づき、評価対象のＳＯＩ基板の漏れ電力を評価する工程を行う。
この際、評価対象のＳＯＩ基板の界面準位密度を測定して、得られた界面準位密度から、前述したのと同様にして、抵抗に換算する。
この際、評価対象のＳＯＩ基板の界面準位密度を測定して、得られた界面準位密度から、前述したのと同様にして、抵抗に換算する。
このようにして、評価用のＳＯＩ基板の界面準位密度から換算される抵抗から、予め求めておいた測定用のＳＯＩ基板の抵抗と漏れ電力の関係に基づいて、評価対象のＳＯＩ基板の漏れ電力を予想して評価することができる。
このように、本発明によれば、評価用のＳＯＩ基板に実際にデバイスを作製することなく、ＳＯＩ基板の漏れ電力を評価をすることができる。また、界面準位密度を抵抗に換算するため、基板特性を抵抗というひとつの基準で示すことも可能になる。
以下、本発明の実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
抵抗率１０００Ω・ｃｍのボロンをドープした直径２００ｍｍのシリコン単結晶ウェーハをベースウェーハとして、このベースウェーハに対してトリクロロシランを原料ガスとして１１５０℃、成長時間３分間で多結晶層を３μｍ成長させた。この後、モノシランを原料として５７０℃、成長時間９０分で多結晶層を０．５μｍ成長させ、トラップ層とした。
抵抗率１０００Ω・ｃｍのボロンをドープした直径２００ｍｍのシリコン単結晶ウェーハをベースウェーハとして、このベースウェーハに対してトリクロロシランを原料ガスとして１１５０℃、成長時間３分間で多結晶層を３μｍ成長させた。この後、モノシランを原料として５７０℃、成長時間９０分で多結晶層を０．５μｍ成長させ、トラップ層とした。
このウェーハに対して、抵抗率１０００Ω・ｃｍのボロンをドープした直径２００ｍｍのシリコンウェーハにＰｙｒｏ雰囲気で１１５０℃、６時間の処理で１０００ｎｍの酸化膜を形成し、ＢＯＸ層としたボンドウェーハを貼り合わせ、結合熱処理を行った。その後、研磨により薄膜化することでＳＯＩ層は１６０ｎｍとなるようにし、ＳＯＩ基板を作製した。同様にして複数のＳＯＩ基板を作製した。
これらのＳＯＩ基板について、４５０℃、１％水素添加の窒素雰囲気でアニール時間を５分から３０分の間で変化させて、ＢＯＸ層とベースウェーハの界面準位密度を変化させた、複数のＳＯＩ基板を作製した。
これらのＳＯＩ基板について、４５０℃、１％水素添加の窒素雰囲気でアニール時間を５分から３０分の間で変化させて、ＢＯＸ層とベースウェーハの界面準位密度を変化させた、複数のＳＯＩ基板を作製した。
この界面準位密度を変えた複数のＳＯＩ基板の界面準位密度を、非特許文献２、３に記載の水銀電極を使用した疑似ＭＯＳＦＥＴ法により測定した。
次に、漏れ電力を測定するために、ＳＯＩ基板のＳＯＩ層をアルカリエッチングにて除去したのちに、これにＡｌを２μｍの厚さで蒸着した。さらにフォトリソグラフィーを行い、ＣＰＷ（Ｃｏｐｌａｎａｒ Ｗａｖｅｇｕｉｄｅｓ）を形成した。
漏れ電力を測定するデバイスは、測定用のＳＯＩ基板に１５０μｍ×５０μｍのＡｌ電極を電極間の間隔が１００μｍとなるように形成したものとした。
漏れ電力を測定するデバイスは、測定用のＳＯＩ基板に１５０μｍ×５０μｍのＡｌ電極を電極間の間隔が１００μｍとなるように形成したものとした。
そして、デバイスを形成した測定用のＳＯＩ基板に高周波を印加し、入力電力に対するＡｌ電極間の漏れ電力を測定した。印加した高周波の周波数は１×１０８から１×１０１１Ｈｚの範囲で測定行った。漏れ電力の周波数依存性のデータから、漏れ電力の代表値として基板の違いが良く反映されると思われる１ＧＨｚ（１×１０９Ｈｚ）を採用し、図３の関係を求めた。
また、前述のようにして測定し、求められた界面準位密度に基づいて換算される抵抗を求めた。
このときに、厚さ１６０ｎｍのＳＯＩ層容量Ｃｓｉは６．５３×１０−８Ｆ、厚さ１０００ｎｍのＢＯＸ層容量Ｃｏｘは７．１９５×１０−８Ｆとなる。数１から、界面準位密度が１×１０１２ｃｍ−２ｅＶ−１のときＳＳＬは、０．１５、界面準位密度が１×１０１１ｃｍ−２ｅＶ−１のときは、ＳＳＬは０．０１５、界面準位密度が1×１０１０ｃｍ−２ｅＶ−１のときはＳＳＬは０．００１５と求められた。
このときに、厚さ１６０ｎｍのＳＯＩ層容量Ｃｓｉは６．５３×１０−８Ｆ、厚さ１０００ｎｍのＢＯＸ層容量Ｃｏｘは７．１９５×１０−８Ｆとなる。数１から、界面準位密度が１×１０１２ｃｍ−２ｅＶ−１のときＳＳＬは、０．１５、界面準位密度が１×１０１１ｃｍ−２ｅＶ−１のときは、ＳＳＬは０．０１５、界面準位密度が1×１０１０ｃｍ−２ｅＶ−１のときはＳＳＬは０．００１５と求められた。
さらに、高周波特性との関係からＳＳＬを抵抗に換算する際の係数を今回のケースで１００００として、ＳＳＬを抵抗に換算した。このようにして、１ＧＨｚを印加したときに測定したＢＯＸ層とベースウェーハの界面準位密度に基づいて、換算される抵抗を求めた。そして前記換算された抵抗と漏れ電力との間の関係を求め、図４に示した。
その後、評価対象のＳＯＩ基板を前述したのと同様にして作製した。評価対象のＳＯＩ基板に対して、その界面準位密度を疑似ＭＯＳＦＥＴ法にて測定した。該測定した界面準位密度から、予め求めておいた図３の界面準位密度と漏れ電力との関係に基づいて評価対象のＳＯＩ基板に高周波を印加したときの漏れ電流の評価を行うことができた。
また、前記測定された評価用のＳＯＩ基板の界面準位密度に基づいて、前述したのと同様にして、換算される抵抗を求めた。該換算した抵抗から、予め求めておいた図４の抵抗と漏れ電力との関係に基づいて評価対象のＳＯＩ基板に高周波を印加したときの漏れ電流の評価を行うことができた。
以上のように、予め界面準位密度と漏れ電力の関係、または抵抗と漏れ電力の関係を求めたので、この関係を用いて、図２に示すようなトラップ層の有無の違いによる漏れ電力の違いなどをデバイスを形成することなく、評価用のＳＯＩ基板の界面準位密度または界面準位密度から換算される抵抗から予想し、正確に評価できることができた。その結果、正確な評価を簡単な方法でできるようになった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…ＳＯＩ層、 ２…ＢＯＸ層、 ３…トラップ層、４…ベースウェーハ、
５…ＳＯＩ基板。
５…ＳＯＩ基板。
Claims (1)
- 評価対象のＳＯＩ基板に高周波を印加したときの高周波特性を評価する方法であって、
予め測定用のＳＯＩ基板にデバイスを形成し、該測定用のＳＯＩ基板の界面準位密度と高周波印加時の漏れ電力との関係、または前記界面準位密度を抵抗に換算し、該換算した抵抗と前記漏れ電力との関係を求めておく工程と、
前記評価対象のＳＯＩ基板の界面準位密度を測定して界面準位密度を求める、または該界面準位密度に基づき換算される抵抗を求める工程と、
前記測定した前記評価対象のＳＯＩ基板の前記界面準位密度から、前記予め求めた界面準位密度と漏れ電力の関係に基づき、前記評価対象のＳＯＩ基板の漏れ電力を評価する、または前記測定した前記評価対象のＳＯＩ基板の前記界面準位密度より換算される抵抗から、前記予め求めた抵抗と漏れ電力の関係に基づき、前記評価対象のＳＯＩ基板の漏れ電力を評価する工程とを有することを特徴とするＳＯＩ基板の評価方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014100758A JP6102823B2 (ja) | 2014-05-14 | 2014-05-14 | Ｓｏｉ基板の評価方法 |
| US15/305,989 US9780006B2 (en) | 2014-05-14 | 2015-02-25 | Method for evaluating SOI substrate |
| KR1020167030635A KR102185647B1 (ko) | 2014-05-14 | 2015-02-25 | Soi 기판의 평가 방법 |
| CN201580024451.1A CN106415806B (zh) | 2014-05-14 | 2015-02-25 | Soi基板的评估方法 |
| SG11201608834SA SG11201608834SA (en) | 2014-05-14 | 2015-02-25 | Method for evaluating soi substrate |
| EP15793091.8A EP3144965B1 (en) | 2014-05-14 | 2015-02-25 | Method for evaluating soi substrate |
| PCT/JP2015/000943 WO2015173995A1 (ja) | 2014-05-14 | 2015-02-25 | Ｓｏｉ基板の評価方法 |
| TW104106446A TWI609189B (zh) | 2014-05-14 | 2015-03-02 | SOI substrate evaluation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014100758A JP6102823B2 (ja) | 2014-05-14 | 2014-05-14 | Ｓｏｉ基板の評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015220257A JP2015220257A (ja) | 2015-12-07 |
| JP6102823B2 true JP6102823B2 (ja) | 2017-03-29 |
Family
ID=54479553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014100758A Active JP6102823B2 (ja) | 2014-05-14 | 2014-05-14 | Ｓｏｉ基板の評価方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US9780006B2 (ja) |
| EP (1) | EP3144965B1 (ja) |
| JP (1) | JP6102823B2 (ja) |
| KR (1) | KR102185647B1 (ja) |
| CN (1) | CN106415806B (ja) |
| SG (1) | SG11201608834SA (ja) |
| TW (1) | TWI609189B (ja) |
| WO (1) | WO2015173995A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG11201907141XA (en) * | 2017-02-10 | 2019-09-27 | Globalwafers Co Ltd | Methods for assessing semiconductor structures |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0233946A (ja) * | 1988-07-23 | 1990-02-05 | Nec Corp | 半導体装置 |
| JP2001060676A (ja) * | 1999-08-20 | 2001-03-06 | Mitsubishi Materials Silicon Corp | 界面準位密度の算出方法 |
| CN1332451C (zh) * | 2001-09-12 | 2007-08-15 | 日本电气株式会社 | 半导体器件及其制造方法 |
| FR2860341B1 (fr) | 2003-09-26 | 2005-12-30 | Soitec Silicon On Insulator | Procede de fabrication de structure multicouche a pertes diminuees |
| KR20060118437A (ko) | 2003-09-26 | 2006-11-23 | 위니베르시트카솔리끄드루뱅 | 저항손을 감소시키는 다층 반도체 구조의 제조 방법 |
| US20080054920A1 (en) * | 2004-06-25 | 2008-03-06 | Shin-Etsu Handotai Co., Ltd. | Method For Evaluating Soi Wafer |
| JP4419710B2 (ja) * | 2004-06-25 | 2010-02-24 | 信越半導体株式会社 | Ｓｏｉウエーハの評価方法 |
| TWI463344B (zh) * | 2005-10-24 | 2014-12-01 | Cadence Design Systems Inc | 積體電路時序、雜訊、及功率分析技術 |
| JP2007324194A (ja) * | 2006-05-30 | 2007-12-13 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの評価方法 |
| JP4776598B2 (ja) * | 2007-08-23 | 2011-09-21 | 株式会社アドバンテスト | 管理方法、管理装置、及びデバイス製造方法 |
| JP2009231376A (ja) | 2008-03-19 | 2009-10-08 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法 |
| JP5532680B2 (ja) * | 2009-05-27 | 2014-06-25 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ |
| CN101702627B (zh) * | 2009-10-29 | 2012-10-03 | 华东师范大学 | 一种基于绝缘体上硅工艺的cmos射频开关 |
-
2014
- 2014-05-14 JP JP2014100758A patent/JP6102823B2/ja active Active
-
2015
- 2015-02-25 EP EP15793091.8A patent/EP3144965B1/en active Active
- 2015-02-25 KR KR1020167030635A patent/KR102185647B1/ko active IP Right Grant
- 2015-02-25 WO PCT/JP2015/000943 patent/WO2015173995A1/ja active Application Filing
- 2015-02-25 CN CN201580024451.1A patent/CN106415806B/zh active Active
- 2015-02-25 US US15/305,989 patent/US9780006B2/en active Active
- 2015-02-25 SG SG11201608834SA patent/SG11201608834SA/en unknown
- 2015-03-02 TW TW104106446A patent/TWI609189B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201543049A (zh) | 2015-11-16 |
| CN106415806B (zh) | 2019-06-04 |
| CN106415806A (zh) | 2017-02-15 |
| US9780006B2 (en) | 2017-10-03 |
| US20170047258A1 (en) | 2017-02-16 |
| KR102185647B1 (ko) | 2020-12-02 |
| WO2015173995A1 (ja) | 2015-11-19 |
| TWI609189B (zh) | 2017-12-21 |
| SG11201608834SA (en) | 2016-11-29 |
| JP2015220257A (ja) | 2015-12-07 |
| KR20170003554A (ko) | 2017-01-09 |
| EP3144965B1 (en) | 2020-11-25 |
| EP3144965A1 (en) | 2017-03-22 |
| EP3144965A4 (en) | 2018-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101379885B1 (ko) | 반도체 온 절연체형 기판을 위한 베이스 기판의 제조 방법 | |
| JP2007507093A (ja) | 抵抗損を低減させた積層型半導体構造の製造方法 | |
| US10395974B1 (en) | Method for forming a thin semiconductor-on-insulator (SOI) substrate | |
| WO2009116227A1 (ja) | Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法 | |
| KR101205115B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| CN104241368A (zh) | 横向扩散的金属氧化物半导体(ldmos) | |
| JP2008103598A (ja) | 半導体ウエーハの評価方法 | |
| Lotfi et al. | LDMOS-transistors on semi-insulating silicon-on-polycrystalline-silicon carbide substrates for improved RF and thermal properties | |
| CN103137490B (zh) | 半导体器件及其制造方法 | |
| CN103633140A (zh) | 两步式浅沟槽隔离（sti）工艺 | |
| JP6102823B2 (ja) | Ｓｏｉ基板の評価方法 | |
| JP2012164906A (ja) | 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法 | |
| US20200185503A1 (en) | Semiconductor device, manufacture thereof, and a radiation measurement method | |
| Neve et al. | Effect of temperature on advanced Si-based substrates performance for RF passive integration | |
| CN100481361C (zh) | 评估半导体器件的方法 | |
| TW201807757A (zh) | 改善熱和ｒｆ性能之具有底部填充氮化鋁的氮化鎵電晶體 | |
| US9373691B2 (en) | Transistor with bonded gate dielectric | |
| JP5367325B2 (ja) | 半導体装置の製造方法 | |
| JP2016100566A (ja) | Ｓｏｉウエハの製造方法及びｓｏｉウエハ | |
| TW202301550A (zh) | 半導體器件及其製造方法 | |
| Kawachi et al. | P‐194L: Late‐News Poster: High‐Frequency Performance of Sub‐Micrometer Channel‐Length Si TFTs Fabricated on Large Grain Poly‐Si Films | |
| JP2009016681A (ja) | Ｓｏｉウェーハの評価方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160419 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170131 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170213 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6102823 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |