CN104241368A - 横向扩散的金属氧化物半导体(ldmos) - Google Patents

横向扩散的金属氧化物半导体(ldmos) Download PDF

Info

Publication number
CN104241368A
CN104241368A CN201410273083.1A CN201410273083A CN104241368A CN 104241368 A CN104241368 A CN 104241368A CN 201410273083 A CN201410273083 A CN 201410273083A CN 104241368 A CN104241368 A CN 104241368A
Authority
CN
China
Prior art keywords
conformal
dielectric layer
top surface
electrode
conformal dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410273083.1A
Other languages
English (en)
Other versions
CN104241368B (zh
Inventor
S·夏尔马
石云
A·K·斯坦珀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN104241368A publication Critical patent/CN104241368A/zh
Application granted granted Critical
Publication of CN104241368B publication Critical patent/CN104241368B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

横向扩散的金属氧化物半导体(LDMOS)包括：半导体衬底，在衬底的顶表面中具有STI结构；在STI结构下方的漂移区域以及在STI结构的相对侧上的源极区域和漏极区域。栅极导体在STI结构与源极区域之间的间隙之上的衬底上并且部分地叠置漂移区域。保形电介质层在顶表面上并且在栅极导体上方形成台面。保形电介质层具有嵌入在其中的保形刻蚀停止层。接触突起延伸通过电介质层和刻蚀停止层，并且连接到源极区域、漏极区域和栅极导体。源极电极连接源极接触突起，栅极电极连接栅极接触突起，漏极电极连接漏极接触突起。漂移电极在漂移区域之上。

Description

横向扩散的金属氧化物半导体(LDMOS)
技术领域
本公开涉及半导体结构，并且更具体地涉及横向扩散的金属氧化物半导体(LDMOS)和形成LDMOS结构的方法。 
背景技术
通常在高电压应用中使用横向扩散的金属氧化物半导体(LDMOS)器件。LDMOS场效应晶体管(LDMOSFET)是如下的场效应晶体管，其具有在栅极区域和漏极区域之间的漂移区域，以便避免在漏极结处(即在体与漏极区域之间的pn结处)的高电场。LDMOSFET典型地运用于涉及范围从约5V到约50V的电压的高电压功率应用中，该电压跨漏极区域和源极区域施加。基本上高电压的一部分会在LDMOSFET中的漂移区域内消耗，从而跨栅极电介质产生的电场不会引起栅极电介质的击穿。 
发明内容
根据本文的器件和方法，在接触电介质层的诸如化学机械抛光(CMP)之类的平坦化之前，在接触电介质层中嵌入诸如SiN之类的刻蚀停止电介质层，使得平坦化在刻蚀停止层的表面上方发生。在金属布线层的形成期间，刻蚀停止在嵌入的刻蚀停止层上，导致骤然减少的高度变化。 
根据本文的一个示例性器件(其它变型从下面的描述中显而易见)，半导体衬底具有顶表面和特征的配置。特征的部分在半导体衬底的顶表面上方具有高度。第一保形电介质层提供在半导体衬底的顶表面上以及顶表面上方的特征的部分上。保形刻蚀停止层沉积在第一保形电介质层上。第二保形电介质层沉积在保形刻蚀停止层 上。第二保形电介质层相对于所述顶表面具有在保形刻蚀停止层上方的平坦化表面。在第二保形电介质层中并且在保形刻蚀停止层上形成电极。电极的厚度由电极下方的特征的高度决定。 
根据本文的另一示例性器件(其它变型从下面的描述中显而易见)，横向扩散的金属氧化物半导体(LDMOS)包括半导体衬底。半导体衬底包括在衬底的顶表面中的浅沟槽隔离(STI)结构、相对于顶表面在STI结构下方的漂移区域以及在STI结构的相对侧上的源极区域和漏极区域。源极区域与STI结构隔开间隙。栅极导体相对于顶表面在STI结构与源极区域之间的间隙之上的衬底上。栅极导体部分地叠置漂移区域。保形电介质层在衬底的顶表面上并且在栅极导体上。电介质层对栅极导体保形并且相对于顶表面在栅极导体上方形成台面(mesa)。保形电介质层具有嵌入在其中的保形刻蚀停止层。保形电介质层相对于所述顶表面在保形刻蚀停止层上方具有平坦化表面。金属化接触突起延伸通过电介质层和刻蚀停止层。金属化接触突起包括连接到源极区域的源极接触突起、连接到栅极导体的栅极接触突起以及连接到漏极区域的漏极接触突起。电极导体包括接触源极接触突起的源极电极、接触栅极接触突起的栅极电极、接触漏极接触突起的漏极电极和相对于顶表面在漂移区域之上的漂移电极。 
根据本文的一个示例性方法(其它变型从下面的描述中显而易见)，提供半导体材料的衬底。衬底具有顶表面。在衬底上形成特征。特征在衬底的顶表面上方具有高度。第一保形电介质层沉积在衬底的顶表面上以及特征上。第一电介质层对顶表面和特征的形状保形。保形刻蚀停止层沉积在第一保形电介质层上。第二保形电介质层沉积在保形刻蚀停止层上。在第二保形电介质层上执行材料去除工艺。材料去除工艺相对于顶表面在刻蚀停止层上方停止。在第二保形电介质层中以及刻蚀停止层上形成电极。电极的厚度由电极下方的衬底上的特征的高度决定。 
附图说明
从下面参照附图的详细描述中将更好地理解本文的器件和方法，附图并不一定按照比例绘制并且其中： 
图1是根据本文的器件和方法的用于制造横向扩散的金属氧化物半导体(LDMOS)器件的半导体结构的截面图； 
图2是根据本文的器件和方法的用于制造另一LDMOS器件的半导体结构的截面图； 
图3是根据本文的器件和方法的用于制造另一LDMOS器件的半导体结构的截面图； 
图3a是根据本文的器件和方法的在中间处理步骤期间图3的半导体结构的截面图； 
图4是根据本文的器件和方法的流程图； 
图5是根据本文的器件和方法的用于制造另一LDMOS器件的半导体结构的截面图； 
图6是根据本文的器件和方法的流程图；以及 
图7是根据本文的器件和方法的硬件系统的示意图。 
具体实施方式
现在参照附图，示出有形成在半导体衬底上的横向扩散的金属氧化物半导体(LDMOS)器件的结构和方法的示例性图示。 
为了本文的目的，“半导体”是可以包括注入杂质的材料或结构，基于电子和空穴载流子浓度，该注入杂质允许材料有时是导体并且有时是绝缘体。如本文使用的那样，“注入工艺”可以采用任意合适的形式(不管现在已知或未来开发的)并且可以包括例如离子注入等。 
图1图示了用于制造LDMOS晶体管的多层器件111的截面图的示意图。 
多层器件111包括硅衬底114，硅衬底114具有在硅衬底114的顶表面120中形成的浅沟槽隔离(STI)结构117。STI结构117由绝缘体制成，其防止相邻半导体器件部件之间的电流泄漏，并且可 以通过现有技术中已知的构图和刻蚀来形成。 
在本文中，当对任意材料构图时，可以以任意已知的方式生长或沉积待构图的材料，并且可以在该材料之上形成构图层(诸如有机光致抗蚀剂或硬掩膜)。构图层(抗蚀剂)可以暴露于曝光图案中提供的一些光辐射图案，并且然后使用化学剂对抗蚀剂进行显影。该工艺改变暴露于光的抗蚀剂部分的物理特性。然后可以冲洗掉抗蚀剂的一部分，而留下抗蚀剂的其它部分保护待构图的材料。然后执行材料去除工艺(例如等离子体刻蚀等)以去除待构图材料的未保护部分。随后去除抗蚀剂以留下根据曝光图案构图的下置材料。 
硬掩膜可以由任意适合材料形成，不管现在已知或未来开发的，诸如金属或有机或无机(Si3N4、SiC、SiO2C(金刚石))硬掩膜，其具有比结构剩余部分中使用的衬底和绝缘体材料更大的硬度。 
半导体漂移区域122形成在STI结构117下方的硅衬底114中。硅衬底114也包括在STI结构117的相对侧上的导电源极区域125和导电漏极区域128。导电漏极区域128的侧130可以毗邻STI结构117。导电源极区域125与STI结构117隔开间隙133。 
在硅衬底114的顶表面120上形成栅极导体137。在STI结构117与导电源极区域125之间的间隙133之上形成栅极导体137。如图1所示，在STI结构117上方形成栅极导体137，并且栅极导体137部分地叠置半导体漂移区域122。附加地，导电源极区域125可以横向地接触栅极导体137。 
下部保形电介质层141沉积在硅衬底114的顶表面120上以及栅极导体137之上。根据本文的器件和方法，下部保形电介质层141可以包括电介质或绝缘体，诸如低k电介质，诸如SiCOH或SiOF、未掺杂SiO2玻璃或包含磷的SiO2基玻璃(PSG)或者包含硼和磷的SiO2基玻璃(硼硅玻璃，BPSG)。下部保形电介质层141对栅极导体137的形状保形，并且在栅极导体137上方且与栅极导体137垂直对准地形成台面139。为了本文的目的，台面是从平面突出并且具有在平面上方的高度处大致平行于平面的至少一个表面的结构。例如，台面可以认为是定位于平坦表面上的矩形结构(具有至少一个 上平坦表面)。 
为了本文的目的，“绝缘体”是指代允许比“导体”基本更少(<95％)的电流流动的材料或结构的相对术语。本文提及的电介质(绝缘体)例如可以通过正硅酸乙酯(TEOS)或硅烷与O2或激活的O2(即O3或O-)反应，由SiO2或SiO2基材料的等离子体沉积形成。备选地，本文的电介质可以由多种候选的低或高介电常数(低k或高k)材料中的任意材料形成，包括但不限于氮化硅、氮氧化硅、SiCOH、碳氧氮化硅、SiO2和Si3N4的栅极电介质叠层和类似氧化钽的金属氧化物。电介质可以掺杂有硼或磷，以形成例如本领域已知的BPSG或PSG。本文的电介质的厚度可以根据所需的器件性能变化。在一个非限制性示例中，下部保形电介质层141与STI结构117的间隔可以具有600+/-30nm的厚度可变性。 
沉积下部保形电介质层141可以通过本领域已知的任意合适工艺完成，诸如化学气相沉积，其可以用于按照各种形式沉积材料，包括单晶、多晶、非晶和外延。这些材料包括硅、碳纤维、碳纳米纤维、细丝(filament)、碳纳米管、SiO2、锗硅、钨、碳化硅、氮化硅、氮氧化硅、氮化钛和各种高k电介质。 
在下部保形电介质层141上方的是保形刻蚀停止层144，随后是上部保形电介质层142。根据本文的器件和方法，保形刻蚀停止层144可以包括氮化物层，诸如氮化硅(SiN)或氮碳化硅(SiCN)。可以使用其它合适材料。 
可以使用本领域已知的任意合适工艺，诸如化学气相沉积(CVD)，来沉积上部保形电介质层142。上部保形电介质层142可以包括与下部保形电介质层141相同或类似的材料，诸如SiO2基或低k电介质。 
使用诸如化学机械抛光(CMP)或构图的反应离子刻蚀(RIE)回刻蚀之类的任意已知方法，使上部保形电介质层142平坦化，留下平坦化线174示出的基本平坦的顶表面。应注意的是，保形刻蚀停止层144并不暴露于平坦化工艺并且在平坦化线174下方。 
如图1所示，源极接触突起151连接到导电源极区域125；栅极 接触突起154连接到栅极导体137；以及漏极接触突起157连接到导电漏极区域128。源极接触突起151、栅极接触突起154和漏极接触突起157中的每一个包括延伸通过下部保形电介质层141、保形刻蚀停止层144和上部保形电介质层142的导体，从而为对应的源极、栅极和漏极区域提供连接性。可以使用诸如大马士革之类的任意已知方法以及诸如纯或掺杂的Ti、Ta、TiN、TaN、Cu、W或Al之类的任意已知金属来分别对源极接触突起151、栅极接触突起154和漏极接触突起157进行构图、刻蚀和金属化。根据本文的器件和方法，使用本领域已知的大马士革钨工艺形成接触突起。在接触突起金属化之后，形成第一级布线。使用大马士革工艺形成该布线，其中沉积、构图和刻蚀电介质材料；沉积金属；并且使用本领域已知的诸如CMP之类的材料去除工艺去除多余的金属。 
本文提及的导体可以由任意导电材料形成，诸如多晶体硅(多晶硅)、非晶硅、非晶硅和多晶硅的组合以及由于存在合适掺杂剂而呈现导电性的多晶锗硅。备选地，本文的导体可以是诸如钨、铪、钽、钼、钛、镍、铝或铜之类的一种或多种金属，或者金属硅化物，这种金属的任意合金，并且可以使用物理气相沉积、化学气相沉积或本领域已知的任意其它技术来沉积。 
源极电极161接触源极接触突起151。栅极电极164接触栅极接触突起154。漏极电极167接触漏极接触突起157。漂移电极169设置在半导体漂移区域122之上。源极电极161、栅极电极164和漏极电极167可以分别接触源极接触突起151、栅极接触突起154和漏极接触突起157的顶部和至少一个侧面。根据本文的器件和方法，漂移电极169的横向边界保持在STI结构117的横向边界内。 
如图1所示并且如上所述，为了形成源极电极161、栅极电极164、漏极电极167和漂移电极169，如平坦化线174所示已经使上部保形电介质层142平坦化。可以使用任意合适的材料去除工艺。在随后光刻和金属化之前需要上部保形电介质层142的平坦化确保平坦表面。不这样做的话，晶片表面形貌将在可用光刻的聚焦深度之外延伸，从而干扰构图能力；并且在大马士革或减法金属化工艺 期间由于留在凹陷形貌中的残余金属将损害金属过孔或导线的形成。典型地，电介质化学机械抛光(CMP)是实现在级之间的这种平坦化的基本处理方法。可以采用其它去除工艺，诸如干法电介质“回刻蚀”。 
如图1所示，平坦化线174在保形刻蚀停止层144的顶表面上方。根据本文的器件和方法，保形刻蚀停止层144嵌入在下部保形电介质层141与上部保形电介质层142之间，使得平坦化工艺不接触保形刻蚀停止层144的表面。在平坦化之后，如果需要，如本领域已知的那样，在金属化之前可以包括附加的电介质层177。 
将沟槽181、184、187、189分别构图进入保形电介质层142以用于源极电极161、栅极电极164、漏极电极167和漂移电极169。当刻蚀将形成源极电极161、栅极电极164、漏极电极167和漂移电极169的沟槽时，RIE必需是选择性的，使得它在保形刻蚀停止层144上停止。可以采用诸如湿法刻蚀或反应离子刻蚀(RIE)之类的任意RIE工艺。根据本文的器件和方法，可以使用高刻蚀速率刻蚀BPSG但对于SiN具有选择性的全氟化碳-一氧化碳-氢氟烃RIE工艺。 
LDMOS器件需要电极与漂移区域之间的精确间隔，以具有可接受的容限。典型地，当金属导线放置在LDMOS漂移区域之上时，由于接触高度变化存在显著的间隔可变性，这可以由电介质在衬底上的沉积、平坦化处理、电极区域中的电介质厚度以及刻蚀深度变化决定。附加地，漂移电极到漂移区域的间隔由于平坦化处理和跨晶片可变性和晶片到晶片可变性导致高度可变性。根据本文的器件和方法，利用位于电介质层中部的刻蚀停止层，控制平坦化工艺，使得平坦化工艺不接触刻蚀停止表面。随后用以形成电极的刻蚀在嵌入的刻蚀停止层上停止。漂移电极与硅器件的间隔由沉积的电介质厚度而不是CMP后的厚度决定，从而导致骤然减少的高度可变性，如表1所示。该骤然减少的漂移电极与有源器件之间的间隔可变性明显减少在恒定施加的电压下器件漂移区域耗尽宽度的可变性。 
表1 
参照图2，示出了用于制造LDMOS晶体管的多层器件212的截面图的示意图。除了使用非选择性RIE形成栅极电极164的沟槽284之外，图2所示的多层器件212类似于图1所示的LDMOS多层器件111。如图2所示，栅极电极164包括延伸到台面139中的部分264。可以使用选择性RIE和非选择性RIE的组合来保持源极电极161、栅极电极164、漏极电极167和漂移电极169的恒定厚度。 
图3示出了用于制造LDMOS晶体管的多层器件323的截面图的示意图。除了当栅极导体137形成在硅衬底114的顶表面120上时，栅极工件(piece)337形成在STI结构117上方的硅衬底114的顶表面120上之外，图3所示的多层器件323类似于图1所示的LDMOS多层器件111。如图3所示，下部保形电介质层141沉积在硅衬底114的顶表面120上以及栅极导体137和栅极工件337之上。根据本文的器件和方法，下部保形电介质层141对栅极导体137和栅极工件337的形状保形。这在栅极导体137和栅极工件337上方形成宽台面339并且为源极电极161、栅极电极164、漏极电极167和漂移电极169提供双重深度。也就是，源极电极161和漏极电极167可以具有第一深度，栅极电极164和漂移电极169可以具有第二深度。注意，栅极导体137和栅极工件337上方的宽台面339在图3中示出为平坦的，但实际上将具有少量形貌340，如图3a所示，其示出了紧在下部保形电介质层141的沉积之后的多层器件323的横截面。形貌340是由于使用CVD或本领域已知的另一方法的电介质沉积剖面导致的。 
如上所述，下部保形电介质层141可以包括电介质或绝缘体，诸如低k电介质诸如SiCOH或SiOF、未掺杂的SiO2玻璃或含磷的 SiO2基玻璃(PSG)或包含硼和磷的SiO2基玻璃(硼硅玻璃，BPSG)。 
图4示出了根据本文的器件和方法的制造半导体器件的方法的逻辑流程图。在402处，提供半导体材料的衬底。衬底包括具有特征配置的器件，特征的至少一部分在衬底的表面上方，使得形貌揭示一些升高的特征。在411处，第一电介质层沉积在衬底的顶表面上。第一电介质层对衬底上形貌的形状保形。第一电介质层可以包括高k电介质材料或其它合适材料，如本领域已知的那样。第一电介质层的可选处理可以包括：在416，沉积电介质材料；在421，使电介质材料退火；在426，冲洗电介质材料；以及在431，测量电介质材料的厚度。在440，将刻蚀停止层沉积在第一电介质层上。在449，将第二电介质层沉积在刻蚀停止层上。第二电介质层的处理可以包括：沉积电介质材料，退火电介质材料，冲洗电介质材料，以及测量电介质材料的厚度。在该配置中，刻蚀停止层嵌入在第一电介质层和第二电介质层之间，并且对与半导体器件的形貌一致的下部电介质层的形状保形。刻蚀停止层可以包括氮化硅、氮碳化硅或其它合适材料，如本领域已知的那样。刻蚀停止层与衬底表面的间隔由第一电介质层的厚度控制。在458处，在第二电介质层上执行平坦化工艺，诸如化学机械抛光(CMP)。将刻蚀停止层嵌入在电介质层之间，并且控制平坦化工艺使得平坦化工艺在刻蚀停止层的顶部上方停止并且不接触刻蚀停止层的表面。在467处，使用大马士革金属化来在刻蚀停止层上的第二电介质层中形成电极。 
图5示出了LDMOS晶体管的备选多层器件534的截面图。除了备选多层器件534包括多于一个的嵌入的刻蚀停止层之外，图5所示的备选多层器件534类似于图1所示的LDMOS多层器件111。如图5所示，下部保形电介质层141沉积在硅衬底114的顶表面120上以及栅极导体137和栅极工件337之上。根据本文的器件和方法，下部保形电介质层141可以包括电介质或绝缘体，诸如低k电介质，低k电介质诸如SiCOH或SiOF、未掺杂SiO2玻璃或包含磷的SiO2基玻璃(PSG)或包含硼和磷二者的SiO2基玻璃(硼硅玻璃，BPSG)。下部保形电介质层141对栅极导体137和栅极工件337的形状保形。 这在栅极导体137和栅极工件337上方形成宽台面。 
沉积下部保形电介质层141可以通过本领域已知的任意合适工艺完成，诸如化学气相沉积，其可以用于按照各种形式沉积材料，包括单晶、多晶、非晶和外延。这些材料包括硅、碳纤维、碳纳米纤维、细丝、碳纳米管、SiO2、锗硅、钨、碳化硅、氮化硅、氮氧化硅、氮化钛和各种低k或高k电介质。 
在下部保形电介质层141上形成第一保形刻蚀停止层144。根据本文的器件和方法，第一保形刻蚀停止层144可以包括氮化物层，诸如氮化硅(SiN)或氮碳化硅(SiCN)。可以使用其它合适材料。 
可以通过本领域已知的任意合适工艺，在第一保形刻蚀停止层144上沉积至少一个中间保形电介质层543。该中间保形电介质层543可以包括与下部保形电介质层141相同或类似的材料，诸如SiO2基或低k电介质。 
在中间保形电介质层543上方的是第二保形刻蚀停止层544，随后是上部保形电介质层142。根据本文的器件和方法，第二保形刻蚀停止层544可以包括氮化物层，诸如氮化硅(SiN)或氮碳化硅(SiCN)。可以使用其它合适材料。 
如图5所示，备选多层器件534包括第一保形刻蚀停止层144和第二保形刻蚀停止层544，二者都嵌入在保形电介质层中。根据本文的器件和方法，第一保形刻蚀停止层144和第二保形刻蚀停止层544可以包括氮化物层，诸如氮化硅(SiN)或氮碳化硅(SiCN)。针对任一保形刻蚀层144、544可以使用其它合适材料。尽管图5示出了两个保形刻蚀停止层144、544，但考虑到，可以根据需要针对特定应用使用其它数量的保形刻蚀停止层。 
图5示出了类似于图3所示的具有栅极导体137和栅极工件337的配置。备选地，该配置可以只具有栅极导体137，类似于图1所示的情况。在任一配置中，不管嵌入的刻蚀停止层的数量如何，平坦化线174在最顶部刻蚀停止层的顶表面上方。 
在平坦化之后，如本领域已知的那样，必要时在金属化之前可以包括附加的电介质层177。 
如上所述形成源极接触突起151、栅极接触突起154和漏极接触突起157以及源极电极161、栅极电极164、漏极电极167和漂移电极169。可以使用诸如大马士革工艺之类的任意已知的方法和诸如纯或掺杂的Ti、Ta、TiN、TaN、Cu、W或Al之类的任意已知的金属分别对源极接触突起151、栅极接触突起154和漏极接触突起157进行构图、刻蚀和金属化。根据本文的器件和方法，如本领域已知的那样，可以使用大马士革钨工艺形成接触突起。在接触突起金属化之后，形成源极电极161、栅极电极164、漏极电极167和漂移电极169。可以使用大马士革工艺形成源极电极161、栅极电极164、漏极电极167和漂移电极169，其中对电介质材料进行沉积、构图和刻蚀；沉积金属；以及使用本领域已知的诸如CMP的材料去除工艺去除多余的金属。 
附加地，根据本文的器件和方法，嵌入的刻蚀停止层提供源极电极161、栅极电极164、漏极电极167和漂移电极169的多个深度。例如，如图5所示，可以使用选择性RIE和非选择性RIE的组合来将沟槽构图成上部保形电介质层142和中间保形电介质层543。在图5所示的特定示例中，漏极电极167的沟槽587延伸超过第二保形刻蚀停止层544并在第一保形刻蚀停止层144处停止。漏极电极167包括在第二保形刻蚀停止层544下方延伸的部分567。选择性RIE和非选择性RIE与多个嵌入的刻蚀停止层的组合可以用于确定源极电极161、栅极电极164、漏极电极167和漂移电极169的厚度。 
图6示出了根据本文的器件和方法的制造LDMOS结构的方法的逻辑流程图。在601，提供半导体材料的衬底。在609，在衬底中形成半导体漂移区域。在617，在衬底的顶表面中形成浅沟槽隔离(STI)结构。在漂移区域之上形成STI结构。如本领域已知的那样执行STI处理。在625，在STI结构的相对侧上的衬底中形成源极区域和漏极区域。源极区域与STI结构隔开间隙。在633，在STI结构和源极区域之间的间隙之上的衬底上形成栅极导体。栅极导体部分地叠置漂移区域。在641，在衬底的顶表面上以及在栅极导体上沉积下部电介质层。下部电介质层对栅极导体保形并且在栅极导体上方形成台面。 下部电介质层可以包括硼硅玻璃(BPSG)或其它合适材料，如本领域已知的那样。可以执行如上所述的可选清洗和冲洗。在649，在下部电介质层上沉积刻蚀停止层。在657，在刻蚀停止层上沉积上部电介质层。上部电介质层的处理可以包括：沉积电介质材料，退火电介质材料，冲洗电介质材料，并测量电介质材料的厚度。在该配置中，刻蚀停止层嵌入在上部电介质层和下部电介质层之间，并且对下部电介质层的形状保形。刻蚀停止层可以包括氮化硅、氮碳化硅或其它合适材料，如本领域已知的那样。刻蚀停止层与STI结构的间隔由下部电介质层的厚度控制。在665，在上部电介质层上执行诸如化学机械抛光(CMP)之类的平坦化工艺。刻蚀停止层嵌入在电介质层之间，并且控制平坦化工艺使得平坦化工艺在刻蚀停止层的顶部上方停止并且不接触刻蚀停止层的表面。在673，接触突起延伸通过上部电介质层、刻蚀停止层和下部电介质层。接触突起包括连接到源极区域的源极接触突起、连接到栅极导体的栅极接触突起和连接到漏极导体的漏极接触突起。在681，在上部电介质层中对沟槽进行构图。该构图可以使用反应离子刻蚀(RIE)。在一个非限制性示例中，构图可以使用选择性RIE化学剂，以在刻蚀停止层上停止。在689，在刻蚀停止层上的每个沟槽中形成电极导体，以形成接触源极接触突起的源极电极、接触栅极接触突起的栅极电极、接触漏极接触突起的漏极电极和漂移区域之上的漂移电极。 
总而言之，根据本文的器件，横向扩散的金属氧化物半导体(LDMOS)包括半导体衬底。半导体衬底包括在衬底的顶表面中的浅沟槽隔离(STI)结构、在STI结构下方的漂移区域以及在STI结构的相对侧上的源极区域和漏极区域。源极区域与STI结构隔开间隙。栅极导体在STI结构和源极区域之间的间隙之上的衬底上。栅极导体部分地叠置漂移区域。保形电介质层在衬底的顶表面上以及栅极导体上。电介质层对栅极导体保形，并在栅极导体上方形成台面。保形电介质层具有嵌入在其中的保形刻蚀停止层。接触突起延伸通过电介质层和刻蚀停止层。接触突起包括连接到源极区域的源极接触突起、连接到栅极导体的栅极接触突起以及连接到漏极区域 的漏极接触突起。电极导体包括接触源极接触突起的源极电极、接触栅极接触突起的栅极电极、接触漏极接触突起的漏极电极和在漂移区域上方的漂移电极。 
根据制造LDMOS结构的方法，提供半导体材料的衬底。在衬底中形成半导体漂移区域。在衬底的顶表面中形成浅沟槽隔离(STI)结构。在漂移区域之上形成STI结构。在STI结构的相对侧上的衬底中形成源极区域和漏极区域。源极区域与STI结构隔开间隙。栅极导体形成在STI结构和源极区域之间的间隙之上的衬底上。栅极导体部分地叠置漂移区域。保形电介质层沉积在衬底的顶表面上以及栅极导体上。电介质层对栅极导体保形，并在栅极导体上方形成台面。保形电介质层具有嵌入在其中的保形刻蚀停止层。在保形电介质层上执行化学机械抛光(CMP)工艺。CMP工艺在刻蚀停止层上方停止。接触突起延伸通过电介质层和刻蚀停止层。接触突起包括连接到源极区域的源极接触突起、连接到栅极导体的栅极接触突起和连接到漏极区域的漏极接触突起。使用反应离子刻蚀(RIE)在保形电介质层中构图沟槽。RIE在刻蚀停止层上停止。在刻蚀停止层上形成电极导体，以形成接触源极接触突起的源极电极、接触栅极接触突起的栅极电极、接触漏极接触突起的漏极电极和在漂移区域上方的漂移电极。 
这里参照根据各种系统和方法的计算机程序产品、装置(系统)和方法的框图和/或流程图图示描述本公开的各方面。将理解的是，两维框图和/或流程图图示的每个框以及流程图图示和/或框图中的框的组合可以通过计算机程序指令来实施。计算机程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器以生产机器，使得经由计算机或其它可编程数据处理装置执行的指令创建用于实施在流程图和/或框图的一个框或多个框中指定的功能/动作的装置。 
附图中的流程图和框图图示了根据本文的各种器件和方法的系统、方法和计算机程序产品的可能实施方案的架构、功能和操作。在这点上，流程图或框图中的每个框可以代表模块、分段或代码部 分，其包括一个或多个可执行指令，用于实现指定逻辑功能。应注意到的是，在一些备选实施方案中，框中指示的功能可能不按照图中所指示的顺序执行。例如，根据涉及的功能性，依次示出的两个框实际上可能基本并行地执行或者这些框可能有时以相反的顺序执行。同样将注意的是，框图和/或流程图图示的每个框以及框图和/或流程图图示中的框的组合可以通过专用硬件基系统实施，该专用硬件基系统执行特定功能或动作或者专用硬件和计算机指令的组合。 
根据本文的另一系统和方法，提供商品，该商品包括有形计算机可读介质，具有嵌入在其中的计算机可读指令，用于执行包括但不限于图4和图6所示方法的计算机实现的方法的步骤。可以利用一种或多种计算机可读非临时性介质的任意组合。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。非临时性计算机存储介质存储指令并且处理器执行该指令以执行这里描述的方法。计算机可读存储介质例如可以是但不限于电、磁、光、电磁、红外或半导体系统、装置或器件或者前述的任意合适组合。这些器件中的任意器件可以具有计算机可读指令，用于执行上面参照图4和图6所述的方法的步骤。 
计算机程序指令可以存储在计算机可读介质中，该计算机可读介质可以引导计算机、其它可编程数据处理装置或其它器件以特定方式起作用，使得存储在计算机可读介质中的指令产生包括实施流程图和/或框图的框中指定的功能/动作的指令的商品。 
此外，计算机程序指令也可以加载到计算机、其它可编程数据处理装置或使得在计算机、其它可编程装置或其它器件上执行一系列操作步骤的其他器件上，以产生计算机执行处理，使得在计算机或其它可编程装置上执行的指令提供用于实施在流程图和/或框图的框中指定的功能/动作的处理。 
在通过软件和/或固件实施本文的系统和方法的情况下，可以将来自存储介质或网络的构成软件的程序安装到具有专用硬件的计算机中，并且如果其中安装有各种程序，则计算机能够执行各种功能。 
图7中描绘了用于实施本文的系统和方法的代表性硬件环境。该示意附图图示了根据本文的系统和方法的信息操控/计算机系统的硬件配置。该系统包括至少一个处理器或中央处理单元(CPU)710。CPU710经由系统总线712互连到各种设备诸如随机存取存储器(RAM)714、只读存储器(ROM)716和输入/输出(I/O)适配器718。I/O适配器718可以连接到诸如磁盘单元711和磁带驱动器713的外围设备或可由系统读取的其它程序存储设备。该系统可以读取程序存储设备上的本发明的指令，并跟随这些指令以执行本文的方法和系统的一套方法。 
在图7中，CPU710基于存储在只读存储器(ROM)716中的程序或从诸如磁盘单元711和磁带驱动器713的外围设备加载到随机存取存储器(RAM)714的程序来执行各种处理。在RAM714中，根据需要也存储当CPU710执行各种处理等时的所需数据。CPU710、ROM716和RAM714经由总线712彼此连接。根据需要，输入/输出适配器718也连接到总线712以提供输入/输出接口。根据需要，诸如磁盘、光盘、磁光盘、半导体存储器等的可移除介质安装在外围设备上，使得从中读取的计算机程序可以根据需要安装到RAM714中。 
系统进一步包括用户接口适配器719，其将键盘715、鼠标717、扬声器724、麦克风722和/或其它用户接口设备诸如触屏设备(未示出)连接到总线712，以收集用户输入。附加地，包括诸如LAN卡、调制解调器等的网络接口卡的通信适配器720将总线712连接到数据处理网络725。通信适配器720经由诸如因特网的网络执行通信处理。显示适配器721将总线712连接到显示设备723，显示设备723可以实施为诸如例如监视器(诸如阴极射线管(CRT)、液晶显示器(LCD)等)、打印机或发射器的输出设备。 
本领域技术人员将认识到，存储介质不限于图7所示的其中存储有程序的外围设备，外围设备与用于提供程序给用户的设备分立地分布。可移除介质的示例包括磁盘(包括软盘)、光盘(包括紧凑盘-只读存储器(CD-ROM)和数字多样化盘(DVD))、磁光盘 (包括迷你盘(MD)(注册商标))和半导体存储器。备选地，存储介质可以是ROM716、包含在磁盘单元711的存储部分中的硬盘等，其中存储有程序并且与包含它们的设备一起分发给用户。 
如本领域技术人员将认识到的，本文的系统和方法的各方面可以实施为系统、方法和计算机程序产品。因此，本公开的各方面可以采用整体硬件系统、整体软件系统(包括固件、驻留软件、微代码等)或这里可总称为“电路”、“模块”或“系统”的系统组合软件和硬件方面的形式。此外，本公开的方面可以采用嵌入在其上嵌入有计算机可读程序代码的一个或多个计算机可读介质中的计算机程序产品的形式。 
可以利用一个或多个计算机可读非临时性介质的任意组合。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。非临时性计算机存储介质存储指令并且处理器执行该指令以执行这里描述的方法。计算机可读存储介质例如可以是但不限于电、磁、光、电磁、红外或半导体系统、装置或设备或前述的任意合适组合。计算机可读存储介质的更多特定示例包括以下：具有一个或多个导线的电连接、便携式计算机软盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦可编程只读存储器(EPROM或快闪存储器)、光纤、磁存储设备、便携式紧凑盘只读存储器(CD-ROM)、光存储设备、如USB快闪驱动器的“即插即用”存储器设备或前述的任意合适组合。在该文件的上下文中，计算机可读存储介质可以是任意有形介质，可以包含或存储用于指令执行系统、装置或设备或与之有关的程序。 
计算机可读信号介质可以包括例如基带或作为载波的一部分的其中嵌入有计算机可读程序代码的传播数据信号。这种传播信号可以采用各种各样形式中的任意形式，包括但不限于电磁、光或其任意合适组合。计算机可读信号介质可以是不是计算机可读存储介质且可以传送、传播或输送用于指令执行系统、装置或设备或与之相关的程序的任意计算机可读介质。 
嵌入在计算机可读介质上的程序代码可以使用任意合适介质来 传送，该介质包括但不限于无线、有线、光纤缆线、RF等或前述的任意合适组合。 
用于实施本公开方面的操作的计算机程序代码可以以一种或多种编程语言的任意组合来写，包括面向对象编程语言诸如Java、Smalltalk、C++等以及传统程序编程语言诸如“C”编程语言或类似编程语言。程序代码可以整个在用户的计算机上执行，部分地在用户的计算机上执行，作为单独软件封装执行，部分地在用户的计算机上并且部分地在远程计算机上执行，或者整个在远程计算机或服务器上执行。在后一情景中，远程计算机可以通过包括局域网(LAN)或广域网(WAN)的任意类型的网络连接到用户的计算机，或者可以连接外部计算机(例如通过因特网使用因特网服务提供商)。 
部署类型包括经由加载诸如CD、DVD等的存储介质直接加载在客户端、服务器和代理计算机中。处理软件也可以通过将处理软件发送到中央服务器或一组中央服务器，自动或半自动地部署到计算机系统中。然后将处理软件下载到将执行处理软件的客户端计算机中。处理软件经由电子邮件直接发送到客户端系统。然后通过电子邮件上的按钮将处理软件与目录分离或加载到目录中，执行将处理软件分离到目录中的程序。备选地，处理软件直接发送到客户端计算机硬盘驱动器上的目录。当存在代理服务器时，处理将选择代理服务器代码，确定在哪个计算机上放置代理服务器的代码，传送代理服务器代码，然后将代理服务器代码安装在代理计算机上。处理软件将传送到代理服务器，然后存储在代理服务器上。 
尽管理解到处理软件可以通过经由加载存储介质诸如CD、DVD等，直接人工加载在客户端、服务器和代理计算机中来部署，但处理软件也可以通过将处理软件发送到中央服务器或一组中央服务器来自动或半自动地部署到计算机系统中。然后处理软件下载到将执行处理软件的客户端计算机中。备选地，处理软件经由电子邮件直接发送到客户端系统。然后通过执行将处理软件分离成目录的程序的电子邮件上的按钮，将处理软件与目录分离或加载到目录中。另 一备选方案是将处理软件直接发送到客户端计算机硬盘驱动器上的目录。当存在代理服务器时，处理将选择代理服务器代码，确定在哪个计算机上放置代理服务器的代码，传送代理服务器代码，然后将代理服务器代码安装在代理计算机上。处理软件将传送到代理服务器，并然后存储在代理服务器上。 
上述方法用于集成电路芯片的制造中。得到的集成电路芯片可以由制造商以原始晶片形式(也就是，作为具有多个未封装芯片的单个晶片)、作为裸片或以封装形式分发。在后面的情况中，芯片安装在单芯片封装(诸如塑性载体，具有附接到母板或其它高级载体的引线)中或多芯片封装(诸如具有表面互连或掩埋互连的陶瓷载体)中。在任意情况下，然后将芯片与其它芯片、分立电路元件和/或作为(a)诸如母板的中间产品或(b)终端产品的一部分的其它信号处理设备集成。终端产品可以是包括集成电路芯片的任意产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备和中央处理器的高级计算机产品。 
对于电子应用，可以使用诸如硅晶片的半传导衬底。衬底使得通过许多制造步骤能够容易操控微器件。通常，将许多单独器件一起制作在一个衬底上并且然后朝着制造结束，单片化为单独器件。为了制造微器件，重复多次地依次执行许多处理。这些处理通常包括沉积膜、将膜构图有期望的微特征并去除(或刻蚀)膜的一部分。例如，在存储器芯片制造中，可以存在若干光刻步骤、氧化步骤、刻蚀步骤、掺杂步骤，并且执行许多其他步骤。微制造处理的复杂度可以通过它们的掩膜计数来描述。 
此外，这里使用的诸如“右”、“左”、“水平”、“顶部”、“底部”、“上部”、“下部”、“下方”、“下方”、“下置”、“上方”、“上覆”、“平行”、“垂直”等的术语理解为附图中定向和图示的相对位置(除非另外指出)。诸如“触发”、“上”、“直接接触”、“毗邻”、“直接相邻”等的术语是指至少一个元件物理地接触另一元件(没有其它元件分离所述元件)。 
这里使用的术语仅用于描述特定器件和方法的目的，而不旨在于限制本公开。如这里使用的，单数形式“一个”、“一”和“该”也旨在包括复数形式，除非上下文另外清楚指出。将另外明白的是，当在本说明书中使用时的术语“包括”和或“包含”指明所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加。 
下面权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同方案旨在包括用于与明确要求保护的其它要求保护的源极组合地执行功能的任意结构、材料或动作。本发明的各种器件和方法的描述出于图示的目的而呈现，而不旨在于穷尽列举或者限于公开的器件和方法。在不脱离所述器件和方法的范围和精神的情况下，许多修改和变型对于本领域普通技术人员而言将是显而易见的。选择这里使用的术语以最佳地说明优于市场上发现的技术的器件和方法的原理、实际应用或技术改进，或者使得本领域普通技术人员能够明白这里公开的器件和方法具有适于考虑到的特定用途的各种修改。 

Claims (20)

1.一种器件，包括：
半导体衬底，具有顶表面和特征的配置，所述特征的部分在所述半导体衬底的所述顶表面上方具有高度；
第一保形电介质层，在所述半导体衬底的所述顶表面上并且在所述顶表面上方的所述特征的所述部分上；
保形刻蚀停止层，在所述第一保形电介质层上；
第二保形电介质层，在所述保形刻蚀停止层上，所述第二保形电介质层相对于所述顶表面在所述保形刻蚀停止层上方具有平坦化表面；以及
电极，在所述第二保形电介质层中并且在所述保形刻蚀停止层上，所述电极的厚度由所述电极下方的所述特征的所述高度决定。
2.根据权利要求1所述的器件，所述第一保形电介质层对所述特征的所述部分保形，所述特征的所述部分在所述顶表面上方具有高度并且包括相对于所述顶表面在所述特征的所述部分上方的台面；以及
所述保形刻蚀停止层和所述第二保形电介质层具有所述台面。
3.根据权利要求1所述的器件，所述半导体衬底还包括：
源极区域；
漏极区域；以及
栅极导体，在所述半导体衬底的所述顶表面上方具有高度；以及
所述器件还包括：
金属化接触突起，延伸通过所述第一保形电介质层、所述保形刻蚀停止层和所述第二保形电介质层，所述金属化接触突起包括：
源极接触突起，连接到所述源极区域，
漏极接触突起，连接到所述漏极区域，以及
栅极接触突起，连接到所述栅极导体。
4.根据权利要求3所述的器件，所述电极包括：
源极电极，在所述保形刻蚀停止层上并且接触所述源极接触突起；
栅极电极，在所述保形刻蚀停止层上并且接触所述栅极接触突起；以及
漏极电极，在所述保形刻蚀停止层上并且接触所述漏极接触突起。
5.根据权利要求1所述的器件，还包括在所述第二保形电介质层中的沟槽，所述电极在所述沟槽中。
6.根据权利要求1所述的器件，还包括多个保形电介质层；以及
多个保形刻蚀停止层，嵌入在所述保形电介质层中的相继的保形电介质层之间。
7.一种横向扩散金属氧化物半导体(LDMOS)，包括：
半导体衬底，包括：
浅沟槽隔离(STI)结构，在所述衬底的顶表面中；
漂移区域，相对于所述顶表面在所述STI结构下方的所述衬底中；以及
源极区域和漏极区域，在所述衬底中并且在所述STI结构的相对侧上，所述源极区域与所述STI结构由间隙隔开；
栅极导体，相对于所述顶表面在所述STI结构和所述源极区域之间的所述间隙之上的所述衬底之上，所述栅极导体与所述漂移区域部分地重叠，
保形电介质层，在所述衬底的所述顶表面上并且在所述栅极导体上；
保形刻蚀停止层，嵌入在所述保形电介质层内，所述保形电介质层相对于所述顶表面在所述保形刻蚀停止层上方具有平坦化表面；以及
漂移电极，相对于所述顶表面在所述漂移区域之上的所述保形刻蚀停止层上，所述漂移电极的横向边界在所述STI结构的横向边界内。
8.根据权利要求7所述的LDMOS，所述保形电介质层对所述栅极导体保形并且包括相对于所述顶表面在所述栅极导体上方的台面；以及
所述保形刻蚀停止层具有所述台面。
9.根据权利要求7所述的LDMOS，还包括：
金属化接触突起，延伸通过所述保形电介质层和所述保形刻蚀停止层，所述金属化接触突起包括：
源极接触突起，连接到所述源极区域，
栅极接触突起，连接到所述栅极导体，以及
漏极接触突起，连接到所述漏极区域；以及
电极导体，包括：
源极电极，在所述保形刻蚀停止层上并且接触所述源极接触突起，
栅极电极，在所述保形刻蚀停止层上并且接触所述栅极接触突起，以及
漏极电极，在所述保形刻蚀停止层上并且接触所述漏极接触突起。
10.根据权利要求9所述的LDMOS，还包括在所述保形电介质层中的沟槽，所述电极导体在所述沟槽中。
11.根据权利要求7所述的LDMOS，还包括：
栅极工件，相对于所述顶表面在所述STI结构之上的所述衬底之上，
所述保形电介质层对所述栅极导体和所述栅极工件保形，并且包括相对于所述顶表面在所述栅极导体和所述栅极工件上方的台面。
12.根据权利要求7所述的LDMOS，还包括多个保形刻蚀停止层，嵌入在所述保形电介质层中。
13.一种方法，包括：
提供半导体材料的衬底，所述衬底具有顶表面；
在所述衬底上形成特征，所述特征在所述衬底的所述顶表面上方具有高度；
在所述衬底的所述顶表面上并且在所述顶表面上方的所述特征上沉积第一保形电介质层；
在所述第一保形电介质层上沉积保形刻蚀停止层；
在所述保形刻蚀停止层上沉积第二保形电介质层；
在所述第二保形电介质层上执行材料去除工艺，所述材料去除工艺相对于所述顶表面在所述刻蚀停止层上方停止；以及
在所述第二保形电介质层中并且在所述保形刻蚀停止层上形成电极，所述电极的厚度由所述电极下方的所述衬底上的所述特征的所述高度决定。
14.根据权利要求13所述的方法，所述在所述衬底的所述顶表面上以及所述特征上沉积第一保形电介质层还包括相对于所述顶表面在所述特征上方的所述第一保形电介质层中形成台面；以及
所述保形刻蚀停止层和所述第二保形电介质层具有所述台面。
15.根据权利要求13所述的方法，还包括：
在所述衬底中形成半传导漂移区域；
在所述衬底的所述顶表面中形成浅沟槽隔离(STI)结构，所述STI结构相对于所述顶表面形成在所述漂移区域之上；
在所述STI结构的相对侧上的所述衬底中形成源极区域和漏极区域，所述源极区域与所述STI结构由间隙隔开；以及
相对于所述顶表面在所述STI结构和所述源极区域之间的所述间隙之上的所述衬底上形成栅极导体，所述栅极导体与所述漂移区域部分地重叠。
16.根据权利要求15所述的方法，还包括：
使金属化接触突起延伸通过所述第一保形电介质层、所述保形刻蚀停止层和所述第二保形电介质层，所述金属化接触突起包括：
源极接触突起，连接到所述源极区域，
栅极接触突起，连接到所述栅极导体，以及
漏极接触突起，连接到所述漏极区域；以及
对所述刻蚀停止层上的电极导体进行构图以形成：
源极电极，接触所述源极接触突起，
栅极电极，接触所述栅极接触突起，
漏极电极，接触所述漏极接触突起，以及
漂移电极，相对于所述顶表面在所述漂移区域之上，所述源极电极、所述栅极电极、所述漏极电极和所述漂移电极中的每一个的厚度分别由所述源极电极、所述栅极电极、所述漏极电极和所述漂移电极下方的结构的高度决定。
17.根据权利要求16所述的方法，所述对电极导体进行构图包括以下之一：
使用选择性反应离子刻蚀(RIE)在所述第二保形电介质层中构图沟槽，所述选择性RIE在所述刻蚀停止层上停止，以及
使用非选择性反应离子刻蚀在所述第二保形电介质层中构图沟槽；以及
在所述沟槽中形成电极导体。
18.根据权利要求17所述的方法，所述在所述沟槽中形成电极导体包括使用大马士革金属化工艺。
19.根据权利要求15所述的方法，还包括：
相对于所述顶表面在所述STI结构之上的所述衬底上形成栅极工件，
所述第一保形电介质层对所述栅极导体和所述栅极工件保形，并且相对于所述顶表面在所述栅极导体和所述栅极工件上方形成台面。
20.根据权利要求13所述的方法，还包括：
在执行所述材料去除工艺之前，在所述第二保形电介质层上沉积附加的保形刻蚀停止层；以及
在所述附加的保形刻蚀停止层上沉积附加的保形电介质层。
CN201410273083.1A 2013-06-18 2014-06-18 横向扩散的金属氧化物半导体（ldmos） Expired - Fee Related CN104241368B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/920,236 US8981475B2 (en) 2013-06-18 2013-06-18 Lateral diffusion metal oxide semiconductor (LDMOS)
US13/920,236 2013-06-18

Publications (2)

Publication Number Publication Date
CN104241368A true CN104241368A (zh) 2014-12-24
CN104241368B CN104241368B (zh) 2018-04-24

Family

ID=52018498

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410273083.1A Expired - Fee Related CN104241368B (zh) 2013-06-18 2014-06-18 横向扩散的金属氧化物半导体（ldmos）

Country Status (2)

Country Link
US (1) US8981475B2 (zh)
CN (1) CN104241368B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108781068A (zh) * 2016-03-18 2018-11-09 追踪有限公司 由于横向模式和sh模式的干扰减小的saw组件和具有saw组件的hf滤波器
WO2020020328A1 (zh) * 2018-07-27 2020-01-30 无锡华润上华科技有限公司 半导体器件及其制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9590053B2 (en) 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
US11164970B2 (en) 2014-11-25 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact field plate
US10756208B2 (en) 2014-11-25 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated chip and method of forming the same
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
US11121225B2 (en) * 2019-11-01 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Field plate structure to enhance transistor breakdown voltage
US11521894B2 (en) * 2020-07-18 2022-12-06 International Business Machines Corporation Partial wrap around top contact
CN117810266B (zh) * 2024-02-29 2024-05-03 电子科技大学 一种基于标准工艺的抗辐射横向扩散金属氧化半导体

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020033508A1 (en) * 2000-09-19 2002-03-21 Hitachi, Ltd. Semiconductor device and method for fabricating the same
CN1623228A (zh) * 2002-05-03 2005-06-01 英特尔公司 导电无电镀沉积刻蚀停止层、衬垫层及通孔插塞在互连结构中的使用
CN1639871A (zh) * 2002-02-28 2005-07-13 自由度半导体公司 高频半导体器件及制造方法
CN101577244A (zh) * 2008-05-05 2009-11-11 中芯国际集成电路制造(北京)有限公司 层间介质层的平坦化方法及接触孔的形成方法
CN101840934A (zh) * 2009-03-17 2010-09-22 万国半导体有限公司 底部漏极ldmos功率mosfet的结构及制备方法
CN102097327A (zh) * 2009-12-02 2011-06-15 万国半导体股份有限公司 双通道沟槽ldmos晶体管和bcd工艺
CN102437089A (zh) * 2011-07-12 2012-05-02 上海华力微电子有限公司 一种铜后道互连工艺

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0671043B2 (ja) 1984-08-31 1994-09-07 株式会社東芝 シリコン結晶体構造の製造方法
US5517046A (en) 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
US5869875A (en) 1997-06-10 1999-02-09 Spectrian Lateral diffused MOS transistor with trench source contact
US6468870B1 (en) 2000-12-26 2002-10-22 Taiwan Semiconductor Manufacturing Company Method of fabricating a LDMOS transistor
US6727127B1 (en) 2002-11-21 2004-04-27 Cree, Inc. Laterally diffused MOS transistor (LDMOS) and method of making same
US6900101B2 (en) 2003-06-13 2005-05-31 Texas Instruments Incorporated LDMOS transistors and methods for making the same
US7473625B2 (en) 2004-07-22 2009-01-06 Macronix International Co., Ltd. LDMOS device and method of fabrication
US7301185B2 (en) 2004-11-29 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage
US7414287B2 (en) 2005-02-21 2008-08-19 Texas Instruments Incorporated System and method for making a LDMOS device with electrostatic discharge protection
US7824968B2 (en) 2006-07-17 2010-11-02 Chartered Semiconductor Manufacturing Ltd LDMOS using a combination of enhanced dielectric stress layer and dummy gates
US7829945B2 (en) 2007-10-26 2010-11-09 International Business Machines Corporation Lateral diffusion field effect transistor with asymmetric gate dielectric profile
US8114750B2 (en) 2008-04-17 2012-02-14 International Business Machines Corporation Lateral diffusion field effect transistor with drain region self-aligned to gate electrode
US8779555B2 (en) * 2012-12-06 2014-07-15 Taiwan Semiconductor Manufacturing Co., Ltd. Partial SOI on power device for breakdown voltage improvement

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020033508A1 (en) * 2000-09-19 2002-03-21 Hitachi, Ltd. Semiconductor device and method for fabricating the same
CN1639871A (zh) * 2002-02-28 2005-07-13 自由度半导体公司 高频半导体器件及制造方法
CN1623228A (zh) * 2002-05-03 2005-06-01 英特尔公司 导电无电镀沉积刻蚀停止层、衬垫层及通孔插塞在互连结构中的使用
CN101577244A (zh) * 2008-05-05 2009-11-11 中芯国际集成电路制造(北京)有限公司 层间介质层的平坦化方法及接触孔的形成方法
CN101840934A (zh) * 2009-03-17 2010-09-22 万国半导体有限公司 底部漏极ldmos功率mosfet的结构及制备方法
CN102097327A (zh) * 2009-12-02 2011-06-15 万国半导体股份有限公司 双通道沟槽ldmos晶体管和bcd工艺
CN102437089A (zh) * 2011-07-12 2012-05-02 上海华力微电子有限公司 一种铜后道互连工艺

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108781068A (zh) * 2016-03-18 2018-11-09 追踪有限公司 由于横向模式和sh模式的干扰减小的saw组件和具有saw组件的hf滤波器
WO2020020328A1 (zh) * 2018-07-27 2020-01-30 无锡华润上华科技有限公司 半导体器件及其制造方法
KR20210034650A (ko) * 2018-07-27 2021-03-30 씨에스엠씨 테크놀로지스 에프에이비2 코., 엘티디. 반도체 디바이스 및 이의 제조 방법
KR102520058B1 (ko) 2018-07-27 2023-04-10 씨에스엠씨 테크놀로지스 에프에이비2 코., 엘티디. 반도체 디바이스 및 이의 제조 방법

Also Published As

Publication number Publication date
CN104241368B (zh) 2018-04-24
US20140367778A1 (en) 2014-12-18
US8981475B2 (en) 2015-03-17

Similar Documents

Publication Publication Date Title
CN104241368A (zh) 横向扩散的金属氧化物半导体(ldmos)
US8962402B1 (en) Lateral diffusion metal oxide semiconductor (LDMOS) device with tapered drift electrode
CN104838499B (zh) 石墨烯场效应晶体管
US10916468B2 (en) Semiconductor device with buried local interconnects
CN105720058A (zh) 用于HKMG CMOS技术的嵌入式多晶SiON CMOS或NVM的边界方案
CN105321925B (zh) 金属线结构和方法
TW201041086A (en) SOI radio frequency switch for reducing high frequency harmonics
US9087906B2 (en) Grounding of silicon-on-insulator structure
CN105489590B (zh) 嵌入式金属-绝缘体-金属电容器
US20190221473A1 (en) Skip via structures
US8030202B1 (en) Temporary etchable liner for forming air gap
US20160181247A1 (en) Field-isolated bulk finfet
CN107424993A (zh) 用于共用衬底的电路的隔离结构
JP2007535162A (ja) 半導体デバイスおよびかかるデバイスを製造する方法
US20190362977A1 (en) Semiconductor structures having low resistance paths throughout a wafer
US9653600B2 (en) Semiconductor device and method of fabricating same
JP2008517457A (ja) 表面側コンタクト及び垂直トレンチ分離を有する半導体装置及びその製造方法
US10062762B2 (en) Semiconductor devices having low contact resistance and low current leakage
US9018754B2 (en) Heat dissipative electrical isolation/insulation structure for semiconductor devices and method of making
CN109509721A (zh) 半导体元件及其制作方法
US9224797B2 (en) Metal-insulator-metal (MIM) capacitor with deep trench (DT) structure and method in a silicon-on-insulator (SOI)
CN103928394B (zh) 金属互连结构的制作方法
US20130299993A1 (en) Interconnection of semiconductor device and fabrication method thereof
CN105097646A (zh) 一种半导体器件的制造方法
CN103579094A (zh) 以后图案化处理形成集成电路的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20171123

Address after: Grand Cayman, Cayman Islands

Applicant after: GLOBALFOUNDRIES INC.

Address before: American New York

Applicant before: Core USA second LLC

Effective date of registration: 20171123

Address after: American New York

Applicant after: Core USA second LLC

Address before: New York grams of Armand

Applicant before: International Business Machines Corp.

GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180424

Termination date: 20190618