CN101577244A

CN101577244A - 层间介质层的平坦化方法及接触孔的形成方法

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Publication number: CN101577244A
Application number: CNA2008101058998A
Authority: CN
Inventors: 郑春生; 刘明源; 蔡明�
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2008-05-05
Filing date: 2008-05-05
Publication date: 2009-11-11
Anticipated expiration: 2028-05-05
Also published as: CN101577244B

Abstract

本发明公开了一种层间介质层的平坦化方法，包括步骤：提供衬底，且所述衬底上已具有栅极结构；在所述衬底上进行高密度等离子体化学气相沉积，形成第一层间介质层，且所述第一层间介质层的厚度大于所述栅极结构的高度；对所述第一层间介质层进行平坦化处理；在所述平坦化处理后的衬底上进行等离子体增强化学气相沉积，形成第二层间介质层。本发明还公开了一种相应的接触孔的形成方法，采用本发明的层间介质层的平坦化方法及接触孔的形成方法，可以提高层间介质层在晶圆内的平整度，进而使晶圆内的各接触孔的形成质量及一致性得到明显的改善，提高了生产的成品率。

Description

层间介质层的平坦化方法及接触孔的形成方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种层间介质层的平坦化方法及接触孔的形成方法。

背景技术

半导体集成电路芯片的工艺制作利用批量处理技术，在同一硅衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能。随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响日益突出，尤其在工艺进入65nm以后，对半导体工艺提出了更多、更高的要求。

以在层间介质层内形成接触孔为例，图1至图4为说明现有技术中接触孔的形成方法的器件剖面图。其中，图1为现有技术中形成器件基本结构后的器件剖面图，如图1所示，在硅衬底101上形成了底部具有栅氧化层(Gate Oxide)103的栅极104，在各器件间形成了隔离沟槽102；在各栅极侧壁上形成了栅极侧壁层105，实现了对栅极104的良好保护，并以栅极104和侧壁层105为掩膜，在硅衬底101内以离子注入的方式在栅极之间形成了源/漏极掺杂区107和108。

图2为现有技术中形成接触刻蚀停止层后的器件剖面示意图。如图2所示，在衬底表面覆盖一层接触刻蚀停止层(CESL，Contact Etch StopLayer)110，该层一般为高应力的氮化硅层，其具有的应力可以有效提高器件沟道内的载流子特性，进而提高器件的电性能。

图3为现有技术中形成层间介质层后的器件剖面示意图。如图3所示，在硅片表面再覆盖一层层间介质层120，一般为氧化硅层，该层既可以在电学上隔离器件和互连金属层，又可以在物理上将器件与可移动粒子等杂质源隔离开。

当工艺结点进入65nm以后，相邻两个器件的栅极之间的间距进一步减小，为了提高其之间的层间介质层120的填充效果，通常会采用填充较果较好的高密度等离子体化学气相沉积方法(HDP-CVD，high densityplasma Chemical Vapor Deposition)沉积该层间介质层120。

如图3所示，采用HDP-CVD的方法形成的层间介质层120具有较好的间隙填充效果，但其沉积形成的薄膜在晶圆内(WIW，Within Wafer)的平整度较差。

虽然在形成层间介质层后，还会利用化学机械研磨(CMP，ChemicalMechanical Polishing)方法平坦化晶圆表面的薄膜，但对于CMP工艺而言，其同样具有管芯(die)内的薄膜平坦化效果较好，整个晶圆内的平坦化效果并不理想的特点。

图4为现有技术中对层间介质层进行平坦化处理后的器件剖面图，如图4所示，在利用CMP进行平坦化处理后，虽然各管芯内薄膜明显的凹凸不平已消除，但从整个晶圆来看，其的平整度仍不理想。

而当工艺结点进入65nm以后，这一薄膜厚度的不平整会对器件的后续制作造成影响，其中最直接影响到的是随后进行的接触孔的形成工艺，由于晶圆内薄膜厚度不同，一方面会使得光刻时在晶圆内的不同位置形成的接触孔图形的线宽有所不同，导致接触孔间的一致性较差；另一方面会使得在刻蚀接触孔的过程中出现过刻蚀或未刻蚀到位的现象，导致接触孔的形成质量较差，生产的成品率较低。

发明内容

本发明提供一种层间介质层的平坦化方法及接触孔的形成方法，以改善现有的因形成的层间介质层在晶圆内的平整度较差，而导致的接触孔的形成质量及一致性较差的现象。

本发明提供的一种层间介质层的平坦化方法，包括步骤：

提供衬底，且所述衬底上已具有栅极结构；

在所述衬底上进行高密度等离子体化学气相沉积，形成第一层间介质层，且所述第一层间介质层的厚度大于所述栅极结构的高度；

对所述第一层间介质层进行平坦化处理；

在所述平坦化处理后的衬底上进行等离子体增强化学气相沉积，形成第二层间介质层。

可选地，所述第一层间介质层的沉积厚度在2000至之间，所述第一层间介质层在进行平坦化处理时去除的厚度在1000至

之间，所述第二层间介质层的厚度在3000至

之间。

可选地，所述第一层间介质层与第二层间介质层为含磷的氧化硅层或未掺杂的氧化硅层。

可选地，所述平坦化处理采用化学机械研磨方法实现。

优选地，所述栅极结构上还覆盖有一层接触刻蚀停止层。

可选地，所述接触刻蚀停止层为氮化硅层，且所述氮化硅层的厚度可以在400至

之间。

优选地，在所述平坦化处理中去除位于所述接触刻蚀停止层之上的第一层间介质层。

本发明具有相同或相应技术特征的一种接触孔的形成方法，包括步骤：

提供衬底，且所述衬底上已具有栅极结构；

对所述第一层间介质层进行平坦化处理；

在所述平坦化处理后的衬底上进行等离子体增强化学气相沉积，形成第二层间介质层；

在所述第二层间介质层上形成接触孔图形；

刻蚀所述第二层间介质层，形成接触孔。

可选地，所述第一层间介质层的沉积厚度在2000至

之间，所述第一层间介质层在进行平坦化处理时去除的厚度在1000至

之间，所述第二层间介质层的厚度在3000至

之间。

可选地，所述平坦化处理采用化学机械研磨方法实现。

可选地，所述栅极结构上还覆盖有一层接触刻蚀停止层，且所述接触刻蚀停止层为氮化硅层，其厚度在400至

之间。

与现有技术相比，本发明具有以下优点：

本发明的层间介质层的平坦化方法，先利用填充效果较好、晶圆内平整度较差的高密度等离子体化学气相沉积方法沉积厚度足以填充器件间间隙(如栅极间间隙)的第一层间介质层，以满足填充要求；再利用化学机械研磨方法对该第一层间介质进行平坦化的研磨处理，因为此时沉积的第一层间介质层的厚度较薄，其在晶圆内的平整度仍较好，在进行研磨处理后，第一层间介质层的平整度也仍可以保持得较好；接着，再利用可沉积出平整度较高的等离子体增强化学气相沉积方法沉积第二层间介质层，其与研磨后的第一层间介质层共同组成总的层间介质层。采用本发明的方法形成的层间介质层，不仅满足了小尺寸器件对间隙填充效果的高要求，而且在晶圆范围内也具有较高的平整度。

本发明的接触孔的形成方法，在上述结合高密度等离子体化学气相沉积方法-化学机械研磨方法-等离子体增强化学气相沉积方法形成的层间介质层上，利用光刻、刻蚀方法形成接触孔。采用本发明的接触孔的形成方法后，用于形成接触孔的层间介质层在晶圆内平整度有所提高，一方面可以令光刻接触孔图形时在晶圆内的不同位置处形成的接触孔图形的线宽一致性有所提高，改善了各接触孔间的一致性；另一方面也可以避免在刻蚀接触孔的过程中出现过刻蚀或未刻蚀到位的现象，改善了晶圆内各接触孔的形成质量，提高了生产的成品率。

附图说明

图1为现有技术中形成器件基本结构后的器件剖面图；

图2为现有技术中形成接触刻蚀停止层后的器件剖面示意图；

图3为现有技术中形成层间介质层后的器件剖面示意图；

图4为现有技术中对层间介质层进行平坦化处理后的器件剖面图；

图5为本发明第一实施例中的层间介质层的平坦化方法的流程图；

图6为本发明第一实施例中所用的衬底剖面示意图；

图7为本发明第一实施例中形成第一层间介质层后的器件剖面图；

图8为本发明第一实施例中对第一层间介质层进行研磨处理后的器件剖面图；

图9为本发明第一实施例中形成第二层间介质层后的器件剖面图；

图10为本发明第二实施例中的接触孔的形成方法的流程图；

图11为本发明第二实施例中所用的衬底剖面示意图；

图12为本发明第二实施例中形成第一层间介质层后的器件剖面图；

图13为本发明第二实施例中对第一层间介质层进行研磨处理后的器件剖面图；

图14为本发明第二实施例中形成第二层间介质层后的器件剖面图；

图15为本发明第二实施例中形成接触孔图形后的器件剖面图；

图16为本发明第二实施例中形成接触孔后的器件剖面图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明的处理方法可以被广泛地应用于各个领域中，并且可利用许多适当的材料制作，下面是通过具体的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示器件结构的剖面图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。

现有的层间介质层形成方法中，通常是先一次性生长足够厚度的层间介质层，再利用化学机械研磨方法将其一次性研磨至所需厚度。在这一过程中，通常会对该层间介质层提出两方面的要求：一是各间隙的填充较好；二是其自身在晶圆内的平整度较高。然而，随着器件尺寸的不断缩小，各器件间的间隙也不断缩小，在生长层间介质层时既要确保其在各器件的间隙内具有较好的填充效果，也要确保其在晶圆内的平整度较好越来越难。

为达到较好的间隙填充效果，现有技术中，当工艺结点达到65nm以后，通常会采用高密度等离子体化学气相沉积方法(HDP-CVD，highdensity plasma Chemical Vapor Deposition)沉积该层间介质层。

该层间介质层的厚度较大，通常在平坦化处理前利用HDP-CVD沉积的该层厚度需要在左右。由于HDP-CVD本身的工艺特点，虽然其对间隙的填充效果较好，但其形成的薄膜在晶圆范围内的平整度，或说薄膜厚度的一致性较差，如图3所示。

即使随后利用CMP工艺对晶圆上凹凸不平的薄膜进行了平坦化处理(通常会利用CMP去除

左右的层间介质层)，形成了较为平坦化后的层间介质层。但由于CMP工艺自身的特点，在该步研磨处理后，虽然在一个管芯(die)内的薄膜的平坦度较好，但在整个晶圆范围内薄膜的平整度仍不是很理想，如当研磨后的剩余厚度在

左右时，晶圆内薄膜厚度差仍达

左右(如图4所示)。而这一晶圆内薄膜的平整度水平对于小尺寸器件，尤其是65nm以下器件而言，是不能满足要求的，这一较差的晶圆内平整度可能会影响到后续的工艺制作结果。可以说，上述现有的层间介质层的平坦化方法无法兼顾小尺寸器件在填充效果及晶圆内平整度两方面的双重要求。

为此，本发明提出了一种新的层间介质层的平坦化方法及接触孔的形成方法，其结合高密度等离子体化学气相沉积方法-化学机械研磨方法-等离子体增强化学气相沉积(PECVD，Plasma Enhanced ChemicalVapor Deposition)方法形成了晶圆内平整度较高的层间介质层，克服了上述问题。

第一实施例：

图5为本发明第一实施例中的层间介质层的平坦化方法的流程图，图6至图9为说明本发明第一实施例的层间介质层的平坦化方法的器件剖面图，下面结合图5至图9对本发明的第一实施例进行详细介绍。

步骤501：提供衬底，且所述衬底上已具有栅极结构。

图6为本发明第一实施例中所用的衬底剖面示意图，如图6所示，该衬底具有的结构为：在硅衬底601上形成了底部具有栅氧化层(GateOxide)603的栅极604，在各器件间形成了隔离沟槽602；在各栅极侧壁上形成了栅极侧壁层605，实现了对栅极604的良好保护，并以栅极604和侧壁层605为掩膜，在硅衬底601内以离子注入的方式在栅极之间形成了源/漏极掺杂区607和608。

另外，本实施例中的衬底表面还覆盖有一层接触刻蚀停止层(CESL，Contact Etch Stop Layer)610，该层一般为高应力的氮化硅层。一方面该层具有的应力可以有效提高器件沟道内的载流子特性，进而提高器件的电性能；另一方面，该层的材料与随后在其上生长的层间介质层不同(后者通常为氧化硅材料)，其还可以在刻蚀形成接触孔时作为停止层使用。

在本实施例中，如果后面进行的化学机械研磨工艺需要将层间介质层研磨至该层，则该接触刻蚀停止层610还可以作为研磨终点使用(其与层间介质层的研磨速率差也较大)。考虑到该层的上述作用后，本实施例中将其的厚度设置在400至之间，如为

或

本实施例中的衬底是已形成金属氧化物半导体晶体管的衬底，在本发明的其它实施例中所用的衬底还可以是已形成底层金属连线结构的衬底，此时，也可以将层间的刻蚀停止层作为研磨终点使用。

步骤502：在所述衬底上进行高密度等离子体化学气相沉积，形成第一层间介质层，且所述第一层间介质层的厚度大于所述栅极结构的高度。

图7为本发明第一实施例中形成第一层间介质层后的器件剖面图，如图7所示，本实施例中，先利用填充间隙效果较好的HDP-CVD方法形成了第一层间介质层620。考虑到利用该方法形成的薄膜在晶圆内的平整度较差，且随着薄膜厚度的增大这一问题会更加严重，本实施例中，该第一层间介质层620的生长厚度较薄，只要确保能将各间隙填充完好即可，具体到本实施例，其的沉积厚度可以在2000至

之间，如

由图7可以看到，由于该第一层间介质层620的厚度较薄，该层在晶圆内的平整度较好。

另外，本实施例中，该第一层间介质层620为含磷的氧化硅层，在本发明的其它实施例中，其还可以为其它类型的介质层，如未掺杂的氧化硅层等。

步骤503：对所述衬底的第一层间介质层进行平坦化处理。

本实施例中该平坦化处理采用了化学机械研磨方法，在本发明的其它实施例中还可以采用其它方法，如回旋法等。

图8为本发明第一实施例中对第一层间介质层进行研磨处理后的器件剖面图，如图8所示，本实施例中，在本步研磨处理中去除了位于接触刻蚀停止层610之上的第一层间介质层。

由于上一步骤中形成的第一层间介质层的厚度较小，其在晶圆内的平整度较好，在进行本步的CMP研磨处理后，余下的第一层间介质层在晶圆内的平整度也会较好。

为了确保晶圆与晶圆之间CMP处理后第一层间介质层厚度的一致性，本实施例利用在第一层间介质层620下的接触刻蚀停止层610作为本步研磨第一层间介质层620的研磨终点，使得对第一层间介质层620的研磨停止于栅极结构上的接触刻蚀停止层处。(由于接触刻蚀停止层610通常由氮化硅材料形成，其的研磨速率与第一层间介质层常用的氧化硅相比相差较远，在本步研磨处理过程中，利用研磨装置的终点检测装置(endpoint detector)可以轻易检测到研磨至该层)。

本步化学机械研磨处理去除的第一层间介质层的厚度与第一层间介质层的生长厚度及器件的具体结构有关，通常会在1000至

之间，如为

步骤504：在所述平坦化处理后的衬底上进行等离子体增强化学气相沉积，形成第二层间介质层。

图9为本发明第一实施例中形成第二层间介质层后的器件剖面图，如图9所示，经过上述各步骤处理后，不仅各器件间的间隙填充效果较好，而且晶圆内的薄膜平整度也较好，但此时余下的第一层间介质层厚度较薄，不能满足其作为层间介质层所要达到的层间电隔离等要求。为此，还要再进行第二层间介质层的生长。

由于此时的衬底表面已不再有空隙需要填充，对该第二层间介质层的填充效果没有要求，本实施例中，采用了在晶圆范围内可以实现沉积厚度较为均匀、平整的等离子体增强化学气相沉积(PECVD)方法形成该第二层间介质层630。

本实施例中，该第二层间介质层630为含磷的氧化硅层，其的生长厚度设置在3000至

之间，如为

在本发明的其它实施例中，该第二层间介质层630还可以为其它类型的介质层，如未掺杂的氧化硅层等。

采用本发明第一实施例中的方法形成的层间介质层，不仅具有较好的间隙填充效果，可以满足各器件间间隙的填充要求，还在晶圆范围内具有较高的平整度，改善了器件在后续工艺中的制作结果。

实验表明，采用传统方法形成的层间介质层，当其总厚度在

时，在晶圆范围内的厚度差在

左右；而采用本发明第一实施例的方法形成的层间介质层，当其总厚度同样为

时，在晶圆范围内的厚度差则可降至左右。

另外，相对于现有的层间介质层的平坦化方法，利用HDP-CVD方法形成的第一层间介质层较薄，利用CMP去除的第一层间介质层的厚度较少，且利用PECVD方法形成薄膜时的生产量要远高于利用HDP-CVD形成薄膜的产量(通常前者每小时能生产20-30片，而后者只能生产7-8片左右)，因此，采用本实施例的层间介质层的平坦化方法在生产效率或生产周期方面也并不会比现有的平坦化方法有所降低或延长。

第二实施例：

图10为本发明第二实施例中的接触孔的形成方法的流程图，图11至图16为说明本发明第二实施例的接触孔的形成方法的器件剖面图，下面结合图10至图16对本发明的第二实施例进行详细介绍。

步骤1001：提供衬底，且所述衬底上已具有栅极结构。

图11为本发明第二实施例中所用的衬底剖面示意图，如图11所示，该衬底具有的结构为：在硅衬底1101上形成了底部具有栅氧化层(GateOxide)1103的栅极1104，在各器件间形成了隔离沟槽1102；在各栅极侧壁上形成了栅极侧壁层1105，实现了对栅极1104的良好保护，并以栅极1104和侧壁层1105为掩膜，在硅衬底601内以离子注入的方式在栅极之间形成了源/漏极掺杂区1107和1108。

另外，本实施例中的衬底表面还覆盖有一层接触刻蚀停止层(CESL，Contact Etch Stop Layer)1110，该层一般为高应力的氮化硅层。一方面该层具有的应力可以有效提高器件沟道内的载流子特性，进而提高器件的电性能；另一方面，该层的材料与随后在其上生长的层间介质层不同(后者通常为氧化硅材料)，其还可以在刻蚀形成接触孔时作为停止层使用。

在本实施例中，由于后面进行的化学机械研磨工艺会将层间介质层研磨至该层，该接触刻蚀停止层1110还可以作为研磨终点使用。考虑到该层的上述作用后，本实施例中将其的厚度设置在400至

之间，如为

或

本实施例中的衬底是已形成金属氧化物半导体晶体管的衬底，在本发明的其它实施例中所用的衬底还可以是已形成底层金属连线结构的衬底，此时，可以将层间的刻蚀停止层作为研磨终点使用。

步骤1002：在所述衬底上进行高密度等离子体化学气相沉积，形成第一层间介质层，且所述第一层间介质层的厚度大于所述栅极结构的高度。

图12为本发明第二实施例中形成第一层间介质层后的器件剖面图，如图12所示，本实施例中，先利用填充间隙效果较好的HDP-CVD方法形成了第一层间介质层1120。考虑到利用该方法形成的薄膜在晶圆内的平整度较差，且随着薄膜厚度的增大这一问题会更加严重，本实施例中，该第一层间介质层1120的生长厚度较薄，只要确保能将各间隙填充完好即可。

具体到本实施例，该第一层间介质层1120可以生长2000至

如

由图12可以看到，由于该第一层间介质层1120的厚度较薄，该层在晶圆内的平整度可以较好。

另外，本实施例中，该第一层间介质层1120为含磷的氧化硅层，在本发明的其它实施例中，其还可以为其它类型的介质层，如未掺杂的氧化硅层等。

步骤1003：对所述衬底的第一层间介质层进行平坦化处理。

本实施例中，采用了化学机械研磨的方法进行该平坦化处理。

图13为本发明第二实施例中对第一层间介质层进行研磨处理后的器件剖面图，如图13所示，由于形成的第一层间介质层的厚度较小，其在晶圆内的平整度较好，在进行CMP研磨处理后，去除了位于接触刻蚀停止层1110之上的第一层间介质层，余下的第一层间介质层在晶圆内的平整度也相应可以较好。

为了确保晶圆与晶圆之间CMP后第一层间介质层厚度的一致性，本实施例利用在第一层间介质层1120下的接触刻蚀停止层1110作为本步研磨第一层间介质层1120的研磨终点，令该第一层间介质层1120的研磨均停止于栅极结构上的接触刻蚀停止层处。

之间，如为

步骤1004：在所述平坦化处理后的衬底上进行等离子体增强化学气相沉积，形成第二层间介质层。

图14为本发明第二实施例中形成第二层间介质层后的器件剖面图，如图14所示，研磨处理后的第一层间介质层厚度较薄，不能满足其作为层间介质层所要达到的层间电隔离等要求。为此，还要再进行第二层间介质层的生长。由于此时衬底表面不再有空隙需要填充，对该第二层间介质层的填充效果没有要求，可以采用晶圆内沉积厚度较为均匀、平整的等离子体增强化学气相沉积(PECVD)方法形成该第二层间介质层1130。

本实施例中，该第二层间介质层1130为含磷的氧化硅层，其的生长厚度设置在3000至

之间，如为

在本发明的其它实施例中，该第二层间介质层1130还可以为其它类型的介质层，如未掺杂的氧化硅层等。

采用本发明第二实施例中的方法形成的层间介质层，不仅具有较好的间隙填充效果，还在晶圆范围内具有较高的平整度。而对于小尺寸器件而言，这一平整度的提高，可以有效改善随后进行的形成接触孔的工艺结果。

步骤1005：在所述第二层间介质层上形成接触孔图形。

图15为本发明第二实施例中形成接触孔图形后的器件剖面图，如图15所示，利用光刻技术在第二层间介质层上形成接触孔图形1140。由于采用本实施例的方法后，形成的第二层间介质层在晶圆内的平整度较好，光刻后形成的接触孔图形1140在整个晶圆范围内的一致性较好，光刻的质量有所提高。

步骤1006：刻蚀所述第二层间介质层，形成接触孔。

图16为本发明第二实施例中形成接触孔后的器件剖面图，如图16所示，以光刻形成的接触孔图形1140为掩膜，利用干法刻蚀技术对层间介质层(包括第一层间介质层120和第二层间介质层1130)进行刻蚀，形成接触孔。此时的接触刻蚀停止层1110因其与层间介质层的刻蚀速率相差较远，还可以作为刻蚀时的停止层来使用，确保本步的刻蚀可以较为均匀一致地停止于该接触刻蚀停止层1110内。

由于前面光刻时所形成的接触孔图形一致性较好，本步刻蚀后形成的接触孔在线宽等方面的一致性也较好。且由于第一层间介质层与第二层间介质层组成的总的层间介质层的平整度较高，减少了因层间介质层在晶圆内的厚度差而导致的接触孔的刻蚀出现部分过刻蚀，部分还未刻蚀到位的现象，接触孔的形成质量及器件的成品率也相应得到了提高。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。