CN102543786A - Cmp工艺缺陷检测方法和浅沟槽隔离的制作方法 - Google Patents

Abstract

本发明提供一种CMP工艺缺陷检测方法和浅沟槽隔离的制作方法，所述检测方法包括：提供基底，所述基底具有至少两个开口，所述开口之间具有半导体结构，所述半导体结构上具有研磨阻挡层；在所述开口内的基底表面和研磨阻挡层上覆盖介质层；进行CMP工艺去除所述研磨阻挡层之上的介质层，从而平坦化所述基底表面，然后去除所述研磨阻挡层；在开口内覆盖介质层之前或者去除研磨阻挡层之后，测量所述半导体结构的关键尺寸；检测CMP工艺后基底表面是否具有划痕缺陷，如果是，则判断所述半导体结构的关键尺寸是否大于预设值，如果是，确定所述划痕缺陷由标记刻蚀过程引入。通过上述检测方法，可以改善CMP工艺可靠性并提高产能。

Description

CMP工艺缺陷检测方法和浅沟槽隔离的制作方法

技术领域

本发明涉及半导体制造技术，特别涉及一种CMP工艺缺陷检测方法和浅沟槽隔离的制作方法。

背景技术

化学机械抛光(Chemical Mechanical Polishing，CMP)工艺是在无尘室的大气环境中，利用机械力对晶片表面作用，在表面薄膜层产生断裂腐蚀的动力，同时由研磨液中的化学物质通过反应来增加其断裂腐蚀的效率，从而将晶片凹凸不平的表面平坦化。

目前，CMP工艺已经广泛用于非金属平坦化和金属连线平坦化的过程。其中，浅沟槽隔离平坦化(STI CMP)已成为制作器件之间绝缘隔离的关键技术。一般说来，制作STI的主要步骤包括：首先在晶片上刻蚀出浅沟槽，接着沉积隔离介质层填充沟槽、最后采用CMP工艺将晶片表面平坦化。

现有的一种STI CMP工艺如图1所示，衬底10表面具有有源区11和有源区之间的浅沟槽12，浅沟槽12外的衬底10表面具有抛光阻挡层13，所述抛光阻挡层13通常为氧化硅层，浅沟槽12和抛光阻挡层13上方覆盖有隔离介质层14，所述隔离介质层14通常为氧化硅层。

STI CMP工艺的目标是磨掉比抛光阻挡层13高的部分隔离介质层14，仅留下浅沟槽12内的部分隔离介质层14，从而实现平坦化。在抛光过程中，通过终点检测的方法，当研磨界面从隔离介质层14过渡到抛光阻挡层13的时候停止抛光。抛光阻挡层13的厚度决定了CMP工艺允许的过度抛光量，并使抛光过程不至于把衬底10的有源区11暴露并带来损伤。

化学机械抛光工艺中主要检测参数包括：磨除速率(Removal Rate)，研磨均匀性(Uniformity)以及缺陷量(Defect)。对于化学机械抛光而言，主要的缺陷种类包括表面小颗粒、表面刮伤、研磨剂残留等。这些缺陷将直接影响最终集成电路产品的良率。

由于引起缺陷的原因复杂多变，在实际生产过程中，准确、及时的发现缺陷及其产生的原因是改善良率的前提条件。对于表面划伤缺陷来说，一方面可能是由CMP工艺本身的研磨垫和研磨液导致，另一方面也可能由CMP工艺之前的其他工艺引起，因此，如何提供一种快速、准确确定缺陷种类的缺陷检测方法，成为改善CMP工艺可靠性、提高产能的关键。

发明内容

本发明解决的问题是如何提供一种快速、准确确定缺陷产生原因的缺陷检测方法，改善CMP工艺可靠性并提高产能。

本发明解决的另一种问题是如何提供一种浅沟槽隔离的制作方法，能够改善工艺可靠性并提高产能。

为解决上述问题，本发明提供一种CMP工艺缺陷检测方法，包括：

提供基底，所述基底具有至少两个开口，所述开口之间具有半导体结构，所述半导体结构上具有研磨阻挡层；

在所述开口内的基底表面和研磨阻挡层上覆盖介质层；

进行CMP工艺去除所述研磨阻挡层之上的介质层，从而平坦化所述基底表面，然后去除所述研磨阻挡层；

在开口内覆盖介质层之前或者去除研磨阻挡层之后，测量所述半导体结构的关键尺寸；

检测CMP工艺后基底表面是否具有划痕缺陷，如果是，则进行下一步；

判断所述半导体结构的关键尺寸是否大于预设值，如果是，确定所述划痕缺陷由标记刻蚀过程引入。

所述判断半导体结构的关键尺寸是否大于预设值的步骤还包括：如果否，则确定所述划痕缺陷由CMP工艺本身引入。

所述开口为沟槽或通孔。

所述开口为浅沟槽，所述半导体结构为有源区。

所述关键尺寸是否大于预设值决定所述CMP工艺中是否采用反型掩膜层工艺。

所述反型掩膜层工艺包括以下步骤：

形成介质层之后，在所述介质层上形成反型掩膜层；

在所述反型掩膜层中形成所述半导体结构的图案；

以具有半导体结构图案的反型掩膜层为刻蚀阻挡层，刻蚀所述介质层；

去除所述反型掩膜层。

所述反型掩膜层中的半导体结构的图案相对于半导体结构具有缩减尺寸，所述预设值为光刻胶缩减尺寸的两倍。

所述测量半导体结构的关键尺寸采用非破坏式的测量方法。

还提供一种浅沟槽隔离的制作方法，包括以下步骤：

提供半导体衬底，所述半导体衬底具有多个有源区。

在所述半导体衬底表面形成研磨阻挡层。

在所述半导体衬底内多个有源区之间形成浅沟槽。

在所述浅沟槽内和研磨阻挡层上的半导体衬底表面形成介质层。

进行CMP工艺去除所述研磨阻挡层之上的介质层，留下浅沟槽内的介质层，从而平坦化所述基底表面，最后去除所述研磨阻挡层。

在沟槽内覆盖介质层之前或者去除研磨阻挡层之后，测量所述有源区的关键尺寸。

当CMP工艺后基底表面具有划痕缺陷时，判断所述有源区的关键尺寸是否大于预设值，如果是，确定所述划痕缺陷由标记刻蚀过程引入；如果否，则确定所述划痕缺陷由CMP工艺本身引入。

根据上述步骤确定的缺陷引起的原因，采取相应的解决措施以减少划痕缺陷。

与现有技术相比，上述技术方案具有以下优点：

通过上述检测方法，测量有源区关键尺寸，无需破坏基底，判断所述半导体结构的关键尺寸是否大于预设值，即可确定划痕缺陷产生的原因，能够快速、准确的确定缺陷产生原因，进而针对不同的原因采取有针对性的措施，从而改善CMP工艺可靠性并提高产能。

所述浅沟槽隔离的制作方法中的CMP工艺可以迅速、准确的确定缺陷引起的原因，采取相应的解决措施提高减少划痕缺陷，进而提高产能。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1现有的一种STI CMP工艺的示意图；

图2为实施例一中CMP工艺缺陷检测方法的流程图；

图3至图9为实施例一中CMP工艺缺陷检测方法的示意图；

图10为实施例二中CMP工艺后基底器件区的电子显微俯视图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

本发明的主要贡献在于，发现了引起CMP工艺划痕缺陷的原因之一(即打标产生的威胁颗粒)与特定半导体结构(例如有源区)关键尺寸之间的关系，继而通过检测有源区的关键尺寸，即可确定引起CMP工艺划痕缺陷的原因。

以下结合附图详细说明本发明的具体实施方式。

实施例一

本实施例以浅沟槽(STI)的CMP工艺过程为背景，详细说明CMP工艺缺陷的检测方法。图2为本实施例中提供的CMP工艺缺陷检测方法的流程图，图3至图9为本实施例中提供的CMP工艺缺陷检测方法的示意图，如图所示，所述方法包括：

步骤S1：提供基底100，所述基底100具有多个开口101，各个开口101之间具有半导体结构102，所述半导体结构102上具有研磨阻挡层103；本实施例中，所述开口101为浅沟槽，多个浅沟槽101之间的半导体结构102为有源区，所述研磨阻挡层103例如为氮化硅层，参见图3。

所述基底100例如为单晶硅衬底，也可以为其他元素半导体材料，例如锗或硅锗(SiGe)，也可以为化合物半导体材料，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或其组合，也可以是绝缘体上硅(SOI)；优选的，所述浅沟槽101内还具有垫氧化层，用于修复沟槽表面应力并提高后续沉积的介质层与基底100之间的附着力。

步骤S2：测量所述有源区102关键尺寸，即有源区102的宽度D(见图3)；由于浅沟槽101的侧壁与基底100表面并不垂直，而是具有一定的角度，则有源区102的宽度D可以为相邻浅沟槽顶部的侧壁间的距离，也可以为浅沟槽顶部侧壁间距和底部侧壁间距的平均值。

优选的，所述有源区102的宽度D从电子显微俯视图中直接测量，这种方式为非接触式测量，对产品没有破坏性损伤；可选的，所述有源区102的宽度也可以截取芯片测试区，由电子显微剖视图中测量。

步骤S3：如图4所示，在所述浅沟槽101内的基底100表面和研磨阻挡层103上覆盖介质层104；该介质层104填充入浅沟槽101内后用于实现多个有源区102之间的隔离绝缘，所述介质层104的材料为氧化硅或掺杂氧化硅，例如，PSG、BSG等，该介质层104例如采用化学气相沉积法形成，优选的，所述化学气相沉积法为高密度等离子体化学气相沉积法(HDPCVD)。

步骤S4：进行CMP工艺去除所述研磨阻挡层103之上的介质层104，留下浅沟槽101内的介质层104，从而平坦化所述基底表面；然后去除研磨阻挡层103。

在0.18微米技术节点中，该步骤S4可以采用有源区反型掩膜层(Activearea Reverse mask)的工艺，而所述有源区102的关键尺寸是否大于预设值决定了所述CMP工艺中是否采用有源区反型掩膜层的工艺，当基底上具有关键尺寸大于预设值的有源区(即AR有源区102a)时，则需要采用有源区反型掩膜层的工艺，该工艺在CMP工艺前先通过刻蚀去除部分介质层，从而为STI CMP获得更大的工艺窗口。

具体的，如图5所示，在所述介质层104上形成AR光刻胶层105，曝光、显影后在所述AR光刻胶层105中形成AR有源区102a的图案，其中，AR有源区102a关键尺寸大于预设值。

如图6所示，以所述AR光刻胶层105为刻蚀阻挡层，对介质层104进行刻蚀，刻蚀停止在所述研磨阻挡层103，从而去除AR有源区102a上的介质层104。

对于AR有源区来说，当其关键尺寸大于预设值时，其在AR光刻胶层105图案中的关键尺寸相对实际的关键尺寸有一定缩减尺寸SD。所述预设值为AR光刻胶层中AR有源区图案缩减尺寸SD两倍，例如图6所示，SD＝0.8微米，则AR有源区关键尺寸的预设值为1.6微米，图6中AR有源区的关键尺寸为2.4微米，大于预设值1.6微米，所以在CMP工艺前需要采用有源区反型掩膜层(Active area Reverse mask)的工艺。

换言之，当有源区关键尺寸大于缩减尺寸的两倍时，可以采用AR光刻胶层，发明人研究发现，采用AR光刻胶层是引起CMP工艺划痕缺陷的原因之一，如图7所示，晶片激光打标的步骤中会产生如图中所示的颗粒缺陷106a、106b，这些颗粒缺陷可能会散落到基底的器件区中，如图8所示，一部分颗粒106a会在清洗工艺中被去除，而另一部分颗粒106b会落入反型掩膜层工艺中在介质层内形成的通道A，成为威胁颗粒。

如图9所示，后续CMP工艺中，这些威胁颗粒106b随着研磨的推进，逐步进入下面研磨阻挡层，直到进入研磨阻挡层下面的有源区表面形成划痕。可见，上述威胁颗粒是有别于CMP工艺本身引入划痕缺陷的另一因素。也就是说，只要采用了AR掩膜层工艺，在STI CMP之后就会产生由上述威胁颗粒引起的划痕缺陷，因此，通过检测有源区的关键尺寸是否大于设定值即可确定划痕缺陷产生的原因，采取相应的措施提高良率。

步骤S5：检测CMP工艺后基底表面是否具有划痕缺陷，如果是，则进行步骤S6，如果否，则继续检测其他缺陷。

步骤S6：判断所述有源区的关键尺寸是否大于预设值，如果是，确定所述划痕缺陷由标记刻蚀过程引入。

具体的，正如步骤S4中阐述的那样，CMP工艺后产生的划痕缺陷可能由AR掩膜层工艺引起，也可能由CMP工艺本身的研磨垫和研磨液引起，在步骤S6中，通过判断有源区的关键尺寸是否大于预设值，即可确定是否采用了AR掩膜层工艺，继而确定划痕缺陷由于打标过程产生的威胁颗粒引起。

对于所述有源区的关键尺寸是否大于预设值的判断结果，如果否，则确定所述划痕缺陷由CMP工艺本身引入。

由此可见，通过上述检测方法，在电子显微俯视图中测量形成浅沟槽后的有源区关键尺寸，无需破坏基底，即可确定划痕缺陷产生的原因，能够快速、准确的确定缺陷产生原因，进而针对不同的原因采取有针对性的措施，从而改善CMP工艺可靠性并提高产能。

本实施例中的检测方法以STI CMP过程为背景，所述开口为浅沟槽，所述半导体结构为有源区。实际上，也可以为其他CMP工艺，例如Poly CMP，PMD CMP、IMD CMP和金属CMP等，其中所述开口为沟槽或通孔。

上述反型掩膜层为AR光刻胶层，在本发明的其他实施例中也可以为AR硬掩膜层。

本实施例中，在形成浅沟槽之后、淀积介质层之前测量有源区的关键尺寸，实际上，也可以在STI CMP工艺之后测量有源区的关键尺寸，以下实施例详细说明。

实施例二

本实施例中提供的CMP工艺缺陷检测方法包括以下步骤：

步骤S11：提供基底，所述基底具有多个浅沟槽，各个浅沟槽之间具有有源区，所述有源区上具有研磨阻挡层。

步骤S12：在所述浅沟槽内的基底表面和研磨阻挡层上覆盖介质层，该介质层填充入浅沟槽内后用于实现多个有源区之间的隔离绝缘。

步骤S13：进行CMP工艺去除所述研磨阻挡层之上的介质层，留下浅沟槽内的介质层，从而平坦化所述基底表面，最后去除所述研磨阻挡层。

步骤S14：测量所述有源区关键尺寸，即有源区的宽度。

由于CMP工艺之后，参照图9所示，浅沟槽隔离区和有源区之间不仅材料不同而且在剖面方向上还具有台阶，因此，所述有源区的宽度可以从电子显微俯视图中直接测量有源区顶部的边界，这种方式为非接触式测量，对产品没有破坏性损伤。

图10为本实施例中CMP工艺后基底器件区的电子显微俯视图，其中，有源区的宽度D为9.8微米。

步骤S15：检测CMP工艺后基底表面的是否具有划痕缺陷，如果是，则进行步骤S16，如果否，则继续检测其他缺陷。

步骤S16：判断所述有源区的关键尺寸是否大于预设值，如果是，确定所述划痕缺陷由标记刻蚀过程引入；如果否，则确定所述划痕缺陷由CMP工艺本身引入。

本实施例CMP工艺检测方法的各个步骤的具体实现过程与实施例一类似，在此不再一一赘述。

本发明还提供一种浅沟槽隔离的制作方法，以下详细说明。

实施例三

所示浅沟槽隔离的制作方法包括以下步骤：

步骤S21：提供半导体衬底，所述半导体衬底具有多个有源区。

步骤S22：在所述半导体衬底表面形成研磨阻挡层。

步骤S23：在所述半导体衬底内多个有源区之间形成浅沟槽。

步骤S24：测量所述浅沟槽之间有源区的关键尺寸。

步骤S25：在所述浅沟槽内和研磨阻挡层上的半导体衬底表面形成介质层。

步骤S26：进行CMP工艺去除所述研磨阻挡层之上的介质层，留下浅沟槽内的介质层，从而平坦化所述基底表面，最后去除所述研磨阻挡层。

步骤S27：当CMP工艺后基底表面具有划痕缺陷时，判断所述有源区的关键尺寸是否大于预设值，如果是，确定所述划痕缺陷由标记刻蚀过程引入；如果否，则确定所述划痕缺陷由CMP工艺本身引入。

步骤S28：根据上述步骤确定的缺陷引起的原因，采取相应的解决措施以减少划痕缺陷。

本发明的其他实施例中，所述步骤24可以在CMP工艺(步骤26)之后进行。

此外，所述步骤23之后，还可以包括在所述浅沟槽内形成垫氧化层，用于修复表面应力。上述浅沟槽隔离的制作过程步骤21-23、25-26的具体步骤可以结合现有技术的各种方法，均可实现本发明的效果，也属于本发明的保护范围。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种CMP工艺缺陷检测方法，其特征在于，包括：

提供基底，所述基底具有至少两个开口，所述开口之间具有半导体结构，所述半导体结构上具有研磨阻挡层；

在所述开口内的基底表面和研磨阻挡层上覆盖介质层；

进行CMP工艺去除所述研磨阻挡层之上的介质层，从而平坦化所述基底表面，然后去除所述研磨阻挡层；

在开口内覆盖介质层之前或者去除研磨阻挡层之后，测量所述半导体结构的关键尺寸；

检测CMP工艺后基底表面是否具有划痕缺陷，如果是，则进行下一步；

判断所述半导体结构的关键尺寸是否大于预设值，如果是，确定所述划痕缺陷由标记刻蚀过程引入。

2.根据权利要求1所述的CMP工艺缺陷检测方法，其特征在于，所述判断半导体结构的关键尺寸是否大于预设值的步骤还包括：如果否，则确定所述划痕缺陷由CMP工艺本身引入。

3.根据权利要求2所述的CMP工艺缺陷检测方法，其特征在于，所述开口为沟槽或通孔。

4.根据权利要求2所述的CMP工艺缺陷检测方法，其特征在于，所述开口为浅沟槽，所述半导体结构为有源区。

5.根据权利要求1所述的CMP工艺缺陷检测方法，其特征在于，所述关键尺寸是否大于预设值决定所述CMP工艺中是否采用反型掩膜层工艺。

6.根据权利要求5所述的CMP工艺缺陷检测方法，其特征在于，所述反型掩膜层工艺包括以下步骤：

形成介质层之后，在所述介质层上形成反型掩膜层；

在所述反型掩膜层中形成所述半导体结构的图案；

以具有半导体结构图案的反型掩膜层为刻蚀阻挡层，刻蚀所述介质层；

去除所述反型掩膜层。

7.根据权利要求6所述的CMP工艺缺陷检测方法，其特征在于，所述反型掩膜层中的半导体结构的图案相对于半导体结构具有缩减尺寸，所述预设值为光刻胶缩减尺寸的两倍。

8.根据权利要求1～7任一项所述的CMP工艺缺陷检测方法，其特征在于，所述测量半导体结构的关键尺寸采用非破坏式的测量方法。

9.一种浅沟槽隔离的制作方法，其特征在于，包括以下步骤：

提供半导体衬底，所述半导体衬底具有多个有源区，并在所述半导体衬底表面形成研磨阻挡层；

在所述半导体衬底内多个有源区之间形成浅沟槽；

在所述浅沟槽内和研磨阻挡层上的半导体衬底表面形成介质层；

进行CMP工艺去除所述研磨阻挡层之上的介质层，留下浅沟槽内的介质层，从而平坦化所述基底表面，最后去除所述研磨阻挡层；

在沟槽内覆盖介质层之前或者去除研磨阻挡层之后，测量所述有源区的关键尺寸；

当CMP工艺后基底表面具有划痕缺陷时，判断所述有源区的关键尺寸是否大于预设值，如果是，确定所述划痕缺陷由标记刻蚀过程引入；如果否，则确定所述划痕缺陷由CMP工艺本身引入；

根据上述步骤确定的缺陷引起的原因，采取相应的解决措施以减少划痕缺陷。

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