CN106415806A - Soi基板的评估方法 - Google Patents
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Abstract
本发明涉及一种SOI基板的评估方法，包含：预先于测定用SOI基板形成装置，求取测定用SOI基板的接口状态密度与施加高周波时漏功率的关系，或是将接口状态密度换算为电阻而求取换算的电阻与该漏功率的关系；测定评估对象SOI基板的接口状态密度而求取接口状态密度，或是求取基于接口状态密度所换算得出的电阻；以及借由测定评估对象SOI基板的接口状态密度，基于预先求取接口状态密度与漏功率的关系，评估评估对象SOI基板的漏功率，或是借由测定评估对象SOI基板的接口状态密度所换算的电阻，基于预先求取电阻与漏功率的关系，评估评估对象SOI基板的漏功率。如此，不实际测定高周波特性，借由尽可能简单的方法评估适合高周波的基板。
Description
技术领域
本发明涉及以单结晶硅晶圆(single crystal silicon wafer)贴合制作的SOI(Silicon on Insulator)基板，更详细涉及使用于制作高周波用装置等的SOI基板的评估。
背景技术
由于行动装置与无线通信急速地普及，作为通讯接口的主要用途的RF(RadioFrequency；高周波)装置引起注意，被认为往后也会发展。近年于携带装置与个人计算机上采用低耗电量装置的情形持续地进展，在此状况下，使用SOI基板则有减低泄漏电流(leakage current)所致的降低耗电量的好处。而且，被认为以SoC(System on a Chip)等来组装RF装置，在RF晶体管(transistor)的特性上，使用SOI晶圆有减少装置间串音(crosstalk)的优点。
在此，串音是装置间的非期望的电子讯号的传递。例如通过装置配线间的电容器(capacitor)或是晶圆传递电子讯号。虽然晶圆的电阻越高串音会越少，但实际上，无法极端地提高装置形成部的晶圆电阻。
然而，使用SOI基板则因于SOI层与基底晶圆(base wafer)间存在嵌入的氧化膜层(BOX层)的缘故，可减少串音的发生。另外，于成为BOX层基底的基底晶圆未制作装置，即不受制作装置上的限制而可使用高电阻的晶圆，借此可提升高周波的特性。
但是，使用高电阻晶圆的情形下，依照于SOI层制作的源极(Source)、漏极(Drain)与其他电子电路的配置，施加电场(electric field)于BOX层，有在BOX层与基底晶圆的接口上产生反转层(inversion layer)的案例。在这样的情形下，因为会对高周波特性带来不良的影响，不论是否使用高电阻晶圆，皆无法得到期望的高周波特性。再者，一般来说，高电阻使用1000Ω·cm以上的基板者较多。
作为其对策，借由提高接口状态密度(interface state density，以下也被称为Dit)，使载体(carrier)被捕捉于接口状态(Interface state)而防止反转层所致的高周波特性的劣化。
作为这样的技术，已知例如：于BOX层与基底晶圆的交界面，导入多晶硅(polysilicon)层与氮氧化物之类的中间层(陷阱层)，不让反转层形成，可得到有良好高周波特性的SOI晶圆的技术(例如专利文献1，2、非专利文献1)。
另外，使用与成为SOI层的硅晶圆拥有不同表面定向(surface orientation)的硅晶圆作为基底晶圆，防止高周波特性劣化的方法等也已被介绍(例如专利文献3)。
上述技术是为了得到良好的高周波特性所必须的技术。评估其技术时，例如：虽可用展布电阻分析(spreading resistance analysis,SRA)或其他方法测定基板的电阻，但没有直接测定BOX层正下方的陷阱层(机能层)的特性的评估方法。因此，存在只有以制作实际的装置测定漏功率等而评估高周波特性的方法的问题。
〔现有技术文献〕
〔专利文献〕
〔专利文献1〕日本特表2007-507093号公报
〔专利文献2〕日本特表2007-507100号公报
〔专利文献3〕日本特表2009-231376号公报
〔非专利文献〕
〔非专利文献1〕D.Lederer et.al.,“Effective resistivity of fully-processed SOI substrates”Solid-State Electronics.,49,491(2005).
〔非专利文献2〕SEMICONDUCTOR MATERIAL AND DEVICE CHARACTERZATION,D.K.Schroder,JOHNWILEY&SONS,INC.,PUBLICATION 2006
〔非专利文献3〕H.J.Hovel,“Si film electrical characterization in SOIsubstrates by the HgFET technique”,Solid-State Electron,47,1311(2003)
发明内容
〔发明所欲解决的问题〕
鉴于上述的问题，本发明的目的是提供不形成实际的装置来测定高周波特性，而尽可能以简单的方法评估适合高周波装置的SOI基板的方法。
〔解决问题的技术手段〕
为达成上述的目的，本发明提供一种SOI基板的评估方法，用于对评估对象的SOI基板施加高周波时评估高周波特性的方法，包含下列步骤：
预先于测定用SOI基板形成装置，求取该测定用SOI基板的接口状态密度与施加高周波时的漏功率的关系，或是将该接口状态密度换算为电阻而求取该换算的电阻与该漏功率的关系；
测定该评估对象SOI基板的接口状态密度而求取接口状态密度，或是求取基于该接口状态密度所换算得出的电阻；以及
借由该经测定的该评估对象的SOI基板的该接口状态密度，基于该预先求取的接口状态密度与漏功率的关系，评估该评估对象的SOI基板的漏功率，或是借由该经测定的该评估对象的SOI基板的该接口状态密度所换算的电阻，基于预先求取的电阻与漏功率的关系，评估该评估对象的SOI基板的漏功率。
这种方法不透过实际形成装置来测定高周波特性，可于SOI基板的阶段简单地评估适合高周波装置的SOI基板。
〔对照现有技术的功效〕
如上述说明，本发明能够不制作实际的装置，而简单地评估SOI基板是否适合高周波用装置。另外，由晶圆规范换算成一般的电阻，以简单的数值规定作为指标的电阻也变得可行。
附图简要说明
图1是显示关于本发明的测定用及评估用的SOI基板的一个实施方式的概略图。
图2是比较于SOI基板的BOX层的正下方有无陷阱层的一个实施方式。
图3是显示于本发明预先求取的测定用SOI基板的接口状态密度与施加高周波时的漏功率的关系的一个实施方式的图。
图4是显示于本发明预先求取的将接口状态密度换算成电阻的该经换算的电阻与漏功率的关系的一个实施方式的图。
图5是显示关于本发明的经由拟金属氧化物半导体场效晶体管(Pseudo-MOSFET)算出接口状态密度的一个实施方式的图。
具体实施方式
以下关于本发明进行详细说明，但本发明并不限定于此。
(第1实施例)
于第1实施例，于最初利用测定用SOI基板，进行预先求取接口状态密度与施加高周波时的漏功率的关系的步骤。
测定用SOI基板是为准备出与评估用SOI基板5相同的物品，该物品具有：如图1所示的SOI层1、氧化硅膜的BOX层2、基底晶圆4及抑制BOX层2与基底晶圆4交界处的载体的产生的陷阱层3。
然后，测定该测定用SOI基板5的接口状态密度，求取接口状态密度。再者，接口状态密度的测定可用记载于非专利文献2及3的使用水银电极的疑似MOSFET法进行。或是，在用碱性液体去除SOI层时，以记载于非专利文献2的CV法测定接口状态密度。
此外，于测定用SOI基板上形成装置，施加高周波，测定此时的漏功率。
利用这样所测定的SOI基板5的接口状态密度与施加高周波时的漏功率，预先求取二者间的相关关系。
接下来，进行测定评估对象的SOI基板的接口状态密度而求取接口状态密度的步骤。
首先，准备成为评估对象的SOI基板。成为评估对象的SOI基板也如图1所示是具有SOI层1、BOX层2、陷阱层3及基底晶圆4的SOI基板5。测定此评估对象的SOI基板5的接口状态密度，求取接口状态密度。再者，接口状态密度的测定，可借由如同上述的使用水银电极的疑似MOSFET法或是CV法测定。
接下来，进行评估该评估对象的SOI基板的漏功率的步骤。
如同上述，基于预先求取测定用SOI基板的接口状态密度与漏功率的关系，以测定的评估用SOI基板的接口状态密度，可预测并评估该评估用SOI基板的漏功率进行评估。
如此一来，本发明不用在评估用的SOI基板上制作实际的装置，就可评估SOI基板的漏功率，即可评估高周波的特性。
(第2实施例)
第2实施例中，最初预先进行基于测定用SOI基板的接口状态密度的测定结果，求取换算的电阻与漏功率的关系的步骤。
将接口状态密度换算成电阻，可依下述的方法进行。
从公式1的关系，能够从接口状态密度求取SSL(Subthreshold Slope)的值。此时，SSL是如图5所示定义出电流(Id)增加一位数时的电压(Vg)的变化。再者，Cox表示BOX层容量，CSi表示SOI层容量。
将该SSL定义成由接口状态密度求取的电阻RD(与公式2的电阻部分的V/I相当)，从此电阻RD换算成通常的电阻。此时的换算系数可借由高周波测定的结果求取(公式2、3)。再者，ρ表示电阻率，RSP表示展布电阻。
【公式1】
【公式2】
【公式3】
r：探针尖端半径
此外，于测定用SOI基板上形成装置，施加高周波，测定此时的漏功率。
通过利用基于接口状态密度的测定结果所换算的电阻，及借由测定求得的施加高周波时的漏功率的方式，预先求得两者间的相关关系。
进行借由经测定的评估对象的SOI基板的接口状态密度所换算的电阻，基于预先求取的电阻与漏功率的关系，对评估对象SOI基板的漏功率进行评估的步骤。
此时，测定评估对象的SOI基板的接口状态密度，将得到的接口状态密度，与上述同样地换算成电阻。
如此一来，从评估用的SOI基板的接口状态密度所换算的电阻，基于预先求取的电阻与漏功率的关系，可预测并评估该评估对象的SOI基板的漏功率。
如此一来，借由本发明，不用于评估用的SOI基板上实际地制作装置，即可评估SOI基板的漏功率。此外，因接口状态密度换算成电阻的缘故，以电阻作为一基准来表示基板的特性也变得可能。
以下，以本发明的实施例对本发明进行更具体的说明，但本发明并不限定于此。
将掺有电阻率1000Ω·cm的硼的直径200mm的单结晶硅晶圆作为基底晶圆，对于该基底晶圆，将作为原料气体的三氯硅烷(Trichlorosilane)而以1150℃、生长时间3分钟，生长3μm的多结晶层。之后，将甲硅烷(monosilane)作为原料，而以570℃、生长时间90分钟，生长0.5μm的多结晶层，作为陷阱层。
对于该晶圆，于掺有电阻率1000Ω·cm的硼的直径200mm的硅晶圆上，以Pyro氛围1150℃、6小时的处理，形成1000nm的氧化膜，贴合作为BOX层的接合晶圆(bond wafer)，进行结合热处理。之后，借由研磨使SOI层薄膜化成160nm，制作SOI基板。并以同样的方法制作多个SOI基板。
经改变接口状态密度的多个SOI基板的接口状态密度，利用记载于非专利文献2、3中的使用水银电极的疑似MOSFET法测定。
接下来，为了测定漏功率，于用碱性蚀刻(alkaline etching)去除SOI基板的SOI层时，将Al以2μm的厚度气相沉积于此。并且进行光刻(Photolithography)，形成CPW(Coplanar Waveguides)。
测定漏功率的装置，于测定用的SOI基板上，150μm×50μm的Al电极以各电极间间隔100μm所形成。
然后，施加高周波于经形成装置的测定用SOI基板，针对输入电源测定Al电极间的漏功率。以施加的高周波的频率在1×108～1×1011Hz的范围进行测定。由漏功率的频率相关性数据中，采用被认为良好反映出基板的差异的1GHz(1×109HZ)作为漏功率的代表值，求取图3的关系。
此外，如同上述基于测定、求出的接口状态密度，求取换算的电阻。
此时，厚度160nm的SOI层容量Csi为6.53×10-8F、厚度100nm的BOX层Cox为7.195×10-8F。代入公式1，求得接口状态密度为1×1012cm-2eV-1时，SSL为0.15；接口状态密度为1×1011cm-2eV-1时，SSL为0.015；接口状态密度为1×1010cm-2eV-1时，SSL为0.0015。
进一步，于这次的范例中，以与高周波的关系将SSL换算成电阻时的系数设定为10000，将SSL换算成电阻。如此一来，基于施加1GHz时测定的BOX层与基底晶圆的接口状态密度，求取换算的电阻。并求取上述换算的电阻与漏功率之间的关系，表示于图4。
之后，与上述相同的方法制作评估对象的SOI基板。针对评估对象的SOI基板，其接口状态密度以疑似MOSFET法测定。自该经测定的接口状态密度，基于预先求取的图3的接口状态密度与漏功率的关系，可对施加高周波于该评估对象的SOI基板时的漏功率进行评估。
再者，基于该经测定的评估用SOI基板的接口状态密度，如同上述求取换算的电阻。由该换算的电阻，基于预先求取的图4的电阻与漏功率的关系，可对施加高周波于该评估对象的SOI基板时的漏功率进行评估。
如同上述，由于预先求取接口状态密度与漏功率的关系，或是电阻与漏功率的关系，利用此关系，不形成如图2所示般因陷阱层的有无所致的漏功率的差异等的装置，从评估用的SOI基板的接口状态密度或接口状态密度换算的电阻来预测，可进行正确地评估。其结果，可用简单的方法作出正确的评估。
再者，本发明并不限定于上述的实施例。上述实施例为举例说明，具有与本发明的申请专利范围所记载的技术思想实质上同样的构成，产生相同的功效，不论为何物皆包含在本发明的技术范围内。
Claims (1)
1.一种SOI基板的评估方法，是用于对评估对象的SOI基板施加高周波时评估高周波特性的方法，包含下列步骤：
预先于测定用SOI基板形成装置，求取该测定用SOI基板的接口状态密度与施加高周波时的漏功率的关系，或是将该接口状态密度换算为电阻而求取该换算的电阻与该漏功率的关系；
测定该评估对象SOI基板的接口状态密度而求取接口状态密度，或是求取基于该接口状态密度所换算得出的电阻；以及
自该经测定的该评估对象的SOI基板的该接口状态密度，基于该预先求取的接口状态密度与漏功率的关系，评估该评估对象的SOI基板的漏功率，或是自该经测定的该评估对象的SOI基板的该接口状态密度所换算的电阻，基于该预先求取的电阻与漏功率的关系，评估该评估对象的SOI基板的漏功率。
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| JP2006013100A (ja) * | 2004-06-25 | 2006-01-12 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの評価方法 |
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