TWI739720B - 用於評估半導體結構的方法 - Google Patents

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Abstract

本發明揭示用於評估具有一電荷捕捉層之一半導體結構之品質以(例如)判定該結構是否適於用作一射頻裝置的方法。該評估方法之實施例可涉及在一初始狀態處及在其中電荷載子經產生之一受激狀態處量測一靜電參數。

Description

用於評估半導體結構的方法
本發明之領域係關於用於評估具有一電荷捕捉層之一半導體結構之品質以(例如)判定該電荷捕捉層效率以(例如)判定該結構是否適於用於一射頻裝置中的方法。該方法可涉及在藉由照明產生電荷載子的同時量測一靜電參數。該靜電參數可用以判定電荷捕捉層效率。
半導體晶圓用於半導體裝置(諸如積體電路(IC)晶片、絕緣體上矽(SOI)晶圓及射頻-SOI (RF-SOI)晶圓)之生產中。通常，用於RF-SOI之半導體晶圓包含一高電阻率基板，其可受一高導電率反轉或累積層之形成影響。本發明或累積層阻礙半導體裝置之效能。
在一些製程中，一層(諸如一多晶矽層)經沉積至半導體晶圓之一表面上以提供一密度電荷捕捉且藉此禁止高導電率反轉或累積層之形成。例如，層可經沉積至形成高電阻率基板與一埋藏氧化物(BOX)之間的介面的一表面上以阻礙電荷跨介面移動。
在半導體結構中之電荷捕獲之有效性取決於多個因數，包含晶體缺陷之密度、多晶矽結構(晶粒大小)、多晶矽沉積[CVD]條件、多晶矽至矽基板介面之狀態、摻雜位準、電阻率、介面狀態、表面污染物及在裝置製造期間應用之熱處理。為確保一合適電荷捕捉效率，在用於RF裝置應用之電荷捕捉層半導體晶圓之製造期間仔細控制及監測大量技術參數。電荷捕捉效率之一量測係電荷捕捉層半導體結構製造之品質控制中的一重要組分。
量測半導體晶圓中之電荷捕捉效率之習知方法係基於測試射頻(RF)裝置效能。RF裝置建立於晶圓之頂部上且接著被測試。RF裝置製造之製程涉及許多技術步驟且耗時。對晶圓處理之品質之回饋經延遲且此可引起晶圓製造中之顯著產量及良率損失。
仍需要用於評估一半導體結構之品質之方法(諸如用於射頻裝置中)，且特定言之相對較快、非破壞性及不需要RF裝置製造之方法。
此節旨在介紹讀者可關於在下文中描述及/或主張之本發明之各種態樣的技術的各種態樣。據信此討論能夠幫助提供讀者背景資訊以促進本發明之各種態樣的一較佳瞭解。因此，應瞭解此等陳述在此意義上閱讀且非作為先前技術之認可。
本發明之一個態樣係關於一種用於評估一半導體結構之品質的方法。該半導體結構具有一前表面及大體上平行於該前表面之一背表面。該半導體結構包括一電荷捕捉層。該結構經照明以產生電荷載子於該半導體結構中。在照明該結構以產生電荷載子於該半導體結構中期間或之後量測該結構之一靜電參數。該靜電參數選自由(1)該結構之電容及(2)該半導體結構之前端與一電極之間的電壓電位之一差組成的群組。基於該結構之該經量測靜電參數而評估該半導體結構之該品質。
本發明之另一態樣係關於一種用於評估一半導體結構之品質之方法。該半導體結構具有一前表面及大體上平行於該前表面之一背表面。該半導體結構包括一電荷捕捉層。量測該結構之一初始靜電參數。該靜電參數選自由(1)該結構之該電容及(2)該半導體結構之前端與一電極之間的電壓電位之一差組成的群組。電荷載子經產生該半導體結構中。 在產生電荷載子於該結構中期間或之後量測該結構之一受激靜電參數。該受激靜電參數相同於該初始電子參數。
對本發明之上述提及的態樣進行註釋之特徵存在各種改善。另外的特徵亦可併入本發明之上述態樣。此等改善及額外的特徵可個別或以任何組合存在。舉例而言，以下關於本發明之所闡釋的實施例之任一者所論述之各種特徵可單獨或以任意組合併入本發明之上述態樣之任一者。
相關申請案之交互參考
本申請案主張2017年2月10日申請之美國臨時專利案第62/457,699號之權利，該案全文以引用的方式併入本文中。
本發明之提供係關於用於評估一半導體結構之品質以(例如)判定一電荷捕捉層之效率以判定該結構用於射頻裝置中之適用性的方法。可經評估之合適結構包含具有一電荷捕捉層及分層結構之主體層，諸如具有一電荷捕捉層之絕緣體上矽結構。一例示性結構1經展示於圖1中且包含一處理層5 (亦指稱處理「晶圓」5)、一裝置層9 (通常一矽裝置層)及經安置於裝置層9與處理層5之間的一介電層或「埋藏氧化物」層13。一電荷捕捉層17經安置於處理層5與介電層13之間。結構1具有一前表面25及大體上平行於前表面25且垂直於結構1之一中心軸之一背表面30。
該等電荷捕捉絕緣體上矽結構可藉由用於製備此等結構之已知方法之任何者製備。熟習此項技術者大體上已知多層結構及特定言之絕緣體上矽結構及用於產生絕緣體上矽結構之方法(例如，參見美專利案第5,189,500號；第5,436,175號及第6,790,747號，其等之各者為所有相關及一致目的以引用的方式併入本文中)。在用於製造一多層結構之一例示性製程中，兩個單獨結構沿一接合介面接合在一起而製備，且該施體結構沿不同於該接合介面且已經由一植入技術而形成之一間隔平面(即「分裂平面」)蝕刻或脫層(即分裂)。一個結構通常指稱「處理」結構且另一者通常指稱「施體」結構。在處理之後，該所得分層半導體結構包含一裝置層且支撐該裝置層之一處理層。
SOI結構包含經安置於處理晶圓5與裝置層9之間的一進一步介電層13。該介電層可在將該施體及處理接合在一起之前經形成於該施體及/或操作結構之接合表面上。該介電層13可為適合用於一SOI結構中之任意電絕緣材料(諸如包括二氧化矽(SiO 2)、氮化矽(Si 3N 4)、氧化鋁或氧化鎂之一材料)。在一些實施例中，介電層13係SiO 2(即，該介電層基本上包括SiO 2)。然而，注意到在一些例項中，對該介電層使用具有高於純SiO 2的熔點(即，高於約1700℃)之一熔點之一材料可能係替代性較佳的。此等材料之實例係氮化矽(Si 3N 4)、氧化鋁及氧化鎂。
該處理晶圓可包括選自由矽、碳化矽、鍺化矽、砷化鎵、氮化鎵、磷化銦、砷化銦鎵、鍺及以上各者之組合組成之群組之一材料。在本發明之一些實施例中，用以產生該SOI結構之該等施體及/或處理晶圓由單晶矽組成且藉由自藉由丘克拉斯基(Czochralski)製程形成之錠切片該等晶圓而獲得。該處理晶圓及/或該施體晶圓(及所得SOI結構)可為適於用於由熟習此項技術者使用的任何直徑，包含(例如)200毫米、300毫米、大於300毫米或甚至450毫米直徑晶圓。
一般而言，該處理層可具有能夠提供充分結構一體性之任何厚度以允許該裝置層之分層。一般而言，該處理層可具有至少約100微米(通常至少約200微米)之一平均厚度，且可具有自約100微米至約900微米，或甚至自約500微米至約800微米之一厚度。在一些實施例中，該介電層(例如埋藏氧化物層)具有至少約10奈米(諸如在約10奈米與約10000奈米之間、在約10奈米與約5000奈米之間或在約100奈米與約800奈米之間)的一厚度。一般而言，該裝置層係在約0.01微米厚與20微米厚之間，諸如在0.05微米厚與20微米厚之間。
一電荷捕捉層17可藉由在接合之前沉積一半導體材料至該單晶矽半導體處理晶圓之該經暴露前表面上而形成。電荷捕捉層17之厚度可在約0.3微米與約5微米之間，諸如在約0.3微米與約3毫微米之間，諸如在約0.3微米與約2微米之間或在約2微米與約3微米之間。   該處理晶圓較佳包括在沉積之前之一經暴露氧化前表面層。適於用於形成一電荷捕捉層於一絕緣體上矽裝置中的半導體材料適當能夠形成一高度缺陷層於該經製造裝置中。此等材料包含多晶矽半導體材料及非晶半導體材料，任何可包含多晶矽或非晶矽(Si)、鍺化矽(SiGe)、由碳摻雜之矽(SiC)及鍺(Ge)。
如本文中所參考，「多晶」矽可指示包括具有隨機晶體定向之小矽晶體之一材料。多晶矽晶粒大小可小約20奈米。一般而言，多晶矽之晶粒大小越小，電荷捕捉層之缺陷越大。非晶矽包括矽之一非晶體同素形式，其缺乏短程階及長程階。具有不超過約10奈米之結晶度之矽晶粒亦可視作基本上非晶。該電荷捕捉層可具有至少約1000 Ohm-cm或至少約3000 Ohm-cm之一電阻率，諸如在約1000 Ohm-cm與約100000 Ohm-cm之間或在約1000 Ohm-cm與約10000 Ohm-cm之間。
用於沉積至該單晶矽半導體處理晶圓之可選經氧化前表面上之材料可藉由本技術中之已知方式沉積。例如，該半導體材料可使用有機金屬化學氣相沈積(MOCVD)、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強型化學氣相沈積(PECVD)或分子束磊晶法(MBE)沉積。用於LPCVD或PECVD之矽前驅體包含(例如)甲基矽、四烴基矽(矽烷)、丙矽烷、乙矽烷、正五矽烷、新戊二醇矽烷、四矽烷、二氯甲矽烷(SiH 2Cl 2)、四氯化矽(SiCl 4)。例如，多晶矽可在約550 °C與約690 °C之間的一溫度範圍中(諸如在約580 °C與預熱650 °C之間)藉由四氯化矽(SiH 4)而經沉積至該表面氧化物層上。該腔室壓力之範圍可自約70 mTorr至約400 mTorr。
非晶矽可在範圍大體上自約75 °C與約300 °C之間的溫度下藉由電漿增強化學氣相沈積(PECVD)沉積。鍺化矽(特定言之非晶鍺化矽)可在達至約300 °C之溫度下藉由化學氣相沉積沉積，藉由包含有機鍺化合物，諸如異丁基鍺烷、三氯化鍺烷及三氯二甲基胺基鍺烷。由碳摻雜之矽可在磊晶反應器中使用前驅體(諸如四氯化矽及甲烷)藉由熱電漿化學氣相沉積沉積。用於CVD或PECVD之合適碳前驅體包含(例如)甲基矽烷、甲烷、乙烷、乙烯。針對LPCVD沉積，甲基矽烷係一特別較佳前驅體，因為其提供碳及矽兩者。針對PECVD沉積，較佳前驅體包含矽及甲烷。在一些實施例中，該矽層可包括在一原子基礎上至少約1% (諸如在約1%與約10%之間)的一碳濃度。
在一些實施例中，半導體處理層5 (諸如一單晶矽處理晶圓)具有一相對較高最小主體電阻率或包含在包含此一高電阻率之電荷捕捉層17附近之一區域。高電阻率晶圓大體上自藉由 Czochralski方法或Float Zone方法生長之單晶錠切片。在一些實施例中，處理層5經摻雜以具有至少100 Ohm-cm或至少500 Ohm-cm，至少1000 Ohm-cm或甚至至少10000 Ohm-cm之一最小主體電阻率。用於製備高電阻率晶圓之方法在本技術中已知，且此等高電阻率晶圓可自商用供應商獲得，諸如SunEdison Semiconductor公司(St. Peters，MO；先前MEMC Electronic Materials公司)。可藉由揭示於美國專利案第8,846,493號中之方法在該處理晶圓中形成一高電阻率區域(與完全具有高電阻率之一晶圓相反)，該案為所有相關及一致目的以引用的方式併入本文中。
根據本發明之實施例，具有一電荷捕捉層之一半導體結構(例如主體晶圓或一絕緣體上矽結構)經評估以判定該電荷捕捉層之效率(例如，用於用於一射頻(RF)裝置中之適用性)。當藉由照明產生電荷載子時量測該靜電參數。
大體上，經評估之該結構(主體晶圓或SOI結構)之電荷捕捉層係連續的，即，該結構不具有裝置特徵，諸如溝槽、孔及類似者於該矽裝置層之表面上且不包含用於習知評估方法中之其他特徵(例如在矽層或box層之表面上之一共面波導)。
可根據本發明之實施例而量測之合適靜電參數包含(1)該結構之電容及(2)電壓電位之一差，諸如該半導體結構之前表面25 (圖1)與一電極35 (圖9)之間的電壓電位之差。
可藉由在該結構處引導能夠產生電子於矽中之任何光而產生電荷載子。針對在短於約1.1微米之波長處的光，該晶圓可以至少約50 mW/cm 2(且在其他實施例中，至少約100 mW/cm 2或甚至約200 mW/cm 2)之一強度照明。應注意，亦可使用長於約1.1微米之波長處的光；然而，在一些實施例中，相對於較短波長光(例如，至少約500 mW/cm 2或甚至至少約1000 mW/cm 2)應以一更高功率或一更長時間週期施加光。在一或多個實施例中，經由經定位於一帶式爐內或一快速熱退火設備內之雷射或加熱燈而提供照明。可較佳照明該結構之所有表面以流入電荷載子；然而，在本發明之一或多個實施例中，僅該結構之該前表面被照明。
在其中一雷射用以照明該晶圓以產生電荷載子的實施例中，可使用一個以上雷射波長。例如，一個波長可經選擇以延伸至該電荷捕捉層中(例如670奈米+/-300奈米)及一第二波長經選擇以延伸至該基板中(1015奈米+/- 400奈米)。在此方面，在其他實施例中，3個、4個、5個、6個、7個、8個或甚至更多波長可用以(例如)把該結構之一特定深度或區域作為目標。
在一些實施例中，該靜電參數(例如電壓或電容)經標準化至在一特定捕捉密度處之靜電參數(例如經標準化至不具捕捉層之一主體晶圓或SOI結構)。該靜電參數中之該經標準化差可經轉換成一「捕捉效率」(例如，當經標準化至不具有一捕捉層之結構之零捕捉條件時)。
在一些實施例中，一基線靜電參數經建立於所判定之電容或電壓電位之一可接受極限(例如最大值)。針對各經評估結構之該經量測差與該基線比較以判定該結構是否適於使用(例如用於一射頻裝置中)。
該靜電參數可經量測於該晶圓之多個位點(例如一第一位點、一第二位點、一第三位點等)處且該參數經平均化以判定該結構用於RF裝置中之適用性。替代地或另外，該電容或電壓位準可用以產生該結構之一狀態圖。
在一些實施例中，該結構之一初始或「靜止」靜電參數首先被量測。當產生電荷載子於該結構中時或在其之後，該結構之該靜電參數之一「受激」狀態隨後經量測。該初始靜電參數與該受激靜電參數之間的差經判定且用以判定該結構用於一RF裝置中之適用性。
當該結構係在一「靜止」狀態中時(即當不產生電荷載子時)，量測該初始靜電參數。可當不照明該結構時量測該靜電狀態。一旦該電容或電壓電位之初始值經量測，則電荷載子經產生於該半導體結構中。一旦電荷載子經產生，則當產生電荷載子時或短暫之後，經量測於該初始、靜止狀態處之該靜電參數再次經量測。該初始靜電參數與該受激靜電參數之間的差經判定以評估該結構用於一RF裝置中之適用性。如實例1及實例2中所繪示，電容或電壓電位中之一較小差指示該結構中之較佳電荷捕捉(即用於RF裝置之較佳適用性)且反之亦然。
如上文所陳述，該電荷捕捉層(CTL)之特性可係基於該經量測電壓信號(即，表面光子電壓或SPV)。可在該等少數載子之激發由一特定波長雷射所致之後執行評估。雷射波長可經選擇以穿透該CTL層(如同657奈米波長及/或更長波長)。相同波長可用於隨時間該等樣品之評估以使該資料可比較。同樣地，相同光注入位準可用以(與該經分配雷射功率相關)確保方法重複性/可再生性。
SPV信號評估可使用一習知SPV工具，實施至少兩個波長注入(例如657奈米及1013奈米)。經量測SPV信號等於/與該基於多晶矽CTL上之實際重組效率成比例。一般而言，該SPV信號越低，該CTL重組效率越高。在可由再結晶及/或金屬污染物所致之多晶矽層降級之情況下，該SPV信號期望增加指示該較低CTL層重組效率(參見圖9)。
該結構可在SPV特性期間經安裝於一接地平台上。如圖9中所展示，該SPV工具可包含一電極35 (例如透明電極)，其經定位於結構1之前表面25正上方。接著量測相對於接地之該結構之前表面25與電極35之間的電壓電位之差。
用於評估之SPV工具可使用預量測監測器樣本校準。工具校準幫助層評估以使用該等不同工具於單獨生產線中。SPV工具校準可利用SPV雷射功率參數掃描用於在不同注入(光激發)條件處量測監測器樣本。每工具之不同固定注入位準可用以具有相同CTL層SPV信號評估結果。圖10代表基於SPV雷射功率校準之兩個SPV工具相關性。
在一些實施例中，一較高波長SPV雷射之使用(如同1013奈米，穿透該多晶矽層至高電阻率處理晶圓主體)可改良有關SPV信號對處理晶圓實際電阻率之相關性。該處理晶圓電阻率[與該CTL層重組效率一起]可顯著影響RF裝置之二次諧波(HD2)(參見圖11)。
大體上，複數個結構之各結構經評估以藉由量測各結構之一或多個位點處之各結構之一初始及受激靜電參數而判定哪些結構應被拒絕且哪些係合適(例如用於產生射頻裝置)。針對各結構之靜電參數之差可與一基線差比較以判定該半導體是否可接受，諸如用於一射頻裝置中。在其他實施例中，一批次結構之一單一結構可經評估以判定該批次用於RF應用中之適用性。
在評估該結構之後，該結構可進一步經處理，諸如(例如)藉由形成一射頻裝置於該結構上。
相較於用於評估結構之習知方法(諸如，用於評估具有用於射頻裝置中之適用性之電荷捕捉層之結構的方法)，本發明之方法具有若干優點。用於評估之方法不涉及在該裝置層中或在該結構之表面上之RF裝置製造或額外結構之製造。此允許評估相對較快執行且無經評估結構之破壞。該評估方法可在該結構之多個位點處執行且經平均化以考量該靜電參數中之晶圓內變異數。考慮到該批次中之晶圓至晶圓變異數，該評估方法可經執行於一批次晶圓之各晶圓上。
該靜電參數(例如SPV信號)可與多晶矽沉積條件及與可影響基本CTL層性質之沉積後熱退火很好相關。所獲得結果與用於RF之通用二次諧波(HD2)評估具良好相關性。
本發明之評估方法可大體上為具快速周轉、無破壞之高解析度，且可在用以監測該CTL層品質之任何製程步驟之後經執行至該等樣本。其可(a)在該多晶矽沉積之後及(b)在該頂部矽層經移除之後之線末樣本至少量測兩次。
實例
本發明之製程進一步藉由以下實例圖解說明。此等實例不應視作一限制意義。
實例 1 ：在無一電荷捕捉層之結構中之電壓電位與電容之差
在針對無一電荷捕捉層(或一無效CTL)之一SOI結構的電荷載子之產生之前及其間的電壓電位之差經展示於圖2中之能帶圖中。BOX中之正電荷包含高電阻率基板中之一空乏及反轉層(圖2A)。在電荷載子產生之前之相關能帶圖經展示於圖2B中。前側表面電位與背側(接地)表面電位之間的差係V 0。使用一強烈光之結構之照明產生一高密度之光載子(電洞及電子)，其等在該BOX基板介面處改變能帶朝向一平帶條件(圖2C)。據此，在此介面處之電荷經重新分佈，致使電場之一改變，其改變頂部矽中之能帶。因此，該前側表面電位與該背側表面電位之間的差V 1亦改變且可使電荷反轉。V 1及V 0之間的一大差指示該SOI結構中之電荷捕捉之一缺乏。
該SOI結構之有效電容由BOX及該基板中之空乏層設定(圖2D)。使用強烈光之該結構之照明由一高密度光載子填充該空乏區域且重複更動該空乏。因此，該有效SOI晶圓電容經改變至最佳受BOX控制之電容(圖2E)。電容之顯著改變指示該SOI結構中之電荷捕捉之缺乏。
實例 2 ：在具一電荷捕捉層之結構中之電壓電位與電容之差
在用於具有一有效電荷捕捉層之一SOI結構之電荷載子的產生之前及期間的電壓電位中的差示意性地展示於圖3中之能帶圖中。BOX中之正電荷完全使用電荷捕捉層(CTL)中之負電荷狀態補償(圖3A)。無電荷產生之有關能帶圖經展示與圖3B中。基板中之能帶係平坦的。前側表面電位與背側(接地)表面電位之間的差係V 0。使用一強烈光之該結構之照明產生高密度光載子(電洞及電子)，其不可顯著地改變高電阻率(稍微摻雜)半導體之能帶，因為其中間間隙能階最初接近於費米(Fermi)能階。據此，在此介面處之電荷幾乎保持相同且頂部矽中之能帶相對較少受影響(圖3C)。前表面電位與背側表面電位之間的差V 1不改變很多。V 1與V 0之間的不顯著差指示在該BOX基板介面處之SOI結構中之有效電荷捕捉。
具有效電荷捕捉層之SOI結構之有效電容(圖3A)僅由BOX表示(圖3D)。使用強烈光之結構之照明使用一高密度光載子填充稍微摻雜基板，其不顯著改變SOI之半導體元件之帶結構。因此，該有效晶圓電容不顯著改變且仍與BOX有關(圖3E)。電容之不顯著改變指示SOI結構中之有效電荷捕捉。
實例 3 ：評估用於 RF 裝置應用之主體晶圓之品質
在其表面處具有一電荷捕捉層之一主體晶圓使用一表面光電壓(SPV)工具評估。該評估配方包含(但不限於)：(a)657奈米及1013奈米之SPV鐳射波長；(b)SPV鐳射功率調諧以使用最佳位準用於經量測樣本；(c)用於657奈米鐳射之光電壓讀取分析(以每經量測樣本類型調諧之特定鐳射功率激發)；(d)基於與RF HD2及HD3評估結果相關之實際SPV讀取而預測之CTL效能；(e) 657奈米鐳射激發經選擇以保持滲透深度受限於多晶矽層加淺半導體晶圓層；(f)滲透深度經選擇以避免矽主體影響(非由矽摻雜位準及金屬污染物位準驅動)；(g)樣本設計係P型高電阻率基板及具或不具一熱氧化物之CTL多晶矽層。
在多晶矽沉積之後針對樣本之評估結果經展示於圖4中。
實例 4 ：評估 RF 晶圓之品質用於裝置應用
具有一電荷捕捉層之一SOI結構使用一表面光電壓(SPV)工具評估。實例3之評估協定與為一P型高電阻率基板+CTL多晶矽層+BOX+頂部矽層之樣本設計一起使用。在多晶矽沉積之後針對樣本之評估結果經展示於圖5中。
實例 5: 本發明之實施例之進一步實例在圖 6 至圖 8 中
圖6：多晶矽降級評估對退火熱預算。經實施(SPV信號評估技術[657奈米SPV鐳射激發])。在5小時累積退火之後在1100 °C處完全降級。
圖7：SPV信號圖圖案原點對CVD工具設計及對Fe污染物位準。針對樣本，在多晶矽沉積之後，圖案藉由CVD工具設計控制。針對具頂部矽上之樣本，圖案藉由Fe污染物控制。
圖8：SPV信號與RF HD2評估相關聯。該等信號與特定CTL SOI樣本設計及製備程序相關聯。
如本文所用，術語「約」、「實質上」、「基本上」及「近似」在與尺寸、濃度、溫度或其他物理或化學性質或特性範圍連用時意欲涵蓋可存於該等性質或特性範圍之上限及/或下限中之變異數，包括(例如)因捨入、測量方法所產生之變異數或其他統計變異數。
當引入本發明及其等實施例之元件時，冠詞「一」、「一個」、「該」及「該」旨在意謂存在一或多個該等元件。術語「包括」、「包含」、「含有」及「具有」旨在係包含的，並且意謂除了列出之元件之外，可存在額外元件。使用指示一特定定向(例如，「頂部」、「底部」、「側」等等)之術語係為便於描述之目的且無需所述之諸項之任何特定定向。
由於在不脫離本發明之範疇之情況下可對上述構造及方法作出各種改變，故旨在上述描述中含有且隨附圖式中所示之所有事項應被解釋為闡釋性且不被解釋為一限制性意義。
1: 結構 5: 處理層 9: 裝置層 13: 介電層或「埋藏氧化物」層 17: 電荷捕捉層 25: 前表面 30: 背表面 35: 電極
圖1係具有一電荷捕捉層之一絕緣體上矽(SOI)結構之一示意圖；
圖2 (包括圖2(A)至圖2(E))包含用於無(或具一無效)電荷捕捉層之一SOI結構之能帶圖；
圖3 (包括圖3(A)至圖3(E))包含用於具一電荷捕捉層之一SOI結構之能帶圖；及
圖4繪示針對具有實例3之一電荷捕捉層之主體晶圓的評估結果；
圖5繪示針對具有實例4之一電荷捕捉層之SOI結構的評估結果；
圖6繪示一多晶矽降級評估對退火熱預算；
圖7繪示SPV信號圖圖案原點對CVD工具設計及對Fe污染物位準；
圖8繪示與RF HD2評估之SPV信號相關性；
圖9係SPV特性方法(CTLX)之一示意圖；
圖10代表基於SPV雷射功率校準之SPV工具相關性；及
圖11繪示二次諧波(HD2)對經量測電壓。
在所有圖式中對應元件符號指示對應部件。
1: 結構 25: 前表面 30: 背表面 35: 電極

Claims (8)

  1. 一種用於評估一半導體結構之品質之方法，該半導體結構具有一前表面及大體上平行於該前表面之一背表面且包括一電荷捕捉層，該方法包括： 照明該半導體結構以產生電荷載子於該半導體結構中； 在照明該半導體結構以產生電荷載子於該半導體結構中之期間，量測該半導體結構之一靜電參數，該靜電參數係選自由(1)該半導體結構之一電容及(2)該半導體結構之前表面與一電極之間的電壓電位之一差組成的群組；及 基於該半導體結構之該經量測靜電參數而評估該半導體結構之該品質。
  2. 如請求項1之方法，其中該經量測靜電參數經標準化為不包括一電荷捕捉層之一半導體結構之該經量測靜電參數。
  3. 如請求項1之方法，其中該經量測靜電參數與一基線參數比較以評估該半導體結構。
  4. 如請求項1之方法，其中該靜電參數係該半導體結構之該電容。
  5. 如請求項1之方法，其包括： 量測該半導體結構之一初始靜電參數，該初始靜電參數係選自由(1)該半導體結構之一電容及(2)該半導體結構之該前表面與一電極之間的電壓電位之一差組成的群組；及 在產生電荷載子於該半導體結構中之期間，量測該半導體結構之一受激靜電參數，該受激靜電參數相同於該初始靜電參數。
  6. 如請求項5之方法，其包括判定該初始靜電參數與該受激靜電參數之間的差。
  7. 如請求項6之方法，其中該差與一基線差比較以判定該半導體結構是否適於用於一射頻裝置中。
  8. 如請求項5之方法，其包括評估該複數個半導體結構之該品質，其中各半導體結構係藉由以下評估： 量測該半導體結構之一初始靜電參數，該初始靜電參數係選自由(1)該半導體結構之一電容及(2)該半導體結構之該前表面與一電極之間的電壓電位之一差組成的群組； 產生電荷載子於該半導體結構中； 在產生電荷載子於該半導體結構中之期間，量測該半導體結構之一受激靜電參數，該受激靜電參數相同於該初始靜電參數； 判定該初始靜電參數與該受激靜電參數之間的差； 比較用於各半導體結構之該初始靜電參數與該受激靜電參數之間的該差與一基線差以評估該半導體結構；及 僅在經判定為合適之該等半導體結構上形成一射頻裝置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3126169B1 (fr) * 2021-08-12 2024-08-30 St Microelectronics Tours Sas Procédé de fabrication de composants radiofréquence

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100099268A1 (en) * 2005-04-08 2010-04-22 Timans Paul J Rapid Thermal Processing using Energy Transfer Layers
TW201443426A (zh) * 2013-01-11 2014-11-16 Kobe Steel Ltd 氧化物半導體薄膜之評估方法，及氧化物半導體薄膜之品質管理方法以及使用於前述評估方法的評估元件及評估裝置
US20160093744A1 (en) * 2013-05-29 2016-03-31 Joled Inc. Thin film transistor device, method for manufacturing same and display device
TW201705326A (zh) * 2015-03-18 2017-02-01 Sumco Corp 半導體基板的評估方法及半導體基板的製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
JPH07106512A (ja) 1993-10-04 1995-04-21 Sharp Corp 分子イオン注入を用いたｓｉｍｏｘ処理方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
US6033974A (en) 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
JP3650917B2 (ja) * 1997-08-29 2005-05-25 株式会社神戸製鋼所 表面光電圧による半導体表面評価方法及び装置
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
US7057234B2 (en) * 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
WO2006099498A2 (en) 2005-03-14 2006-09-21 Qc Solutions, Inc. Semiconductor wafer metrology apparatus and methods
DE602005009937D1 (de) * 2005-06-03 2008-11-06 Imec Inter Uni Micro Electr Extraktionsverfahren für die Lastverteilung in einem Halbleiterbauelement
US20080036464A1 (en) * 2006-07-27 2008-02-14 Qc Solutions, Inc. Probes and methods for semiconductor wafer analysis
JP5417322B2 (ja) 2007-05-18 2014-02-12 アイメック 半導体のシート抵抗およびリーク電流を非接触で測定する接合光起電力法と装置
US7915706B1 (en) 2007-07-09 2011-03-29 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate using passivation
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
KR101164653B1 (ko) * 2010-09-30 2012-07-11 주식회사 디알텍 방사선 검출기 및 방사선 검출 방법
EP3734645A1 (en) 2010-12-24 2020-11-04 QUALCOMM Incorporated Trap rich layer for semiconductor devices
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US9624096B2 (en) * 2010-12-24 2017-04-18 Qualcomm Incorporated Forming semiconductor structure with device layers and TRL
WO2012125632A1 (en) 2011-03-16 2012-09-20 Memc Electronic Materials, Inc. Silicon on insulator structures having high resistivity regions in the handle wafer and methods for producing such structures
US8772059B2 (en) * 2011-05-13 2014-07-08 Cypress Semiconductor Corporation Inline method to monitor ONO stack quality
JP5918948B2 (ja) 2011-08-31 2016-05-18 グローバルウェーハズ・ジャパン株式会社 ｎ型シリコンウェハの少数キャリア拡散長測定の前処理方法
WO2013148090A2 (en) * 2012-03-26 2013-10-03 Cypress Semiconductor Corporation Inline method to monitor ono stack quality
FI130149B (en) 2013-11-26 2023-03-15 Okmetic Oyj High Resistive Silicon Substrate with Reduced RF Loss for RF Integrated Passive Device
JP6102823B2 (ja) 2014-05-14 2017-03-29 信越半導体株式会社 Ｓｏｉ基板の評価方法
CN104614657A (zh) * 2015-01-20 2015-05-13 上海交通大学 一种探测纳米结构表面俘获态密度的方法及装置
CN107408532A (zh) 2015-03-17 2017-11-28 太阳能爱迪生半导体有限公司 用于绝缘体上半导体结构的制造的热稳定电荷捕获层

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100099268A1 (en) * 2005-04-08 2010-04-22 Timans Paul J Rapid Thermal Processing using Energy Transfer Layers
TW201443426A (zh) * 2013-01-11 2014-11-16 Kobe Steel Ltd 氧化物半導體薄膜之評估方法，及氧化物半導體薄膜之品質管理方法以及使用於前述評估方法的評估元件及評估裝置
US20160093744A1 (en) * 2013-05-29 2016-03-31 Joled Inc. Thin film transistor device, method for manufacturing same and display device
TW201705326A (zh) * 2015-03-18 2017-02-01 Sumco Corp 半導體基板的評估方法及半導體基板的製造方法

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SG10201913357QA (en) 2020-02-27

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