KR20210156855A - 반도체 구조들을 평가하기 위한 방법들 - Google Patents

반도체 구조들을 평가하기 위한 방법들 Download PDF

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KR20210156855A
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Abstract

예컨대 반도체 구조가 무선주파수 디바이스로서 사용하기에 적합한지를 결정하기 위해 전하 트래핑 층(CTL)을 가진 반도체 구조의 품질을 평가하기 위한 방법들이 개시된다. 평가 방법의 실시예들은 전하 캐리어들이 생성되는 초기 상태 및 여기된 상태에서 정전기 파라미터를 측정하는 단계를 포함할 수 있다.

Description

반도체 구조들을 평가하기 위한 방법들{METHODS FOR ASSESSING SEMICONDUCTOR STRUCTURES}
본 출원은 2017년 2월 10일에 출원된 미국 가 출원 번호 제 62/457,699호의 이익을 주장하고, 이 출원의 개시내용은 그 전체가 인용에 의해 본원에 통합된다.
본 개시내용의 분야는, 예컨대 반도체 구조가 무선주파수 디바이스에 사용하기에 적합한지를 결정하기 위해 예컨대 전하 트랩(trap) 층 효율성을 결정하기 위해 전하 트래핑 층을 가진 반도체 구조의 품질을 평가하기 위한 방법들에 관한 것이다. 방법들은 조명에 의해 전하 캐리어들을 생성하는 동안 정전기 파라미터를 측정하는 것을 포함할 수 있다. 정전기 파라미터는 전하 트랩 층 효율성을 결정하는 데 사용될 수 있다.
반도체 웨이퍼들은 반도체 디바이스들, 이를테면 집적 회로(IC) 칩들, 실리콘-온-절연체(SOI) 웨이퍼들, 및 무선 주파수-SOI(RF-SOI) 웨이퍼들의 생산에 사용된다. 통상적으로, RF-SOI에 사용되는 반도체 웨이퍼들은 높은 전도도 반전 또는 축적 층의 형성에 영향을 받을 수 있는 높은 저항률 기판을 포함한다. 이런 반전 또는 축적 층은 반도체 디바이스들의 성능을 방해한다.
일부 프로세스들에서, 층, 이를테면 다결정질 실리콘 층은 반도체 웨이퍼의 표면 상에 디포짓되어(deposited) 밀도 전하 트랩을 제공하고, 이에 의해 높은 전도도 반전 또는 축적 층의 형성을 억제한다. 예컨대, 층은 인터페이스를 가로질러 전하들의 이동을 방해하기 위해 높은 저항률 기판과 매립 산화물(BOX) 사이의 인터페이스를 형성하는 표면 상에 디포짓될 수 있다.
반도체 구조들에서 전하 트래핑의 효과는 결정 결함들의 밀도, 폴리실리콘 구조(입자 크기), 폴리실리콘 디포지션[CVD] 조건들, 폴리실리콘 대 실리콘 기판 인터페이스의 상태, 도핑 레벨, 저항률, 인터페이스 상태들, 디바이스 제조 동안 적용된 표면 오염 및 열 처리를 포함하는 다수의 요인에 의존한다. 적절한 전하 트래핑 효율성을 보장하기 위해, 매우 다양한 기술적 파라미터들은 RF 디바이스 애플리케이션들에 대한 전하-트래핑 층 반도체 웨이퍼들의 제조 동안 신중하게 제어 및 모니터링된다. 전하 트래핑 효율성의 측정은 전하-트래핑 층 반도체 구조 제조에서의 품질 제어에 중요한 요소이다.
반도체 웨이퍼들에서 전하 트래핑 효율성을 측정하는 종래의 방법들은 무선주파수(RF) 디바이스 성능을 테스팅하는 것에 기반한다. RF 디바이스들은 웨이퍼들 위에 구축되고, 이어서 테스트된다. RF 디바이스 제조의 프로세스는 많은 기술적 단계들을 포함하고 시간 소비적이다. 웨이퍼 프로세싱의 품질에 대한 피드백은 지연되고, 이는 웨이퍼 제조 시 상당한 처리량 및 수율 손실들을 초래할 수 있다.
이를테면 무선주파수 디바이스들에 사용하기 위한 반도체 구조의 품질을 평가하기 위한 방법들, 특히 비교적 빠르고, 비-파괴적이며 RF 디바이스 제작을 요구하지 않는 방법들에 대한 필요가 계속 존재한다.
이 섹션은 아래에서 설명되고 그리고/또는 청구된 본 개시내용의 다양한 양상들에 관련될 수 있는 다양한 양상들을 독자에게 소개하기 위해 의도된다. 본 개시내용은 본 개시내용의 다양한 양상들의 더 나은 이해를 가능하게 하기 위해 배경 정보를 독자에게 제공하는 데 도움이 되는 것으로 여겨진다. 따라서, 이들 언급들이 종래 기술의 승인이 아닌 이런 관점에서 읽혀져야 하는 것이 이해되어야 한다.
본 개시내용의 일 양상은 반도체 구조의 품질을 평가하기 위한 방법에 관한 것이다. 반도체 구조는 전면 및 전면과 일반적으로 평행한 후면을 가진다. 반도체 구조는 전하 트래핑 층을 포함한다. 구조는 반도체 구조에서 전하 캐리어들을 생성하기 위해 조명된다. 구조의 정전기 파라미터는, 반도체 구조에서 전하 캐리어들을 생성하기 위해 구조의 조명 동안 또는 이후 측정된다. 정전기 파라미터는 (1) 구조의 커패시턴스 및 (2) 반도체 구조의 전면과 전극 사이의 전압 전위 차이로 이루어진 그룹으로부터 선택된다. 반도체 구조의 품질은 구조의 측정된 정전기 파라미터에 기반하여 평가된다.
본 개시내용의 다른 양상은 반도체 구조의 품질을 평가하기 위한 방법에 관한 것이다. 반도체 구조는 전면 및 전면과 일반적으로 평행한 후면을 가진다. 반도체 구조는 전하 트래핑 층을 포함한다. 구조의 초기 정전기 파라미터가 측정된다. 정전기 파라미터는 (1) 구조의 커패시턴스 및 (2) 반도체 구조의 전면과 전극 사이의 전압 전위 차이로 이루어진 그룹으로부터 선택된다. 전하 캐리어들은 반도체 구조에서 생성된다. 구조의 여기된 정전기 파라미터는 구조에서 전하 캐리어들의 생성 동안 또는 이후 측정된다. 여기된 전자 파라미터는 초기 전자 파라미터와 동일하다.
본 개시내용의 위에서-언급된 양상들에 관련하여 언급된 특징들의 다양한 개선들이 존재한다. 추가 특징들도 또한 본 개시내용의 위에서-언급된 양상들에 통합될 수 있다. 이들 개선들 및 부가적인 특징들은 개별적으로 또는 임의의 조합으로 존재할 수 있다. 예컨대, 본 개시내용의 예시된 실시예들 중 임의의 실시예에 관련하여 아래에 논의된 다양한 특징들은 단독으로 또는 임의의 조합으로, 본 개시내용의 위에서-설명된 양상들 중 임의의 양상에 통합될 수 있다.
도 1은 전하 트래핑 층을 가진 실리콘-온-절연체(SOI) 구조의 개략도이다.
도 2는 전하 트래핑 층 없는(또는 불충분하게 갖는) SOI 구조에 대한 에너지 대역 다이어그램들을 포함한다.
도 3은 전하 트래핑 층을 갖는 SOI 구조에 대한 에너지 대역 다이어그램들을 포함한다.
도 4는 예 3의 전하 트래핑 층을 가진 벌크(bulk) 웨이퍼들에 대한 평가 결과들을 예시한다.
도 5는 예 4의 전하 트래핑 층을 가진 SOI 구조들에 대한 평가 결과들을 예시한다.
도 6은 폴리실리콘 열화 평가 대 어닐링 열적 비용을 예시한다.
도 7은 SPV 신호 맵 패턴 오리진 대 CVD 툴 설계 대 Fe 오염 레벨들을 예시한다.
도 8은 RF HD2 평가에 대한 SPV 신호 상관을 예시한다.
도 9는 SPV 특성화 방법(CTLX)의 개략도이다.
도 10은 SPV 레이저 전력 교정에 기반한 SPV 툴 상관을 나타낸다.
도 11은 2차 고조파(HD2) 대 측정된 전압을 예시한다.
대응하는 참조 문자들은 도면들 전반에 걸쳐 대응하는 부분들을 나타낸다.
본 개시내용의 규정들은 예컨대 무선주파수 디바이스들에 사용하기 위한 구조의 적합성을 결정하기 위해 전하 트래핑 층의 효율성을 결정하기 위해 반도체 구조의 품질을 평가하기 위한 방법들에 관한 것이다. 평가될 수 있는 적합한 구조들은 전하 트래핑 층을 가진 벌크 층들 및 층진 구조들, 이를테면 전하 트래핑 층을 가진 실리콘-온-절연체 구조들을 포함한다. 예시적인 구조(1)는 도 1에 도시되고, 핸들(handle) 층(5)(또한 핸들 "웨이퍼"(5)라 지칭됨), 디바이스 층(9)(통상적으로 실리콘 디바이스 층) 및 디바이스 층(9)과 핸들 층(5) 사이에 배치된 유전체 층 또는 "매립 산화물" 층(13)을 포함한다. 전하 트래핑 층(17)은 핸들 층(5)과 유전체 층(13) 사이에 배치된다. 구조(1)는 전면(25) 및 전면(25)과 일반적으로 평행하고 구조(1)의 중심 축에 수직의 후면(30)을 가진다.
전하-트래핑 실리콘-온-절연체 구조들은 그런 구조들을 준비하기 위해 알려진 방법들 중 임의의 방법에 의해 준비될 수 있다. 다층 구조들 및 특히 실리콘-온-절연체 구조들 및 실리콘-온-절연체 구조들을 생산하기 위한 방법들은 일반적으로 통상의 기술자들에 알려져 있다(예컨대, 미국 특허 번호들 5,189,500호; 5,436,175호 및 6,790,747호를 참고하고, 이 특허 각각은 모든 관련되고 일관된 목적들을 위해 참조에 의해 본원에 통합됨). 다층 구조를 만들기 위한 예시적인 프로세스에서, 2 개의 별도의 구조가 준비되고, 본드 인터페이스를 따라 함께 본딩되고, 도너 구조는 본드 인터페이스와 상이하고 주입 기법을 통해 형성된 분리 평면(즉, "클리브(cleave) 평면")을 따라 에칭 또는 박리된다(즉, 클리브된다). 하나의 구조는 통상적으로 "핸들" 구조로 지칭되고, 다른 구조는 통상적으로 "도너" 구조로 지칭된다. 프로세싱 이후, 결과적인 층진 반도체 구조는 디바이스 층 및 디바이스 층을 지지하는 핸들 층을 포함한다.
SOI 구조들은 핸들 웨이퍼(5)와 디바이스 층(9) 사이에 배치된 추가 유전체 층(13)을 포함한다. 도너와 핸들을 함께 본딩하기 전에 도너 및/또는 핸들 구조의 본딩 표면 상에 유전체 층이 형성될 수 있다. 유전체 층(13)은 SOI 구조에 사용하기에 적합한 임의의 전기 절연 재료, 이를테면 SiO2, Si3N4, 알루미늄 산화물, 또는 마그네슘 산화물을 포함하는 재료일 수 있다. 일부 실시예들에서, 유전체 층(13)은 SiO2이다(즉, 유전체 층은 필수적으로 SiO2로 이루어짐). 그러나, 일부 사례들에서, 대안적으로 순수 SiO2의 용융 점보다 더 높은 용융 점(즉, 약 1700℃보다 더 높음)을 가진 재료를 유전체 층에 사용하는 것이 바람직할 수 있다는 것이 주목되어야 한다. 그런 재료들의 예들은 실리콘 질화물(Si3N4), 알루미늄 산화물, 및 마그네슘 산화물이다.
핸들 웨이퍼는 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 인화물, 인듐 갈륨 비화물, 게르마늄 및 이들의 조합들로 이루어진 그룹으로부터 선택된 재료를 포함할 수 있다. 본 개시내용의 일부 실시예들에서, SOI 구조를 생산하는 데 사용되는 도너 및/또는 핸들 웨이퍼들은 단결정 실리콘으로 구성되고, 초크랄스키(Czochralski) 프로세스에 의해 형성된 잉곳(ingot)들로부터 웨이퍼들을 슬라이싱(slicing)함으로써 획득된다. 핸들 웨이퍼 및/또는 도너 웨이퍼(및 결과적인 SOI 구조)는 예컨대 200 mm, 300 mm, 300 mm 초과 또는 심지어 450 mm 초과 직경 웨이퍼들을 포함하여 통상의 기술자들이 사용하기에 적합한 임의의 직경일 수 있다.
일반적으로, 핸들 층은 디바이스 층의 박리를 허용하기에 충분한 구조적 무결성을 제공할 수 있는 임의의 두께를 가질 수 있다. 일반적으로, 핸들 층은 적어도 약 100 마이크로미터, 통상적으로 적어도 약 200 마이크로미터의 평균 두께를 가질 수 있고, 약 100 내지 약 900 마이크로미터 또는 심지어 약 500 내지 약 800 마이크로미터의 두께를 가질 수 있다. 일부 실시예들에서, 유전체 층, 예컨대 매립 산화물 층은 적어도 약 10 나노미터, 이를테면 약 10 나노미터 내지 약 10,000 나노미터, 약 10 나노미터 내지 약 5,000 나노미터, 또는 약 100 나노미터 내지 약 800 나노미터의 두께를 가진다. 일반적으로, 디바이스 층은 0.01 내지 20 마이크로미터 두께, 이를테면 0.05 내지 20 마이크로미터 두께이다.
전하 트래핑 층(17)은 본딩 전에 반도체 재료를 단결정 반도체 핸들 웨이퍼의 노출된 전면 상에 디포짓함으로써 형성될 수 있다. 전하 트래핑 층(17)의 두께는 약 0.3 마이크로미터 내지 약 5 마이크로미터, 이를테면 약 0.3 마이크로미터 내지 약 3 마이크로미터, 이를테면 약 0.3 마이크로미터 내지 약 2 마이크로미터 또는 약 2 마이크로미터 내지 약 3 마이크로미터일 수 있다. 핸들 웨이퍼는 바람직하게 디포지션 전에 노출되어 산화된 전면 층을 포함한다. 실리콘-온-절연체 디바이스에서 전하 트래핑 층을 형성하는 데 사용하기에 적합한 반도체 재료는 제작된 디바이스에 고도의 결함 층을 적합하게 형성할 수 있다. 그런 재료들은 다결정질 반도체 재료들 및 비정질 반도체 재료들을 포함하고, 다결정질 또는 비정질 실리콘(Si), 실리콘 게르마늄(SiGe), 탄소로 도핑된 실리콘(SiC) 및 게르마늄(Ge)을 포함할 수 있다.
본원에서 언급된 바와 같이, "다결정질" 실리콘은 임의의 결정 배향들을 가진 작은 실리콘 결정들을 포함하는 재료를 나타낼 수 있다. 다결정질 실리콘 입자들은 약 20 나노미터만큼 크기가 작을 수 있다. 일반적으로, 다결정질 실리콘의 결정 입자 크기가 작을수록, 전하 트래핑 층에서 결함이 더 높다. 비정질 실리콘은 단거리 및 장거리 규칙이 없는 비-결정질 동소체 형태의 실리콘을 포함한다. 약 10 나노미터 이하의 결정도를 가진 실리콘 입자들은 또한 필수적으로 비정질로 고려될 수 있다. 전하 트래핑 층은 적어도 약 1000 Ohm-cm 또는 적어도 약 3000 Ohm-cm, 이를테면 약 1000 Ohm-cm 내지 약 100,000 Ohm-cm 또는 약 1000 Ohm-cm 내지 약 10,000 Ohm-cm의 저항률을 가질 수 있다.
단결정 반도체 핸들 웨이퍼의 선택적으로 산화된 전면 상에 디포짓하기 위한 재료는 관련 기술분야에서 알려진 수단에 의해 디포짓될 수 있다. 예컨대, 반도체 재료는 금속유기 화학 기상 디포지션(MOCVD), 물리 기상 디포지션(PVD), 화학 기상 디포지션(CVD), 저압 화학 기상 디포지션(LPCVD), 플라즈마 강화 화학 기상 디포지션(PECVD) 또는 분자 빔 에피텍시(MBE)를 사용하여 디포짓될 수 있다. LPCVD 또는 PECVD에 대한 실리콘 전구체들은 특히 메틸 실란(methyl silane), 실리콘 테트라하이드라이드(silicon tetrahydride)(실란), 트리실란(trisilane), 디실란(disilane), 펜타실란(pentasilane), 네오펜타실란(neopentasilane), 테트라실란(tetrasilane), 디클로로실란(dichlorosilane)(SiH2Cl2), 실리콘 테트라클로라이드(silicon tetrachloride)(SiCl4)를 포함한다. 예컨대, 다결정질 실리콘은 약 550℃ 내지 약 690℃, 이를테면 약 580℃ 내지 약 650℃의 온도 범위에서 실란(SiH4)을 열분해함으로써 표면 산화 층 상에 디포짓될 수 있다. 챔버 압력은 약 70 내지 약 400 mTorr 범위일 수 있다.
비정질 실리콘은 일반적으로 약 75℃ 내지 약 300℃ 범위의 온도들에서 플라즈마 강화 화학 기상 디포지션(PECVD)에 의해 디포짓될 수 있다. 실리콘 게르마늄, 특히 비정질 실리콘 게르마늄은 유기게르마늄(organogermanium) 화합물들, 이를테면 이소부틸게르만(isobutylgermane), 알킬게르마늄 트리클로라이드들(alkylgermanium trichlorides) 및 디메틸아미노게르마늄 트리클로라이드(dimethylaminogermanium trichloride)를 포함함으로써 화학 기상 디포지션에 의해 최대 약 300℃의 온도들에서 디포짓될 수 있다. 탄소로 도핑된 실리콘은 전구체들, 이를테면 실리콘 테트라클로라이드(tetrachloride) 및 메탄을 사용하여 에피텍셜 반응기들에서 열적 플라즈마 화학 기상 디포지션에 의해 디포짓될 수 있다. CVD 또는 PECVD에 적합한 탄소 전구체들은 특히 메틸실란, 메탄, 에탄, 에틸렌을 포함한다. LPCVD 디포지션에 대해, 메틸실란은, 탄소 및 실리콘 둘 모두를 제공하기 때문에 특히 바람직한 전구체이다. PECVD 디포지션에 대해, 바람직한 전구체들은 실란 및 메탄을 포함한다. 일부 실시예들에서, 실리콘 층은 원자 기준으로 적어도 약 1%, 이를테면 약 1% 내지 약 10%의 탄소 농도를 포함할 수 있다.
일부 실시예들에서, 반도체 핸들 층(5), 이를테면 단결정 실리콘 핸들 웨이퍼는 비교적 높은 최소 벌크 저항률을 가지거나 전하 트래핑 층(17) 가까이에 그런 높은 저항률을 포함하는 구역을 포함한다. 높은 저항률 웨이퍼들은 일반적으로 초크랄스키 방법 또는 플로트 존(float zone) 방법에 의해 성장된 단결정 잉곳들로부터 슬라이스된다. 일부 실시예들에서, 핸들 층(5)은 100 Ohm-cm 또는 적어도 500 Ohm-cm, 적어도 1000 Ohm-cm 또는 심지어 적어도 10,000 Ohm-cm의 최소 벌크 저항률을 가지도록 도핑된다. 높은 저항률 웨이퍼들을 준비하기 위한 방법들은 관련 기술분야에서 알려졌고, 그런 높은 저항률 웨이퍼들은 상업적 공급업체들, 이를테면 SunEdison Semiconductor Ltd.(St. Peters, MO; formerly MEMC Electronic Materials, Inc.)로부터 획득될 수 있다. (전체에 걸쳐 높은 저항률을 가진 웨이퍼와 대조적으로) 핸들 웨이퍼에서 높은 저항률 구역은 모든 관련되고 일관된 목적들을 위해 참조에 의해 본원에 통합된 미국 특허 번호 8,846,493호에 개시된 방법들에 의해 형성될 수 있다.
본 개시내용의 실시예들에 따라, 전하 트래핑 층을 가진 반도체 구조(예컨대, 벌크 웨이퍼 또는 실리콘-온-절연체 구조)는 (무선-주파수(RF) 디바이스에 사용하기 위한 적합성에 대해) 전하 트래핑 층의 효율성을 결정하기 위해 평가된다. 정전기 파라미터는 조명에 의해 전하 캐리어들을 생성하는 동안 측정된다.
일반적으로 평가되는 구조(벌크 웨이퍼 또는 SOI 구조)의 전하 트래핑 층은 연속적이고, 즉 구조는 실리콘 디바이스 층의 표면 상에 디바이스 피처(feature)들, 이를테면 트렌치들, 비아들 등을 가지지 않고 종래의 평가 방법들에 사용된 다른 피처들(예컨대, 실리콘 층 또는 box 층의 표면 상의 동일-평면 도파관)을 포함하지 않는다.
본 개시내용의 실시예들에 따라 측정될 수 있는 적합한 정전기 파라미터들은 (1) 구조의 커패시턴스 및 (2) 전압 전위 차, 이를테면 반도체 구조의 전면(25)(도 1)과 전극(35)(도 9) 사이의 전압 전위 차를 포함한다.
전하 캐리어들은 구조의 실리콘에서 전자들을 생성할 수 있는 임의의 광을 지향시킴으로써 생성될 수 있다. 약 1.1 마이크로미터보다 더 짧은 파장들의 광에 대해, 웨이퍼는 적어도 약 50 mW/cm2의 강도 및 다른 실시예들에서 적어도 약 100 mW/cm2 또는 심지어 약 200 mW/cm2의 강도로 조명될 수 있다. 약 1.1 마이크로미터보다 더 긴 파장들의 광이 또한 사용될 수 있지만; 일부 실시예들에서 광이 더 짧은 파장 광(예컨대, 적어도 약 500 mW/cm2 또는 심지어 적어도 약 1,000 mW/cm2)에 관하여 더 높은 전력으로 또는 더 긴 시간 기간 동안 인가되어야 하는 것이 주목되어야 한다. 하나 이상의 실시예에서, 조명은 벨트 노(belt furnace) 또는 급속 가열 어닐링 장치 내에 위치된 레이저들 또는 가열 램프들을 통해 제공된다. 전하 캐리어들을 유입시키기 위해 구조의 모든 표면들을 조명하는 것이 바람직할 수 있지만, 본 개시내용의 하나 이상의 실시예에서, 구조의 전면만이 조명된다.
레이저가 전하 캐리어들을 생성하기 위해 웨이퍼를 조명하는 데 사용되는 실시예들에서, 하나 초과의 레이저 파장이 사용될 수 있다. 예컨대, 하나의 파장은 전하 트래핑 층(예컨대 670 nm +/- 300 nm)으로 연장되도록 선택되고, 제2 파장은 기판(1015 nm +/- 400 nm)으로 연장되도록 선택될 수 있다. 이에 관하여, 다른 실시예들에서, 3 개, 4 개, 5 개, 6 개, 7 개, 8 개 또는 심지어 그 초과의 파장은 예컨대, 구조의 특정 깊이 또는 구역을 타겟화하는 데 사용될 수 있다.
일부 실시예들에서, 정전기 파라미터(예컨대, 전압 또는 커패시턴스)는 특정 트랩 밀도(예컨대, 트랩 층이 없는 벌크 웨이퍼 또는 SOI 구조로 정규화됨)에서 정전기 파라미터로 정규화된다. (예컨대, 트랩 층을 가지지 않는 구조들의 제로 트래핑 조건으로 정규화될 때) 정전기 파라미터에서 정규화된 차이는 "트래핑 효율성"으로 변환될 수 있다.
일부 실시예들에서, 커패시턴스 또는 전압 전위의 허용가능한 한계(예컨대, 최대)가 결정되는 베이스라인 정전기 파라미터가 수립된다. 각각의 평가된 구조에 대해 측정된 차이는, 구조가 사용하기에(예컨대, 무선주파수 디바이스에 사용하기에) 적합한지를 결정하기 위해 베이스라인에 비교된다.
정전기 파라미터는 웨이퍼의 다수의 사이트(예컨대, 제1 사이트, 제2 사이트, 제3 사이트 등)에서 측정될 수 있고, 파라미터는 RF 디바이스들에 사용하기 위한 구조의 적합성을 결정하기 위해 평균화된다. 대안적으로 또는 게다가, 커패시턴스 또는 전압 전위들은 구조의 상태 맵을 생성하는 데 사용될 수 있다.
일부 실시예들에서, 구조의 초기 또는 "휴지" 정전기 파라미터가 먼저 측정된다. 구조의 정전기 파라미터의 "여기된" 상태는 구조에서 전하 캐리어들의 생성 동안 또는 이후 후속하여 측정된다. 초기 정전기 파라미터와 여기된 정전기 파라미터 사이의 차이는 결정되고 RF 디바이스에 사용하기 위한 구조의 적합성을 결정하는 데 사용된다.
초기 정전기 파라미터는, 구조가 "휴지" 상태에 있는 동안, 즉 전하 캐리어들을 생성하지 않는 동안 측정된다. 정전기 상태는 구조를 조명하지 않는 동안 측정될 수 있다. 커패시턴스 또는 전압 전위의 초기 값이 측정되면, 전하 캐리어들은 반도체 구조에서 생성된다. 전하 캐리어들이 생성되면, 초기, 휴지 상태에서 측정된 정전기 파라미터는 전하 캐리어들을 생성하는 동안 도는 생성 직후 다시 측정된다. 초기 정전기 파라미터와 여기된 정전기 파라미터 사이의 차이는 RF 디바이스에 사용하기 위한 구조의 적합성을 평가하기 위해 결정된다. 예 1 및 예 2에 예시된 바와 같이, 커패시턴스 또는 전압 전위의 더 적은 차이는 구조에서 더 나은 전하 트래핑(즉, RF 디바이스들에 대해 더 나은 적합성)을 나타내고, 그 반대도 가능하다.
위에서 언급된 바와 같이, 전하 트래핑 층(CTL)의 특성화는 측정된 전압 신호(즉, 표면 광 전압 또는 SPV)에 기반할 수 있다. 특정 파장 레이저에 의해 유발된 적은 캐리어들의 여기 이후 평가가 수행될 수 있다. 레이저 파장들은 CTL 층(657 mm 파장, 및/또는 더 긴 파장과 같음)을 투과하도록 선택될 수 있다. 동일한 파장들은 데이터를 비교하게 하기 위해 시간에 따른 샘플들의 평가에 사용될 수 있다. 또한, 동일한 광 주입 레벨들(할당된 레이저 전력에 관련됨)은 방법 반복성/재현성을 보장하기 위해 사용될 수 있다.
SPV 신호 평가는 적어도 2 개의 파장 주입(예컨대 657 nm 및 1013 nm)을 구현하는 종래의 SPV 툴을 사용할 수 있다. 측정된 SPV 신호는 폴리실리콘-기반 CTL에 대한 실제 재결합 효율성과 동등/비례한다. 일반적으로, SPV 신호가 더 낮을수록, CTL 재결합 효율성이 높아진다. 재결정화 및/또는 금속 오염에 의해 유발될 수 있는 폴리실리콘 층 열화의 경우, SPV 신호는 더 낮은 CTL 층 재결합 효율성을 나타내면서 증가할 것으로 예상된다(도 9 참조).
구조는 SPV 특성화 동안 접지된 플랫폼 상에 장착될 수 있다. 도 9에 도시된 바와 같이, SPV 툴은 구조(1)의 전면(25) 바로 위에 위치결정된 전극(35)(예컨대, 투명 전극)을 포함할 수 있다. 이어서, 접지에 관하여 구조의 전면(25)과 전극(35) 사이의 전압 전위 사이의 차이가 측정된다.
평가에 사용되는 SPV 툴들은 미리-측정된 모니터 샘플들을 사용하여 교정될 수 있다. 툴 교정은 별도의 생산 라인들에 상이한 툴들을 사용하기 위해 층 평가를 하는 것을 돕는다. SPV 툴 교정은 상이한 주입(광 여기) 조건들에서 모니터 샘플들을 측정하기 위해 SPV 레이저 전력 파라미터 스캔을 이용할 수 있다. 툴 당 상이한 고정된 주입 레벨들은 동일한 CTL 층 SPV 신호 평가 결과들을 가지는 데 사용될 수 있다. 도 10은 SPV 레이저 전력 교정에 기반한 2 개의 SPV 툴 상관을 나타낸다.
일부 실시예들에서, 더 높은 파장 SPV 레이저(폴리실리콘 층을 통해 높은-저항률 핸들 웨이퍼 벌크로 침투하는 1013 nm 같음)의 사용은 관련된 SPV 신호 대 핸들 웨이퍼 실제 저항률에 대한 상관을 개선시킬 수 있다. [CTL 층 재결합 효율성과 함께] 핸들 웨이퍼 저항률은 RF 디바이스들의 2차 고조파들(HD2)에 크게 영향을 줄 수 있다(도 11 참조).
일반적으로, 복수의 구조의 각각의 구조는 각각의 구조의 하나 이상의 사이트에서 각각의 구조의 초기 및 여기된 정전기 파라미터를 측정함으로써 어느 구조들이 거절되고 어느 구조들이 적합한지(예컨대, 무선주파수 디바이스들을 생성하기 위해)를 결정하기 위해 평가된다. 각각의 구조에 대한 정전기 파라미터의 차이는, 무선주파수 디바이스에 사용하기 위한 것과 같이 반도체가 허용가능한지를 결정하기 위해 베이스라인 차이에 비교될 수 있다. 다른 실시예들에서, 구조들의 배치(batch)의 단일 구조는 RF 애플리케이션들에 사용하기 위해 배치의 적합성을 결정하기 위해 평가될 수 있다.
구조를 평가한 이후, 구조는 이를테면, 예컨대, 구조 상에 무선주파수 디바이스를 형성함으로써 추가로 프로세싱될 수 있다.
구조들을 평가하기 위한 종래의 방법들, 이를테면 무선주파수 디바이스들에 적합성을 위해 전하 트래핑 층들을 가지는 구조들을 평가하기 위한 방법들과 비교할 때, 본 개시내용이 방법들은 몇몇 장점들을 가진다. 평가를 위한 방법들은 디바이스 층 내에 또는 구조의 표면 상에 RF 디바이스 제작 또는 부가적인 구조들의 제작을 포함하지 않는다. 이것은, 평가가 비교적 빠르고 평가된 구조의 파괴 없이 수행되게 한다. 평가 방법은 구조 상의 다수의 사이트에서 수행되고 정전기 파라미터의 웨이퍼 내 변동을 설명하기 위해 평균화될 수 있다. 평가 방법은 배치에서 웨이퍼-대-웨이퍼 변동을 설명하기 위해 웨이퍼들의 배치의 각각의 웨이퍼에 대해 수행될 수 있다.
정전기 파라미터(예컨대, SPV 신호)는 폴리실리콘 디포지션 조건들과 기본 CTL 층 특성에 영향을 줄 수 있는 디포지션 후 열적 어닐링과 잘 상관될 수 있다. 획득된 결과들은 RF에 대해 일반적으로 사용된 2차 고조파들(HD2) 평가에 잘 상관된다.
본 개시내용의 평가 방법들은 일반적으로 빠른 처리, 비-파괴적인 고-분해능일 수 있고, CTL 층 품질을 모니터링하기 위해 임의의 프로세스 단계 이후 샘플들에 구현될 수 있다. 이는 (a) 폴리실리콘 디포지션 이후, 및 (b) 상단-실리콘 층이 제거된 이후 엔드-오브-라인(end-of-line) 샘플들에 대해 적어도 2 번 측정될 수 있다.
예들
본 개시내용의 프로세스들은 아래의 예들에 의해 추가로 예시된다. 이들 예들은 제한적인 의미로 간주되지 않아야 한다.
예 1: 전하 트래핑 층 없는 구조들에서 커패시턴스 및 전압 전위들 차이
전하 트래핑 층이 없는(또는 비효율적인 CTL) SOI 구조에 대한 전하 캐리어들의 생성 이전 및 동안 전압 전위 차이는 도 2의 에너지 대역 다이어그램들에서 도시된다. BOX에서 양의 전하는 높은 저항률 기판에서 공핍 및 반전 층을 유도한다(도 2a). 전하 캐리어 생성 이전 관련된 에너지 대역 다이어그램은 도 2b에 도시된다. 전면측과 후면측(접지됨) 표면 전위들 사이의 차이는 V0이다. 강한 광으로 구조의 조명은 BOX-기판 인터페이스의 에너지 대역들을 플랫-대역(flat-band) 조건으로 변화시키는 높은 밀도의 광-캐리어들(홀들 및 전자들)을 생성한다(도 2c). 따라서, 이 인터페이스에서의 전하들은 재분배되어 상단 실리콘의 에너지 대역들을 변화시키는 전기장의 변화를 유발한다. 결과적으로, 전면측과 후면측 표면 전위들 사이의 차이(V1)는 또한 변화하고 전하를 반전시킬 수 있다. V1과 V0 사이의 큰 차이는 SOI 구조에서 전하 트래핑의 부족을 나타낸다.
SOI 구조의 유효 커패시턴스는 기판의 BOX와 공핍 층에 의해 설정된다(도 2d). 강한 광으로 구조의 조명은 높은 밀도의 광-캐리어들로 공핍 영역을 채우고 공핍을 무효화시킨다. 결과적으로, 유효 SOI 웨이퍼 커패시턴스는 BOX에 의해 주로 제어되는 커패시턴스로 변화된다(도 2e). 커패시턴스의 상당한 변화는 SOI 구조에서 전하 트래핑의 부족을 나타낸다.
예 2: 전하 트래핑 층을 가진 구조들에서 커패시턴스 및 전압 전위들 차이
효율적인 전하 트래핑 층을 갖는 SOI 구조에 대한 전하 캐리어들의 생성 이전 및 동안 전압 전위 차이는 도 3의 에너지 대역 다이어그램들에서 개략적으로 도시된다. BOX에서 양의 전하들은 전하 트래핑 층(CTL)에서 음 전하 상태들로 완전히 보상된다(도 3a). 전하 생성 없는 관련된 에너지 대역 다이어그램은 도 3b에 도시된다. 기판에서 에너지 대역들은 평평하다. 전면측과 후면측(접지됨) 표면 전위들 사이의 차이는 V0이다. 강한 광으로 구조의 조명은 반도체의 중간-갭 에너지 레벨이 본래 페르미 레벨에 가깝기 때문에 높은 저항률(약하게 도핑됨) 반도체의 에너지 대역들을 크게 변화시킬 수 없는 높은 밀도의 광-캐리어들(홀들 및 전자들)을 생성한다. 따라서, 이 인터페이스에서 전하들은 거의 동일하게 있고, 상단 실리콘의 에너지 대역들은 상대적으로 거의 영향을 받지 않는다(도 3c). 전면과 후면측 표면 전위들 사이의 차이(V1)는 크게 변화하지 않는다. V1과 V0 사이의 중요하지 않은 차이는 BOX-기판 인터페이스에서 SOI 구조의 효율적인 전하 트래핑을 나타낸다.
효율적인 전하 트래핑 층을 갖는 SOI 구조의 유효 커패시턴스(도 3a)는 BOX만의 지배를 받는다(도 3d). 강한 광으로 구조의 조명은 SOI의 반도체 엘리먼트들의 대역 구조를 크게 변화시키지 않는 높은 밀도의 광-캐리어들로 약하게 도핑된 기판을 채운다. 그러므로, 유효 웨이퍼 커패시턴스는 크게 변화하지 않고, 여전히 BOX에 관련된다(도 3e). 커패시턴스의 중요하지 않은 변화는 SOI 구조에서 효율적인 전하 트래핑을 나타낸다.
예 3: RF 디바이스 애플리케이션들에 대한 벌크 웨이퍼들의 품질 평가
표면에 전하 트래핑 층을 가진 벌크 웨이퍼는 표면 광전압(SPV) 툴로 평가되었다. 평가 레시피는: (a) 657 nm 및 1013 nm의 SPV 레이저 파장들; (b) 측정된 샘플에 대해 최적 레벨을 사용하기 위해 SPV 레이저 전력 조정; (c) 657 nm 레이저에 대한 광전압 판독 분석(측정된 샘플 타입에 따라 조정된 특정 레이저 전력에서 여기); (d) RF HD2 및 HD3 평가 결과들에 상관되는 SPV 판독들에 기반하여 CTL 성능이 예측됨; (e) 투과 깊이가 폴리실리콘 층 더하기 얕은 반도체 웨이퍼 층으로 제한되는 것을 유지하기 위해 657 nm 레이저 여기가 선택됨; (f) (오히려 실리콘 도핑 레벨 및 금속 오염 레벨에 의해 유도되는) 실리콘 벌크 영향을 회피하기 위해 투과 깊이가 선택됨; (g) 샘플 설계가 열적 산화물을 갖거나 갖지 않는 P-타입 높은 저항률 기판 및 CTL 폴리실리콘 층임을 포함(그러나 이에 제한되지 않음)하였다.
폴리실리콘 디포지션 이후 샘플에 대한 평가 결과들은 도 4에 도시된다.
예 4: 디바이스 애플리케이션들에 대한 RF 웨이퍼들의 품질 평가
전하 트래핑 층을 갖는 SOI 구조는 표면 광전압(SPV) 툴로 평가되었다. 샘플 설계가 P-타입 높은 저항률 기판 + CTL 폴리실리콘 층 + BOX + 상단-Si 층인 예 3의 평가 툴이 사용되었다. 폴리실리콘 디포지션 이후 샘플에 대한 평가 결과들은 도 5에 도시된다.
예 5: 도 6-도 8의 본 개시내용의 실시예들의 추가 예시
도 6은 폴리실리콘 열화 평가 대 어닐링 열적 비용이다. SPV 신호 평가 기법이 구현된다[657 nm SPV 레이저 여기]. 1100℃에서 5-시간 누적 어닐링 이후 완전히 열화된다.
도 7은 SPV 신호 맵 패턴 오리진 대 CVD 툴 설계 대 Fe 오염 레벨들이다. 폴리실리콘 디포지션 이후 샘플들에 대해 패턴들은 CVD 툴 설계에 의해 통제된다. 상단-Si 온(ON)을 갖는 샘플들에 대해 패턴들은 Fe 오염에 의해 통제된다.
도 8은 RF HD2 평가에 대한 SPV 신호 상관이다. 결과들은 특정 CTL SOI 샘플 설계 및 준비 절차들에 관련된다.
본원에 사용된 바와 같이, 치수들의 범위들, 농도들, 온도들 또는 다른 물리적 또는 화학적 특성들 또는 특징과 함께 사용될 때 "약", "실질적으로", "필수적으로" 및 "거의"라는 용어들은 예컨대 반올림, 측정 방법론 또는 다른 통계적 변동으로 발생하는 변동들을 포함하여, 특성들 또는 특징의 범위들의 상한 및/또는 하한에 존재할 수 있는 변동들을 커버하는 것으로 의미된다.
본 개시내용 또는 본 개시내용의 실시예(들)의 엘리먼트들을 도입할 때, "단수("a", "an", "the")" 및 "상기"는, 하나 이상의 엘리먼트가 존재하는 것을 의미하도록 의도된다. "포함하는("comprising", "including", "containing")" 및 "가지는"이라는 용어들은 포괄적이고 열거된 엘리먼트들 이외의 부가적인 엘리먼트들이 있을 수 있다는 것을 의미하도록 의도된다. 특정 배향을 나타내는 용어들(예컨대, "상단", "하단", "측면" 등)의 사용은 설명의 편리성을 위한 것이고 설명된 아이템의 임의의 특정 배향을 요구하지 않는다.
다양한 변화들이 본 개시내용의 범위에서 벗어나지 않고 위의 구성들 및 방법들에서 이루어질 수 있기 때문에, 위의 설명에 포함되고 첨부 도면[들]에 도시된 모든 대상이 제한적인 의미가 아닌 예시적으로 해석되어야 하는 것이 의도된다.

Claims (6)

  1. 반도체 구조의 품질을 평가하기 위한 방법으로서 - 상기 반도체 구조는 전면 및 상기 전면에 대체로 평행한 후면을 가지며, 전하 트래핑 층을 포함함 -,
    상기 반도체 구조에서 전하 캐리어들을 생성하기 위해 상기 반도체 구조를 조명하는 단계;
    상기 반도체 구조의 초기 정전기 파라미터를 측정하는 단계 - 상기 초기 정전기 파라미터는, (1) 상기 반도체 구조의 커패시턴스 및 (2) 상기 반도체 구조의 전면과 전극 사이의 전압 전위의 차이로 이루어진 그룹으로부터 선택됨 -;
    상기 반도체 구조에서 전하 캐리어들을 생성하기 위해 상기 반도체 구조의 조명 동안에 상기 반도체 구조의 여기된 정전기 파라미터를 측정하는 단계 - 상기 여기된 정전기 파라미터는 상기 초기 정전기 파라미터와 동일한 파라미터임 -; 및
    상기 측정된 반도체 구조의 정전기 파라미터에 기초하여 상기 전하 트래핑 층의 효율을 평가하는 단계
    를 포함하고,
    상기 전하 트래핑 층은 다결정 실리콘, 비정질 실리콘, 실리콘 게르마늄, 탄소 도핑된 실리콘, 및 게르마늄으로 구성된 그룹으로부터 선택되는, 방법.
  2. 제1항에 있어서,
    상기 정전기 파라미터는 상기 반도체 구조의 커패시턴스인, 방법.
  3. 제1항에 있어서,
    상기 초기 정전기 파라미터와 상기 여기된 정전기 파라미터 사이의 차이를 결정하는 단계를 포함하는, 방법.
  4. 제3항에 있어서,
    상기 차이는, 상기 반도체 구조가 무선주파수 디바이스에서 사용하기에 적합한지를 결정하기 위해 베이스라인 차이와 비교되는, 방법.
  5. 제1항에 있어서,
    복수의 반도체 구조의 품질을 평가하는 단계를 포함하고,
    각각의 반도체 구조는,
    상기 반도체 구조의 초기 정전기 파라미터를 측정하는 것 - 상기 초기 정전기 파라미터는, (1) 상기 반도체 구조의 커패시턴스 및 (2) 상기 반도체 구조의 전면과 전극 사이의 전압 전위의 차이로 이루어진 그룹으로부터 선택됨 -;
    상기 반도체 구조에서 전하 캐리어들을 생성하는 것;
    상기 반도체 구조에서의 전하 캐리어들의 생성 동안에 상기 반도체 구조의 여기된 정전기 파라미터를 측정하는 것 - 상기 여기된 정전기 파라미터는 상기 초기 정전기 파라미터와 동일한 파라미터임 -;
    상기 초기 정전기 파라미터와 상기 여기된 정전기 파라미터 사이의 차이를 결정하는 것;
    상기 반도체 구조를 평가하기 위해 각각의 반도체 구조에 대한 상기 초기 정전기 파라미터와 상기 여기된 정전기 파라미터 사이의 차이를 베이스라인 차이와 비교하는 것; 및
    적합한 것으로 결정되는 반도체 구조들 상에만 무선주파수 디바이스를 형성하는 것
    에 의해 평가되는, 방법.
  6. 제1항에 있어서,
    상기 반도체 구조는 핸들 웨이퍼, 유전체 층, 상기 유전체 층과 상기 핸들 웨이퍼 사이에 배치된 전하 트래핑 층, 및 실리콘 디바이스 층을 포함하고, 상기 유전체 층은 상기 실리콘 디바이스 층과 상기 전하 트래핑 층 사이에 배치되는, 방법.
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