CN103512508B

CN103512508B - 半导体器件测试方法

Info

Publication number: CN103512508B
Application number: CN201210214365.5A
Authority: CN
Inventors: 付作振; 马小龙; 殷华湘
Original assignee: Institute of Microelectronics of CAS
Current assignee: Ruili Flat Core Microelectronics Guangzhou Co Ltd
Priority date: 2012-06-25
Filing date: 2012-06-25
Publication date: 2016-08-03
Anticipated expiration: 2032-06-25
Also published as: CN103512508A

Abstract

本发明公开了一种半导体器件测试方法，包括：在衬底上形成栅绝缘介质层；在栅绝缘介质层上形成无应力金属屏蔽层；在无应力金属屏蔽层中形成栅极形状的多个无应力金属屏蔽层线条构成的凹槽阵列；在凹槽阵列中形成应力金属栅层；去除无应力金属屏蔽层顶部的应力金属栅层，余下的应力金属栅在衬底中形成多个沟道应变区；采用Raman测量凹槽阵列中应力金属栅层下方的短沟道衬底应变。依照本发明的半导体器件测试方法，在无应力金属屏蔽薄膜中形成栅极形状的凹槽阵列，通过较厚金属屏蔽层屏蔽除应力金属栅材料正下方以外的Raman光波信号，实现短沟道应变的Raman测量。

Description

半导体器件测试方法

技术领域

本发明涉及一种半导体器件测试方法，特别是涉及一种通过Raman测量应力金属栅下短沟道(10纳米~1000纳米)应变的方法，借此方法能够通过光斑直径约1微米的Raman测量任意短沟道中衬底应变。

背景技术

随着大规模集成电路技术的不断发展，电路的集成度不断提高，CMOSFET器件的特征尺寸已经到了22nm以下的技术结点。事实上，当进入90nm的技术结点之后，单纯的通过缩小栅长以满足摩尔定律的要求已经越来越困难了。因为随着栅长的缩短，被用来抑制短沟道效应的沟道重掺杂引入的沟道掺杂散射、强场效应以及寄生电阻的增加，导致沟道载流子迁移率降低，影响了器件电学性能的提升。在这种背景下，应变工程应运而生，它是提高沟道载流子迁移率的重要方法之一。

这种技术通过在器件制造过程中引入各种应力源来对沟道施加应力。其中应力金属栅在45nm以下结点得到了广泛的应用。然而不论是在工业界还是学术界，金属栅下短沟道应变的测量一直是个难题。

目前，短沟道应变的测量主要基于透射电子显微镜(TEM)技术，如纳米电子束衍射(NBD)和聚焦电子束衍射(CBED)。然而这两种方法都有缺点，样品制作非常复杂。Raman是测量晶格形变的常用方法，准确度高，但是由于Raman光斑直径一般约为1微米，所以Raman测量的空间分辨率比较差。一般不能够用来直接测量短沟道(10nm~1000nm)内的衬底应变。

发明内容

由上所述，本发明的目的在于通过一种特殊测试结构和较厚的金属屏蔽层解决了Raman空间分辨率差的问题，使金属栅下短沟道应变的测量变得简单易行。

为此，本发明提供了一种半导体器件测试方法，包括：在衬底上形成栅绝缘介质层；在栅绝缘介质层上形成无应力金属屏蔽层；在无应力金属屏蔽层中形成栅极形状的多个无应力金属屏蔽层线条构成的凹槽阵列；在凹槽阵列中形成应力金属栅层；去除无应力金属屏蔽层顶部的应力金属栅层，余下的应力金属栅在衬底中形成多个沟道应变区；采用Raman测量凹槽阵列中应力金属栅层下方的短沟道衬底应变。

其中，无应力金属屏蔽层线条宽度在10nm到1000nm范围内，凹槽阵列宽度大于Raman光斑直径。Raman光斑直径大于等于1微米。

其中，无应力金属屏蔽层厚度足以屏蔽除应力金属栅层正下方衬底以外的Raman光波信号，使得能够通过Raman测量应力金属栅正下方短沟道衬底应变。

其中，应力金属栅层的厚度既能够不屏蔽、甚至增强Raman信号，又能够引起其下方衬底晶格形变并记忆。其中，应力金属栅层的厚度小于10nm。

其中，衬底包括单晶体硅或绝缘体上硅基底，或应变硅衬底，或包括锗硅衬底、III-V族化合物、II-VI族化合物、石墨烯的高迁移率衬底材料。

其中，栅绝缘介质层包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x及其组合的铪基高K介质材料，选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃及其组合的稀土基高K介质材料，以及选自SiO₂、SiON、Si₃N₄、Al₂O₃的常用绝缘介质材料，以及上述各类材料的复合多层结构。

其中，应力金属栅层包括氮化钛、氮化钽及其组合，淀积方法包括LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合。

其中，无应力金属屏蔽层的厚度等于栅的高度。

其中，形成凹槽阵列的方法为槽形开口曝光/光刻。其中，由等离子刻蚀、RIE或湿法腐蚀实现各向异性刻蚀，形成直角沟槽，沟槽深度为无应力金属屏蔽层厚度，沟槽宽度为沟道宽度。

其中，通过LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合的方法淀积无应力金属屏蔽层，材料包括Al、Ti、Cu、Mo及其组合，淀积厚度等于沟槽深度。

通过CMP、光刻/刻蚀的方法去除无应力金属屏蔽层上的部分应力金属栅层，形成独立的应力金属栅。

其中，采用光斑直径1微米的Raman测量应力金属栅下短沟道，通过Ramanshift判断沟道中衬底应变。

此外，本发明还提供了一种半导体测试结构，包括：衬底；衬底上的多个无应力金属屏蔽层线条构成的凹槽阵列，凹槽阵列的宽度大于Raman光斑最小直径；凹槽阵列中多个无应力金属屏蔽层线条之间的多个应力金属栅线条；应力金属栅线条下方衬底中的多个应变沟道区。

依照本发明的半导体器件测试方法，在无应力金属屏蔽薄膜中形成栅极形状的凹槽阵列，通过较厚金属屏蔽层屏蔽除应力金属栅材料正下方以外的Raman光波信号，使光斑直接约1微米的Raman测量时能够测出应力金属栅正下方短沟道中应变，进而实现短沟道应变的Raman测量。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1是本发明的工艺流程图；

图2是本发明的在半导体衬底上形成栅绝缘介质的示意图；

图3是本发明的在所示栅绝缘介质上形成无应力金属屏蔽层薄膜的示意图；

图4是本发明的在无应力金属屏蔽层薄膜中形成栅极形状的凹槽阵列的剖面示意图；

图5是本发明的在凹槽中淀积应力金属栅材料的示意图；

图6是本发明的去除无应力金属屏蔽层上应力金属栅材料后，形成独立金属栅阵列的示意图；以及

图7是本发明最终Raman测试的示意图。

附图标记：

1、衬底

2、栅绝缘介质层

3、无应力金属屏蔽层

4、应力金属栅材料

5、沟道应变区

6、Raman光斑

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了一种通过Raman测量应力金属栅下短沟道应变的方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

如图1所示，一种通过Raman测量应力金属栅下短沟道应变的方法，该方法包括如下步骤：

步骤1：在半导体衬底上形成栅绝缘介质；

步骤2：在栅绝缘介质上形成无应力金属屏蔽层；

步骤3：在无应力金属屏蔽层中形成栅极形状的凹槽阵列；

步骤4：在凹槽阵列中淀积应力金属栅材料；

步骤5：去除无应力金属屏蔽层上应力金属栅材料；

步骤6：通过Raman测量栅阵列中应力金属栅下方的沟道应变。

具体地，如图2所示，在半导体衬底1上形成栅绝缘介质层2。衬底1可选的包括单晶体硅或绝缘体上硅基底，或应变硅衬底，或锗硅衬底，三五族，石墨烯等高迁移率衬底材料。通过LPCVD、PECVD、HDPCVD、ALD等常规方法在半导体衬底1上沉积形成栅绝缘介质层2。栅绝缘介质层2可选的包括铪基高K介质材料如HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x等，稀土基高K介质材料ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃，以及SiO₂、SiON、Si₃N₄、Al₂O₃等各种常用绝缘介质材料，以及上述各类材料的复合多层结构。此步骤中栅绝缘介质层2与前栅工艺或者后栅工艺中实际使用的栅绝缘介质是同时形成的，也即形成在整个器件(例如整个晶片)上，而不仅仅在测试区域。

如图3所示，在所示栅绝缘介质层2上形成无应力金属屏蔽层3。无应力金属屏蔽层3可选的材料包括Al、Ti、Cu、Mo等及其组合，淀积方法包括LPCVD、PECVD、MOCVD、蒸发、溅射、离子束沉积、PLD、ALD等。无应力金属屏蔽层厚度足以屏蔽除应力金属栅层正下方衬底以外的Raman光波信号，使得能够通过Raman测量应力金属栅正下方短沟道衬底应变。其厚度约为栅的高度，例如为10～100nm。此步骤中无应力金属屏蔽层3可以仅形成在晶片上特意列出的测试区域中，例如在实际版图中各个功能性集成电路模块的边缘(诸如晶片边缘区域，但是位于工艺制造误差的范围之内以保证测试区的材料结构特性与实际工作区的相同)。在非测试区域中，无应力金属屏蔽层3例如对应的是后栅工艺中伪栅极堆叠结构两侧的层间介质层。

如图4所示，在无应力金属屏蔽层3中形成栅极形状的凹槽阵列。通过凹槽图形曝光刻蚀(例如槽形开口曝光)，例如由等离子刻蚀、RIE或湿法腐蚀实现各向异性刻蚀形成多条基本(例如底部夹角在85至95度之间)或者完全为直角的沟槽而构成栅凹槽阵列。沟槽深度为无应力金属屏蔽层膜厚。沟槽宽度为栅宽度(在后栅工艺中为伪栅极堆叠宽度)也即沟道宽度，以便同时与功能区(有源区)中实际器件的栅极宽度相等以最大程度地模拟实际器件结构，例如为10～1000nm。

值得注意的是，单个栅极线条大于1微米时，应力释放不明显，无法引起沟道中硅衬底的明显形变，故应力金属栅无法应用于大尺寸器件，并且应力金属栅在后栅工艺中需要填充在栅极沟槽(凹槽阵列)中，不同于前栅工艺的直接刻蚀形成线条，取决于器件尺寸需要，单个沟槽一般小于1微米，因此，单个应力金属栅线条宽度要小于1微米，例如是10～100nm。另一方面，栅极阵列宽度小于Raman光斑最小直径(例如1微米)时，Raman光斑有较大区域照射在测试结构之外，信号强度变弱，不利于精确测量。

因此，凹槽阵列(也即测试图形结构)的宽度(阵列最外侧的两个无应力金属屏蔽层3线条之间的最大距离)要大于Raman光斑的最小直径(例如大于等于1微米)，例如为1～100微米。同时，无应力金属屏蔽层3线条之间的单个凹槽宽度(对应于稍后的应力金属栅4线条)要尽可能小，在提高单个线条下沟道区应变的同时还使得凹槽阵列(测试结构)中应力释放区域的数目增多，增强了Raman测试信号强度。

如图5所示，通过LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD等在凹槽阵列中淀积应力金属栅材料4，可选的包括TiN、TaN等，淀积厚度小于10纳米以便提高Raman测试时的光斑的透过率(增强Raman信号)同时又能够引起下方衬底晶格形变并记忆。应力金属栅材料4在非测试区域中对应的结构是后栅工艺中去除了伪栅极之后再次沉积的栅极功函数调节层，其材质也包括TiN、TaN，因此可以同时形成。在前栅工艺的非测试区域中，应力金属栅材料4对应的结构是栅极导电金属层，可以是Al、Ti、Cu、Mo、W与TiN、TaN的叠层。

如图6所示，通过CMP或光刻/刻蚀，去除无应力金属屏蔽层3上的那部分应力金属栅材料4，余下的部分形成独立金属栅。该步骤是为了进一步释放应力金属栅材料4的应力，使沟道产生更大形变，这也是模仿后栅工艺中的CMP过程。此时，栅电极结构下沟道区存在由应力金属栅4引入的应变，也即图中标识出的沟道应变区5。

如图7所示，为通过光斑直径约1微米的Raman测量栅阵列中应力金属栅4下方沟道应变5的示意图。由于无应力金属屏蔽层3较厚而可以屏蔽除了应力金属栅4正下方衬底以外的Raman光波信号，也即仅测量了凹槽部分——应力金属栅4的应力。测量时，在沟道区具有压应力的区域，由于压应力使得衬底中晶体键长减小，Raman光波信号的峰位向高波数方向偏移；对应的，在沟道区具有张应力的区域，由于张应力使得衬底中晶体键长变长，因而峰位向低波数方向偏移。通过判断频谱中峰位的偏移方向以及偏移程度，可以推断出衬底沟道区中应力类型以及大小。也即采用光斑直径1微米的Raman测量应力金属栅下短沟道，通过Ramanshift判断沟道中衬底应变。具体的Raman测试设备和详细方法步骤在晶体形变测试中是本领域所熟知的，本发明侧重点在于改进的凹槽阵列测试结构以及阵列测试方法，对于具体地单个线条应力的测试设备和详细方法步骤则不再赘述。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件测试方法，包括：

在衬底上形成栅绝缘介质层；

在栅绝缘介质层上形成无应力金属屏蔽层；

在无应力金属屏蔽层中形成栅极形状的多个无应力金属屏蔽层线条构成的凹槽阵列；

在凹槽阵列中形成应力金属栅层；

去除无应力金属屏蔽层顶部的应力金属栅层，余下的应力金属栅在衬底中形成多个沟道应变区；

采用Raman测量凹槽阵列中应力金属栅层下方的短沟道衬底应变，其中无应力金属屏蔽层厚度足以屏蔽除应力金属栅层正下方衬底以外的Raman光波信号，使得能够通过Raman测量应力金属栅正下方短沟道衬底应变。

2.根据权利要求1所述的方法，其中，无应力金属屏蔽层线条宽度在10nm到1000nm范围内，凹槽阵列宽度大于Raman光斑直径。

3.根据权利要求2所述的方法，Raman光斑直径大于等于1微米。

4.根据权利要求1所述的方法，其中，应力金属栅层的厚度既能够不屏蔽、甚至增强Raman信号，又能够引起其下方衬底晶格形变并记忆。

5.根据权利要求4所述的方法，其中，应力金属栅层的厚度小于10nm。

6.根据权利要求1所述的方法，其中，衬底为单晶体硅基底、绝缘体上硅基底、应变硅衬底或高迁移率衬底材料，所述高迁移率衬底材料为锗硅衬底、III-V族化合物、II-VI族化合物或石墨烯。

7.根据权利要求1所述的方法，其中，栅绝缘介质层为铪基高K介质材料、稀土基高K介质材料、常用绝缘介质材料或上述各类材料的复合多层结构，所述铪基高K介质材料为HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x或其组合，所述稀土基高K介质材料为ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃或其组合，所述常用绝缘介质材料为SiO₂、SiON、Si₃N₄或Al₂O₃。

8.根据权利要求1所述的方法，其中，应力金属栅层为氮化钛、氮化钽或其组合，淀积方法为LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD或其组合。

9.根据权利要求1所述的方法，其中，无应力金属屏蔽层的厚度等于栅的高度。

10.根据权利要求1所述的方法，其中，形成凹槽阵列的方法为槽形开口曝光/光刻。

11.根据权利要求10所述的方法，其中，由等离子刻蚀、RIE或湿法腐蚀实现各向异性刻蚀，形成直角沟槽，沟槽深度为无应力金属屏蔽层厚度，沟槽宽度为沟道宽度。

12.根据权利要求1所述方法，其中，通过LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD或其组合的方法淀积无应力金属屏蔽层，材料为Al、Ti、Cu、Mo或其组合，淀积厚度等于沟槽深度。

13.根据权利要求1所述的方法，通过CMP、光刻/刻蚀的方法去除无应力金属屏蔽层上的部分应力金属栅层，形成独立的应力金属栅。

14.根据权利要求1所述的方法，其中，采用光斑直径1微米的Raman测量应力金属栅下短沟道，通过Ramanshift判断沟道中衬底应变。

15.一种半导体测试结构，包括：

衬底；

衬底上的多个无应力金属屏蔽层线条构成的凹槽阵列，凹槽阵列的宽度大于Raman光斑最小直径；

凹槽阵列中多个无应力金属屏蔽层线条之间的多个应力金属栅线条；

应力金属栅线条下方衬底中的多个应变沟道区，

其中无应力金属屏蔽层厚度足以屏蔽除应力金属栅层正下方衬底以外的Raman光波信号，使得能够通过Raman测量应力金属栅正下方短沟道衬底应变。