CN103165458B

CN103165458B - Mosfet制造方法

Info

Publication number: CN103165458B
Application number: CN201110419341.9A
Authority: CN
Inventors: 付作振; 殷华湘
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-12-15
Filing date: 2011-12-15
Publication date: 2016-08-03
Anticipated expiration: 2031-12-15
Also published as: CN103165458A

Abstract

本发明提供了一种MOSFET制造方法，包括步骤：步骤S1，在衬底上形成第一应力层；步骤S2，在第一应力层中形成假栅凹槽；步骤S3，在假栅凹槽中淀积形成假栅；步骤S4，去除第一应力层，留下假栅；以及步骤S5，执行后续工艺完成MOSFET制造。依照本发明的MOSFET制造方法，在应力绝缘薄膜中形成栅极形状的凹槽过程通过应力释放在器件沟道区引入应变，导致晶格形变并被记忆住，进而提高器件的电学性能。

Description

MOSFET制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，更具体地讲，涉及一种引入沟道应变的MOSFET制造方法。

背景技术

随着大规模集成电路技术的不断发展，电路的集成度不断提高，MOSFET器件的特征尺寸已经到了22nm以下的技术结点。事实上，当进入90nm的技术结点之后，单纯的通过缩小栅长以满足摩尔定律的要求已经越来越困难了。因为随着栅长的缩短，被用来抑制短沟道效应的沟道重掺杂引入的沟道掺杂散射、强场效应以及寄生电阻的增加，导致沟道载流子迁移率降低，影响了器件电学性能的提升。在这种背景下，应变工程应运而生，它是提高沟道载流子迁移率的重要方法之一。

这种技术通过在器件制造过程中引入各种应力源，如应变覆层(StrainedOverlayers)、应力记忆(StressMemorization)、以及嵌入式SiGe(Embedded-SiGe，eSiGe)，来对沟道施加应力。而适当的应力能够提高沟道载流子的迁移率，进而在不缩小沟道尺寸的前提下实现器件电学性能的提高。

目前，应变技术已经与后栅工艺相结合，主要通过StrainedOverlayers和Embedded-SiGe两种方式向沟道内引入应力，并且在90nm至30nm的技术结点范围内明显的提高了器件的电学性能。

然而，当特征尺寸持续缩小时，上述两种引入应力方式受到薄膜厚度、器件结构的限制，提高应力的效果不如StressMemorization技术。但是现有的StressMemorization技术存在制造工艺复杂、材料以及时间成本昂贵的缺点。

发明内容

因此，本发明的目的在于提供一种能有效低成本的提高MOSFET沟道应力的器件制造方法。

本发明提供了一种MOSFET制造方法，包括步骤：步骤S1，在衬底上形成第一应力层；步骤S2，在第一应力层中形成假栅凹槽；步骤S3，在假栅凹槽中淀积形成假栅；步骤S4，去除第一应力层，留下假栅；以及步骤S5，执行后续工艺完成MOSFET制造。

其中，在步骤S2和/或步骤S4中，通过应力释放使得第一应力层中的应力被引入沟道区，导致沟道区晶格形变并被记忆住，形成应力分布区域。

其中，在步骤S1之前，还包括在衬底与第一应力层之间形成第一栅绝缘层。

其中，在步骤S3之后、步骤S4之前，还包括平坦化假栅直至露出第一应力层。其中，假栅淀积的厚度大于假栅凹槽深度，通过CMP、回刻方法实现假栅平坦化。

其中，步骤S5进一步包括：在假栅两侧衬底中形成源漏区、在假栅两侧衬底上形成侧墙、在侧墙两侧的源漏区上形成第二应力层、去除假栅、淀积形成包括第二栅绝缘层和栅极金属层的栅极结构、形成金属化接触。

其中，第一栅绝缘层和/或第二栅绝缘层包括SiO₂、SiON、Si₃N₄、Al₂O₃、铪基高K介质材料、稀土基高K介质材料及其组合。其中，铪基高K介质材料包括HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x及其组合，稀土基高K介质材料包括ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃及其组合。

其中，第一应力层和/或第二应力层包括氧化硅、氮化硅、DLC，具有应力的绝对值为1～4GPa。

其中，第一应力层和/或第二应力层形成方法包括LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合。

其中，衬底包括单晶体硅、SOI、应变硅、锗硅、三五族化合物、石墨烯及其组合。

其中，通过LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合方式来在假栅凹槽中淀积假栅材料，假栅包括多晶硅、非晶硅、微晶硅、多晶锗硅。

其中，通过RIE或湿法腐蚀实现各向异性刻蚀，形成假栅凹槽，假栅凹槽的深度等于第一应力层厚度和/或假栅高度，假栅凹槽的宽度等于假栅宽度。

依照本发明的MOSFET制造方法，在应力绝缘薄膜中形成栅极形状的凹槽过程通过应力释放在器件沟道区引入应变，导致晶格形变并被记忆住，进而提高器件的电学性能。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1显示了依照本发明实施例的工艺流程图；

图2是本发明的在半导体衬底上形成第一栅绝缘介质的示意图；

图3是本发明的在所示栅绝缘介质上形成第一应力绝缘薄膜的示意图；

图4是本发明的在第一应力绝缘薄膜中形成栅极形状的凹槽的示意图；

图5是本发明的在凹槽中淀积栅电极导电填充材料并平坦化后的示意图；

图6是本发明的去除第一应力绝缘薄膜形成独立假栅的示意图；

图7是本发明的最终形成的完整CMOS器件的结构示意图；以及

图8是本发明形成的假栅TCAD应力分布仿真图。

附图标记：

1、衬底2、第一栅绝缘层

3、第一应力层(3A假栅凹槽)4、假栅

5、应力分布区域6、第二应力层

7、第二栅绝缘层8、第一金属层

9、第二金属层10、源漏区11、侧墙

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了沟道引入应力的MOSFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构。

如图1所示，本发明提供了一种在MOSFET中引入沟道应变的工艺方法，该方法至少包括如下步骤：

步骤S1：在衬底上形成第一应力层；

步骤S2：在第一应力层中形成假栅凹槽；

步骤S3：在假栅凹槽中淀积形成假栅；

步骤S4：去除第一应力层，留下假栅；

步骤S5：执行后续工艺完成MOSFET制造。

优选地，在步骤S1之前，还可包括在衬底与第一应力层之间形成第一栅绝缘层或垫层；在步骤S3之后，还可包括平坦化假栅直至露出第一应力层；在步骤S5中，可进一步包括在假栅两侧衬底中形成源漏区、在假栅两侧衬底上形成侧墙、在侧墙两侧的源漏区上形成第二应力层、去除假栅、淀积形成栅极结构、形成金属化接触。

以下参照图2至图7的器件剖视图来详细说明图1所示制造工艺的各个工艺步骤。

首先，如图2所示，在衬底1上形成第一栅绝缘层2，例如通过LPCVD、PECVD、HDPCVD等常规方法淀积形成。衬底1为半导体，可选的包括单晶体硅或绝缘体上硅(SOI)基底、或应变硅衬底、或锗硅衬底，或是三五族、石墨烯等高迁移率衬底材料。第一栅绝缘层2可选的包括铪基高K介质材料如HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x等(其中x依照化学结构和介电常数选择需要而合理设置，例如为1～4，以下同理)，或包括稀土基高K介质材料如ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃，或可包括例如SiO₂、SiON、Si₃N₄、Al₂O₃的常规绝缘介质材料，或者是上述这些绝缘介质材料的复合结构。第一栅绝缘层2一般用于在后续蚀刻中保护衬底沟道区或是在后栅工艺中调节栅极绝缘层与沟道区界面态，其厚度可为1～5nm。在某些工艺条件下，例如精确控制蚀刻速度和终止点以及去除假栅后沉积多层栅极绝缘层时，第一栅绝缘层2也可以省略。

其次，如图3所示，在衬底1和/或第一栅绝缘层2上形成第一应力层3。第一应力层可选的包括氮化硅、氧化硅、类金刚石碳膜(DLC)等，淀积方法包括LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD等。其厚度约为稍后要形成的假栅的高度，例如10～50nm。通过控制淀积工艺参数，使得第一应力层3取决于MOSFET种类(例如pMOS或nMOS)从而具有拉应力或张应力，应力的绝对值例如为1～4GPa。

再次，如图4所示，在第一应力层3中形成假栅凹槽3A。假栅凹槽3A由RIE或湿法腐蚀实现各向异性刻蚀，形成直角沟槽。假栅沟槽3A的深度约为上述第一应力层3的膜厚。假栅沟槽3A的宽度约为稍后要形成的假栅宽度(栅极宽度)，也即基本相当于MOSFET特征尺寸，在本发明优选实施例中约为30nm以下。值得注意的是，在各向异性刻蚀过程中，应力层被刻蚀、去除的过程中因为界面形态被破坏而将应力导入沟道区，因此通过应力释放在器件沟道区引入应变的方法，导致晶格形变并被记忆住，从而在衬底沟道区中形成如图中标记5所示的应力分布区域。其中，第一应力层3的应力绝对值为1～4GPa时，所形成的对应的应力分布区域5的应力为500MPa～1GPa，优选地为700MPa。由于在形成源漏之前就将应力通过应力记忆的方式引入沟道区，依照本发明的MOSFET制造方法无需在器件上额外设置较厚的应力覆层或在源漏制造时引入额外步骤补充应力，因此简化了制造工艺、提高了效率，还更好地提高了应力、改善了器件驱动能力。

接着，如图5所示，在假栅凹槽3A中淀积形成假栅4。例如通过LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD等淀积假栅填充材料，可选的包括多晶硅、非晶硅、微晶硅、多晶锗硅等，淀积厚度大于等于假栅凹槽3A的深度。之后优选地，通过CMP、回刻等方法实现假栅材料平坦化直至露出第一应力层3，以形成最终的假栅4。

然后，如图6所示，去除第一应力层3，留下假栅4。例如通过湿法刻蚀或等离子体刻蚀来高选择性全部腐蚀去除应力层3，形成独立假栅4。在本发明的优选实施例中，假栅材料为硅，则应力层3材质为氮化硅时可采用热磷酸腐蚀，应力层3材质为氧化硅时可采用稀释HF酸溶液(DHF)或缓释刻蚀液(BOE，NH₄F与HF的混合物)腐蚀，应力层。3材质为DLC时采用Ar和/或O2等离子体刻蚀来去除。值得注意的是，在去除应力层3的过程中，因为界面形态被破坏而将应力导入沟道区，因此也可以通过应力释放在器件沟道区引入应变的方法，导致晶格形变并被记忆住，从而在衬底沟道区中同样形成如图中标记5所示的应力分布区域，应力分布区域5的应力数值范围与上类似。因此假栅结构下沟道区存在由本发明方法步骤S2和/或步骤S4所形成的应变沟道，也即至少包括上述的应力分布区域5。

最后，如图7所示，执行后续工艺完成MOSFET制造。在假栅4两侧衬底1中形成源漏区10，例如先光刻/刻蚀形成源漏凹槽，然后选择性外延生长SiGe源漏区10，优选地SiGe可为顶部高于衬底的抬升源漏。在假栅4两侧衬底1上形成侧墙11，侧墙11通常为氮化物、氮氧化物，优选地也可与应力层3材质相同以进一步提高器件应力。在侧墙11两侧的源漏区10上形成第二应力层6，其中第二应力层6制造工艺、材质与第一应力层3类似，均可选自氮化硅、氧化硅、类金刚石碳膜(DLC)，两者可相同也可不同，第二应力层6也可以是包括多个不同应力材料的叠层结构。去除假栅4，留下栅极沟槽，例如通过TMAH湿法去除硅材质的假栅。淀积形成栅极结构，例如在栅极沟槽中CVD常规方法依次沉积第二栅绝缘层7、第一金属层8、第二金属层9，其中第二栅绝缘层7与第一栅绝缘层3材质类似，优选为上述高k材料；第一金属层8用作种晶层和阻挡层，例如为Ti、Ta及其氮化物；第二金属层9用作栅极功函数调整层以及栅极导电层，材质可包括W、Cu、Ti、Ta、Mo、Al等等金属、金属合金及其氮化物。形成金属化接触，例如在第二应力层6中光刻/刻蚀形成接触孔，在接触孔中沉积镍基金属并退火，形成金属硅化物以降低源漏电阻。

图8显示了本发明方法的TCAD仿真应力分布图。在仿真中，第一应力层3(和/或第二应力层6)的应力大小为-3GPa，最终在沟道中心(区域5处)引入了-700MPa应力，由此大大提高了载流子迁移率，增大了器件驱动能力。

依照本发明的MOSFET及其制造方法，在应力绝缘薄膜中形成栅极形状的凹槽过程通过应力释放在器件沟道区引入应变，导致晶格形变并被记忆住，进而提高器件的电学性能。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种MOSFET制造方法，包括步骤：

步骤S1，在衬底上形成第一应力层；

步骤S2，在第一应力层中形成假栅凹槽；

步骤S3，在假栅凹槽中淀积形成假栅；

步骤S4，去除第一应力层，留下假栅；以及

步骤S5，执行后续工艺完成MOSFET制造，

2.如权利要求1的方法，其中，在步骤S1之前，还包括在衬底与第一应力层之间形成第一栅绝缘层。

3.如权利要求1的方法，其中，在步骤S3之后、步骤S4之前，还包括平坦化假栅直至露出第一应力层。

4.如权利要求3的方法，其中，假栅淀积的厚度大于假栅凹槽深度，通过CMP、回刻方法实现假栅平坦化。

5.如权利要求1的方法，其中，步骤S5进一步包括：在假栅两侧衬底中形成源漏区、在假栅两侧衬底上形成侧墙、在侧墙两侧的源漏区上形成第二应力层、去除假栅、淀积形成包括第二栅绝缘层和栅极金属层的栅极结构、形成金属化接触。

6.如权利要求2的方法，其中，第一栅绝缘层包括SiO₂、SiON、Si₃N₄、Al₂O₃、铪基高K介质材料、稀土基高K介质材料及其组合。

7.如权利要求5的方法，其中，第二栅绝缘层包括SiO₂、SiON、Si₃N₄、Al₂O₃、铪基高K介质材料、稀土基高K介质材料及其组合。

8.如权利要求6或7的方法，其中，铪基高K介质材料包括HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x及其组合，稀土基高K介质材料包括ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃及其组合。

9.如权利要求1的方法，其中，第一应力层包括氧化硅、氮化硅、DLC，具有应力的绝对值为1～4GPa。

10.如权利要求5的方法，其中，第二应力层包括氧化硅、氮化硅、DLC，具有应力的绝对值为1～4GPa。

11.如权利要求1的方法，其中，第一应力层形成方法包括LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合。

12.如权利要求5的方法，其中，第二应力层形成方法包括LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合。

13.如权利要求1的方法，其中，衬底包括单晶体硅、SOI、应变硅、锗硅、三五族化合物、石墨烯及其组合。

14.如权利要求1的方法，其中，通过LPCVD、PECVD、蒸发、溅射、离子束沉积、PLD、ALD及其组合方式来在假栅凹槽中淀积假栅材料，假栅包括多晶硅、非晶硅、微晶硅、多晶锗硅。

15.如权利要求1的方法，其中，通过RIE或湿法腐蚀实现各向异性刻蚀，形成假栅凹槽，假栅凹槽的深度等于第一应力层厚度和/或假栅高度，假栅凹槽的宽度等于假栅宽度。