DE102019214644A1 - Finfet-Struktur mit einem einen dielektrischen Streifen umfassenden Gate zur Reduzierung der effektiven Kapazität und Verfahren zu ihrer Herstellung - Google Patents

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Chung Foong Tan
Guowei Xu
Ruilong Xie
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Liu JIANG
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Abstract

FinFET-Struktur mit reduzierter effektiver Kapazität und umfassend ein Substrat mit mindestens zwei Finnen darauf, die seitlich voneinander beabstandet sind, ein Metall-Gate über den Finnenoberseiten der Finnen und zwischen Seitenwänden der oberen Abschnitte der Finnen, Source/Drain-Bereiche in jeder Finne auf gegenüberliegenden Seiten des Metall-Gates und einen dielektrischen Streifen innerhalb des Metall-Gates, der zwischen den Seitenwänden der oberen Abschnitte der Finnen angeordnet ist, wobei der dielektrische Streifen seitlich von den Seitenwänden der oberen Abschnitte der Finnen innerhalb des Metall-Gates beabstandet ist.

Description

  • TECHNISCHES GEBIET
  • Der hierin offenbarte Gegenstand bezieht sich auf FinFET-Strukturen, die einen dielektrischen Streifen innerhalb des Gate-Bereichs umfassen. Insbesondere beziehen sich die verschiedenen hierin beschriebenen Aspekte auf FinFET-Strukturen, die einen dielektrischen Streifen innerhalb des Gate-Bereichs umfassen und eine reduzierte Wirkkapazität aufweisen, und auf Verfahren zu deren Herstellung.
  • HINTERGRUND
  • Unter einer stetigen Skalierung der complementary-metal-oxide-semiconductor-(CMOS) -Technologie ist die dreidimensionale (3D) Feldeffekttransistorvorrichtung vom Finnen-Typ (FinFET-Vorrichtung) aufgrund seiner besseren elektrostatischen Steuerung und reduzierten Sperrkapazität zur Mainstream-Vorrichtung geworden. Die 3D-Struktur ermöglicht eine neue elektrische Feldverteilung im Kanal und verbessert die Strom-Spannungs-Kennlinien. Es erschwert aber auch die parasitäre Kapazität des FinFET-Gerätes. Genauer gesagt wird die Gesamtkapazität einer Vorrichtung bei einer Herabskalierung von FinFET-Vorrichtungen zunehmend von der parasitären Kapazität des Gates dominiert.
  • KURZE ZUSAMMENFASSUNG
  • Es sind FinFET-Strukturen, die einen dielektrischen Streifen innerhalb des Gate-Bereichs umfassen und eine reduzierte Wirkkapazität aufweisen, und Verfahren zu deren Herstellung beschrieben. In einem ersten Aspekt der Erfindung umfasst eine FinFET-Struktur: ein Substrat mit mindestens zwei Finnen darauf, die seitlich voneinander beabstandet sind; ein Metall-Gate über Finnenoberseiten der mindestens zwei Finnen und zwischen den Seitenwänden von oberen Abschnitten der mindestens zwei Finnen; Source/Drain-Bereiche in jeder Finne auf gegenüberliegenden Seiten des Metall-Gates; und einen dielektrischen Streifen innerhalb des Metall-Gates, der zwischen den Seitenwänden der oberen Abschnitte der mindestens zwei Finnen angeordnet ist, wobei der dielektrische Streifen seitlich von den Seitenwänden der oberen Abschnitte der mindestens zwei Finnen innerhalb des Metall-Gates beabstandet ist.
  • In einem zweiten Aspekt der Erfindung umfasst ein Verfahren zur Herstellung einer FinFET-Struktur: ein Bilden eines dielektrischen Abstandshalters auf jeder Seitenwand eines oberen Abschnitts von mindestens zwei Halbleiterfinnen, die seitlich voneinander auf einem Substrat beabstandet sind; ein Bilden eines dielektrischen Streifens zwischen den Seitenwänden benachbarter dielektrischer Abstandshalter; ein Entfernen der dielektrischen Abstandshalter; und ein Bilden eines Metall-Gates über den Finnenoberseiten der mindestens zwei Finnen, über dem dielektrischen Streifen und an den Seitenwänden der oberen Abschnitte der mindestens zwei Finnen, wobei die mindestens zwei Finnen Source/Drain-Bereiche aufweisen.
  • Figurenliste
  • Diese und andere Merkmale dieser Erfindung sind aus der folgenden detaillierten Beschreibung der verschiedenen Aspekte der Erfindung in Verbindung mit den beigefügten Zeichnungen, die verschiedene Ausführungsformen der Erfindung darstellen, ersichtlich, in denen:
    • 1 einen schematischen Querschnitt einer FinFET-Struktur nach einer Bildung von Finnen zeigt.
    • 2 einen schematischen Querschnitt einer FinFET-Struktur nach einer Bildung einer Flachgrabenisolierung (STI) und einem Freilegen von Finnen zeigt.
    • 3 einen schematischen Querschnitt einer FinFET-Struktur nach einer Bildung von dielektrischen Abstandshaltern zeigt.
    • 4 einen schematischen Querschnitt einer FinFET-Struktur nach einer Abscheidung eines Materials für dielektrische Streifen zeigt.
    • 5 einen schematischen Querschnitt einer FinFET-Struktur nach einem Aussparen des Materials für dielektrische Streifen zeigt.
    • 6 einen schematischen Querschnitt einer FinFET-Struktur nach Entfernen des Abstandshalters zeigt.
    • 7 einen schematischen Querschnitt einer alternativen FinFET-Struktur nach Entfernen des Abstandshalters zeigt.
    • 8 einen schematischen Querschnitt einer FinFET-Struktur nach einer Abscheidung eines Dummy-Gate-Materials zeigt.
    • 9 einen schematischen Querschnitt einer FinFET-Struktur nach einer Bildung einer Isolation durch Gate-Schnitt zeigt.
    • 10 einen schematischen Querschnitt einer FinFET-Struktur nach einer Bildung eines Ersatzmetallgates zeigt.
  • Die Zeichnungen der Erfindung sind nicht unbedingt maßstabsgerecht. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sind daher nicht als den Umfang der Erfindung beschränkend anzusehen. In den Zeichnungen stellen gleiche Bezugszeichen in den Zeichnungen gleiche Elemente dar.
  • DETAILLIERTE BESCHREIBUNG
  • Der hier offenbarte Gegenstand bezieht sich auf FinFET-Strukturen, die einen dielektrischen Streifen innerhalb des Gate-Bereichs umfassen. Insbesondere beziehen sich verschiedene hierin beschriebene Aspekte auf FinFET-Strukturen, die einen dielektrischen Streifen innerhalb des Gate-Bereichs umfassen und eine reduzierte Wirkkapazität aufweisen, und auf Verfahren zu deren Herstellung.
  • Wie bereits erwähnt, können konventionelle, verkleinerte FinFETs (wie z.B. 14nm und mehr) unter einer übermäßigen parasitären Kapazität zwischen dem Gate und einem Kontakt leiden, die die effektive Kapazität (Ceff) einer integrierten Schaltung (IC) deutlich erhöhen und somit das Leistungsvermögen eines Chips beeinträchtigen kann. Im Gegensatz dazu umfassen verschiedene Aspekte der Erfindung FinFET-Strukturen, die einen oder mehrere dielektrische Streifen innerhalb des Gate-Bereichs umfassen, die eine reduzierte parasitäre Kapazität zwischen Gate und Kontakt ermöglichen, was wiederum eine reduzierte effektive Kapazität eines ICs und ein verbessertes Leistungsvermögen für eine Vorrichtung ermöglicht.
  • 1 stellt eine anfängliche Vorläuferstruktur für einen FinFET dar, die durch eine heute bekannte oder später entwickelte Fertigungstechnik gebildet werden kann. Die Vorläuferstruktur umfasst ein Substrat 100. Das Substrat 100 kann aus einem derzeitig bekannten oder später entwickelten Halbleitermaterial gebildet sein, das ohne Beschränkung Silizium, Germanium, Siliziumcarbid und solche, die im Wesentlichen aus einem oder mehreren III-V-Verbindungshalbleitern mit einer durch die Formel AlX1GaX2InX3AsY1PY2NY3SbY4 definierten Zusammensetzung gebildet sind, umfassen kann, wobei X1, X2, X3, Y1, Y2, Y3 und Y4 relative Anteile darstellen, die jeweils größer oder gleich Null sind, und X1+X2+X3+Y1+Y2+Y3+Y3+Y4=1 (1 ist die gesamte relative Molmenge). Andere geeignete Substrate sind Il-Vl-Verbindungshalbleiter mit einer Zusammensetzung ZnA1CdA2SeB1TeB2, wobei A1, A2, B1 und B2 relative Anteile sind, die jeweils größer oder gleich Null sind, und A1+A2+B1+B1+B2=1 (1 ist eine Gesamtmolmenge).
  • Das Substrat 100 kann Finnen 105 umfassen, die darauf angeordnet und seitlich voneinander beabstandet sind. Obwohl vier Finnen dargestellt sind, kann für eine Halbleitervorrichtung eine beliebige Anzahl von Finnen verwendet werden. Die Finnen 105 können durch alle heute bekannten oder später entwickelten Halbleiterherstellungstechniken zum Bilden einer Finne auf einem Substrat gebildet werden. So können beispielsweise Finnen 105 durch ein strukturiertes epitaktisches Wachsen des Substrats 100 oder, wie in 1 dargestellt, ein strukturiertes Ätzen des Substrats 100 unter Verwendung einer Maske 110 gebildet werden. Die Maske 110 kann jedes für die gewünschte Ätzung geeignete Maskenmaterial umfassen, z.B. SiN, SiBCN, SiNC, Si3N4, SiCO, SiO2 und/oder SiNOC.
  • „Epitaxie“ oder „epitaktisch“ bezieht sich gemäß der Verwendung hierin auf ein Verfahren, bei dem eine dünne Schicht aus einem einkristallinen Material oder einem polykristallinen Material mit großem Korn auf einem Basismaterial mit ähnlichen kristallinen Eigenschaften abgeschieden wird. Ein Ätzen bezieht sich im Allgemeinen auf ein Entfernen von Material von einem Substrat (oder von Strukturen, die auf dem Substrat gebildet werden) und wird oft mit einer Maske durchgeführt, so dass ein Material aus bestimmten Bereichen des Substrats selektiv entfernt werden kann, während das Material in anderen Bereichen des Substrats nicht beeinflusst wird.
  • Bezüglich dem erwähnten Ätzen gibt es im Allgemeinen zwei Kategorien von Ätzungen, (i) Nassätzung und (ii) Trockenätzung. Die Nassätzung erfolgt mit einem Lösungsmittel (z.B. einer Säure), das aufgrund seiner Fähigkeit, ein bestimmtes Material (z.B. Oxid) selektiv zu lösen, ausgewählt werden kann, während ein anderes Material (z.B. Polysilizium) relativ intakt bleibt. Diese Fähigkeit, bestimmte Materialien selektiv zu ätzen, ist für viele Halbleiterherstellungsprozesse von grundlegender Bedeutung. Eine Nassätzung ätzt im Allgemeinen ein homogenes Material (z.B. Oxid) isotrop, jedoch kann eine Nassätzung auch einkristalline Materialien (z.B. Siliziumwafer) anisotrop ätzen. Das Trockenätzen kann mit einem Plasma durchgeführt werden. Plasmasysteme können in mehreren Modi arbeiten, indem sie die Parameter des Plasmas anpassen. Beim herkömmlichen Plasmaätzen entstehen energetische freie Radikale, neutral geladen, die an der Oberfläche des Wafers reagieren. Da neutrale Partikel den Wafer aus allen Winkeln angreifen, ist dieser Prozess isotrop. Das Ionenstrahlätzen oder Sputterätzen bombardiert den Wafer mit energiereichen Ionen von Edelgasen, die sich dem Wafer etwa aus einer Richtung nähern, und daher ist dieser Prozess stark anisotrop. Das reaktive lonenätzen (RIE) arbeitet unter Bedingungen, die zwischen Sputterätzen und Plasmaätzen liegen, und kann zur Herstellung tiefer, enger Strukturen, wie z.B. STI-Graben, verwendet werden.
  • 2 stellt eine Flachgrabenisolationsschicht (STI) 200 dar, die auf dem Substrat 100 angrenzend an die Finnen 105 gebildet wird. Gemäß der Darstellung in 2 kann die STI-Schicht 200 auf einem unteren Abschnitt der Seitenwände der Finnen 105 gebildet werden. Die STI-Schicht 200 kann beispielsweise die Finnen 105 voneinander und gegenüber anderen Halbleiterstrukturen auf dem Substrat 100 elektrisch isolieren. Die STI-Schicht 200 kann ohne Beschränkung umfassen: Siliziummonoxid (SiO), Siliziumdioxid (SiO2) und/oder andere jetzt bekannte oder später entwickelte Oxidmaterialien.
  • Die STI-Schicht 200 kann auf dem Substrat 100 neben den Finnen 105 durch konventionelle Halbleiterherstellungstechniken zum Bilden einer dielektrischen STI-Schicht gebildet werden. So kann beispielsweise die STI-Schicht 200 nach der Bildung von Finnen 105 auf dem Substrat 100 durch Abscheidung, chemisch-mechanische Planarisierung (CMP) und Ätzen gebildet werden. Nach dem Ätzen der STI-Schicht 200 kann ein oberer Abschnitt der Finnen 105, d.h. ein aktiver Bereich der Finnen 105, erneut freigelegt werden, da die STI-Schicht 200 nach dem Ätzen eine obere Oberfläche unterhalb einer oberen Oberfläche der Finnen 105 aufweist.
  • Der Begriff „Abscheiden“ kann gemäß der Verwendung hierin jede heute bekannte oder später entwickelte Technik umfassen, die für die Abscheidung geeignet ist, einschließlich, aber nicht beschränkend: eine chemische Gasphasenabscheidung (CVD), Niederdruck-CVD (LPCVD), plasmaunterstützte CVD (PECVD), semi-atmosphärische CVD (SACVD), hochdichte Plasma-CVD (HDPCVD), schnelle thermische CVD (RTCVD), Ultrahochvakuum-CVD (UHVCVD), begrenzte Reaktionsbehandlung CVD (LRPCVD), metallorganische CVD (MOCVD), Sputtern, lonenstrahlabscheidung, Elektronenstrahlabscheidung, laserunterstützte Abscheidung, thermische Oxidation, thermische Nitridierung, Spin-on-Verfahren, physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), chemische Oxidation, Molekularstrahlepitaxie (MBE), Plattierung und Verdampfung.
  • 3 stellt einen dielektrischen Abstandshalter 300 dar, der auf der STI-Schicht 200 und den Seitenwänden der Finnen 105 gebildet ist. Genauer gesagt, und wie in 3 dargestellt, kann der dielektrische Abstandshalter 300 an jeder Seitenwand eines oberen Abschnitts der Finnen 105 gebildet werden. Dielektrische Abstandshalter 300 können beispielsweise einen seitlichen Abstand für einen dielektrischen Streifen (siehe unten) vorsehen, der zwischen den Finnen 105 gebildet wird. Ein dielektrisches Abstandshaltermaterial, das Abstandshalter 300 bildet, kann ohne Beschränkung umfassen: Aluminiumoxid (Al2O3), Siliziummononitrid (SiN), Aluminiumnitrid (AIN) und Hafniumdioxid (HfO2; auch bekannt als Hafnium(IV)oxid) oder Kombinationen davon.
  • Abstandshalter 300 können durch konventionelle Halbleiterherstellungstechniken zur Herstellung von dielektrischen Abstandshaltern gebildet werden. So können beispielsweise Abstandshalter 300 durch Abscheiden eines dielektrischen Abstandshaltermaterials auf der STI-Schicht 200 gebildet werden, gefolgt von einem anisotropen Ätzen (z.B. anisotroper RIE) des dielektrischen Abstandshaltermaterials zwischen benachbarten Finnen 105, so dass Abstandshalter 300 an jeder Seitenwand des oberen Abschnitts der Finnen 105 gebildet werden. Gemäß der Darstellung in 3 existiert nach dem erwähnten anisotropen Ätzen ein Raum zwischen den Seitenwänden benachbarter Abstandshalter 300, um eine spätere Bildung eines dielektrischen Streifens zu ermöglichen (siehe unten). Gemäß der Darstellung in 3 kann das erwähnte anisotrope Ätzen beispielsweise dazu führen, dass Teile einer Oberseite der STI-Schicht 200 zwischen benachbarten Abstandshaltern 300 freigelegt werden. Abstandshalter 300 können eine Dicke von etwa 3,5 Nanometern (nm) bis etwa 10 Nanometern (nm) oder eine Dicke von etwa 5 Nanometern (nm) bis etwa 10 Nanometern (nm) aufweisen.
  • 4 stellt das Ergebnis eines anfänglichen Schrittes bei der endgültigen Bildung eines dielektrischen Streifens 500 dar (5). Dieser erste Schritt, wie in 4 dargestellt, umfasst beispielsweise ein Abscheiden eines Materials 400 für den dielektrischen Streifen auf der freiliegenden Oberseite der STI-Schicht 200 zwischen benachbarten Abstandshaltern 300 und zwischen den Seitenwänden benachbarter Abstandshalter 300. Das Material 400 für den dielektrischen Streifen kann ohne Beschränkung umfassen: Carbosiloxan (SiOC) und Siliziumcarbid (SiC) oder Kombinationen davon. Nach der Abscheidung kann das Material 400 für den dielektrischen Streifen planarisiert werden, z.B. durch ein chemisch-mechanisches Planarisieren (CMP). Die Planarisierung kann beispielsweise gemäß der Darstellung in 4 so durchgeführt werden, dass eine Oberseite aus dielektrischem Material 400 zu einer Oberseite der Maske 110 auf den Finnen 105 im Wesentlichen koplanar ist.
  • 5 stellt das Ergebnis des Abschlusses einer Bildung des dielektrischen Streifens 500 dar. Insbesondere kann der dielektrische Streifen 500 so ausgespart werden, dass seine Oberseite unterhalb einer Oberseite der Finnen 105 liegt, wie in 5 dargestellt ist (oder, mit anderen Worten, unterhalb einer Unterseite der Maske 110 auf den Finnen 105). Das Aussparen des dielektrischen Streifens 500 kann durch Ätzen, z.B. RIE, erreicht werden. Gemäß der Darstellung in 5 ist der dielektrische Streifen 500 seitlich von einer gegebenen Seitenwand eines oberen Abschnitts einer gegebenen Finne 105 um eine Dicke eines bestimmten Abstandshalters 300 beabstandet. Wie bereits erwähnt, kann diese Dicke etwa 3,5 nm bis etwa 10 nm betragen. Der dielektrische Streifen 500 aus 5 ist so dargestellt, dass er sich auf Abschnitten der Oberseite der STI-Schicht 200 befindet. In einigen Fällen kann jedoch das dielektrische Abstandshaltermaterial der dielektrischen Abstandshalter 300 zwischen einer Unterseite des dielektrischen Stabes 500 und der Oberseite der STI-Schicht 200 vorhanden bleiben.
  • 6 zeigt das Ergebnis des Entfernens der Abstandshalter 300. So können beispielsweise Abstandshalter 300 durch Ätzen, z.B. Nassätzen des dielektrischen Abstandshaltermaterials, das die Abstandshalter 300 bildet, entfernt werden. 6 zeigt auch das Entfernen der Maske 110 über den Finnen 105. Dieses doppelte Entfernen der Abstandshalter 300 und 110 kann durch eine Nassätztechnik erreicht werden, die so gewählt wird, dass sie die Materialien der Abstandshalter 300 und 110 selektiv auflöst, während die Materialien des dielektrischen Streifens 500, der Finnen 105 und der STI-Schicht 200 relativ intakt bleiben. Während 6 eine Ausführungsform darstellt, bei der die Finnen 105 gleichmäßig voneinander beabstandet sind und jeder dielektrische Streifen 500 einheitlich bemessen erscheint, ist dies nicht erforderlich, um dem Wesen dieser Erfindung gerecht zu werden.
  • 7 stellt eine alternative Ausführungsform der Erfindung dar, bei der nicht alle Finnen 105 gleich groß sind und nicht alle dielektrischen Streifen 500 die gleiche Größe aufweisen. Die alternative Ausführungsform von 7 ist das Ergebnis der oben beschriebenen Bildungsschritte, die mit einem Entfernen der Abstandshalter 300 enden. Diese alternative Ausführungsform bildet gemäß der Darstellung in 7 die Grundlage für die restlichen 8-10, die, wie nachstehend erläutert, eine Bildung eines Metall-Gates und einer Gate-Schnittisolation darstellen.
  • 8 stellt eine Dummy-Gate-Struktur 800 dar, die über der Oberseite der Struktur von 7 gebildet wird. Die Dummy-Gate-Struktur 800 kann beispielsweise gebildet werden, indem ein Opfermaterial auf die Oberseite der Finnen 105 auf die dielektrischen Streifen 500 und auf die Seitenwände der oberen Abschnitte der Finnen 105 aufgebracht wird. Das Opfermaterial, das das Blindgate 800 bildet, kann ohne Beschränkung umfassen: Polysilizium und amorphes Silizium oder Kombinationen davon. Nach der Abscheidung kann die Dummy-Gate-Struktur 800 planarisiert werden, z.B. durch ein chemisch-mechanisches Planarisieren (CMP). Obwohl in 8 nicht dargestellt, können Finnenabschnitte, die sich auf gegenüberliegenden Seiten der Dummy-Gate-Struktur 800 befinden (d.h. Abschnitte, die in die und aus der Seite ragen), freigelegt werden, z.B. durch ein strukturiertes Ätzen eines Opfermaterials gebildet werden und in den Finnen können Source/Drain-Bereiche gebildet werden, z.B. durch Ionenimplantation und einen Anneal.
  • 9 stellt eine Gate-Schnitt-Isolation 900 innerhalb der Dummy Gate Struktur 800 dar. Die Gate-Schnitt-Isolation 900 kann durch konventionelle Halbleiterherstellungstechniken zum Bilden eines Gate-Schnitts und einer Gate-Schnitt-Isolation gebildet werden. Genauer gesagt, kann die Gate-Schnitt-Isolation 900 durch Ätzen eines Abschnitts der Dummy-Gate-Struktur 800 gebildet werden, wodurch ein Gate-Schnitt (manchmal auch Gate-Schnitt-Aussparung genannt) gebildet wird, und anschließend die Gate-Schnitt-Aussparung mit einem dielektrischen Material gefüllt wird, wodurch die Gate-Schnitt-Isolation 900 gebildet wird. Das dielektrische Material der Gate-Schnitt-Isolation 900 kann eines oder mehrere der hierin erwähnten dielektrischen Materialien sein.
  • Gemäß der Darstellung in 9 kann sich die Gate-Schnitt-Isolation 900 von einem Abschnitt der Oberseite der Dummy-Gate-Struktur 800 bis zu mindestens einem Abschnitt der Oberseite des dielektrischen Streifens 500 darunter erstrecken. Wie auch aus 9 ersichtlich ist, weist die Gate-Schnitt-Isolation 900, die sich bis zur Oberseite des dielektrischen Stabes 500 erstreckt, eine Tiefe auf, die kleiner ist als ein Abstand von der Oberseite der Dummy-Gate-Struktur 800 zur Oberseite der STI-Schicht 200. Diese geringere Tiefe der Gate-Schnitt-Isolation 900 aufgrund einer verminderten Ätztiefe des Gate-Schnittes in Abhängigkeit von der Anwesenheit des dielektrischen Stabes 500 führt zu einem Vorteil für die resultierende FinFET-Struktur, da der Gate-Schnitt ein verbessertes (z.B. niedrigeres) Seitenverhältnis aufweist. Mit anderen Worten, der Gate-Schnitt und die daraus resultierende Gate-Schnitt-Isolation 900 können eine wünschenswertere kritische Abmessung (d.h. eine geringere Breite) aufweisen.
  • Während die Gate-Schnitt-Isolation 900 in 9 als eine Breite von weniger als einer Breite des dielektrischen Stabes 500 darunter dargestellt ist (und eine umgekehrte „T“-Form bildet), wird darauf hingewiesen, dass die Gate-Schnitt-Isolation 900 eine Breite von wenigstens einer Breite des dielektrischen Streifens 500 darunter aufweisen kann (und somit alternative Formen bilden kann). Unabhängig von der Breitenbeziehung zwischen der Gate-Schnitt-Isolation 900 und des dielektrischen Streifens 500 kann die Breite der Gate-Schnitt-Aussparung, die zu einer Gate-Schnitt-Isolation 900 führt, die sich bis zur Oberseite des dielektrischen Streifens 500 erstreckt, kleiner sein als die Breite einer anderen (potentiellen) Aussparung 910 (über eine gestrichelte Kontur dargestellt), die durch Ätzen eines anderen Abschnitts der Dummy-Gate-Struktur 800 mit einer Ätztiefe erreicht wird, die gleich oder größer ist als der Abstand von der Oberseite der Dummy-Gate-Struktur 800 zur Oberseite der STI-Schicht 200.
  • 10 stellt ein Metall-Gate 1000 dar, das anstelle der Dummy-Gate-Struktur 800 von 9 gebildet wurde. Genauer gesagt, stellt 10 das Ergebnis einer Bildung des Metall-Gates 1000 dar, z.B. durch Entfernen der Dummy-Gate-Struktur 800 und eines Abscheidens des Materials des Metall-Gates 1000 über den Oberseiten der Finnen 105, über den dielektrischen Streifen 500 und auf den Seitenwänden der oberen Abschnitte der Finnen 105, so dass eine Oberseite des Metall-Gates 1000 über den Oberseiten der Finnen 105 liegt. Das Metall-Gate 1000 kann aus verschiedenen Schichten gebildet sein und für verschiedene Arten von Vorrichtungen (z.B. NFET, PFET, etc.) unterschiedlich sein. Das Material des Metall-Gates 1000 kann beispielsweise ein beliebiges geeignetes dielektrisches Material mit hohem k-Wert sein, z.B. HfO2 und ZrO2. Das Metall-Gate 1000 kann ein Austrittsarbeitsmetall wie TiN, TiC, TiAl, TaN, etc. umfassen und kann ferner ein oder mehrere niederohmige Metalle wie W, Co und Ru umfassen.
  • Gemäß der Darstellung in 10 weist das Metall-Gate 1000 mit dielektrischen Streifen 500 darin eine vertikale Querschnittsfläche auf, die kleiner ist als eine vertikale Querschnittsfläche eines ähnlichen Metall-Gates ohne dielektrische Streifen darin. Mit anderen Worten, die vertikale Querschnittsfläche des Metall-Gates 1000 wird um einen Betrag reduziert, der gleich einer vertikalen Querschnittsfläche der dielektrischen Streifen 500 innerhalb des Metall-Gates 1000 ist. Diese Verkleinerung im Querschnitt des Metall-Gates 1000 durch das Vorhandensein von dielektrischen Streifen 500 führt zu einem zusätzlichen Vorteil für die entsprechende FinFET-Struktur, da die parasitäre Kapazität zwischen Gate und Kontakt reduziert wird, was wiederum eine verbesserte/reduzierte effektive Kapazität (Ceff) der resultierenden FinFET-Vorrichtung ergibt.
  • Die Ceff der resultierenden FinFET-Vorrichtung wird um einen Betrag reduziert, der proportional zur vertikalen Querschnittsfläche der dielektrischen Streifen 500 innerhalb des Metall-Gates 1000 ist. Diese Verringerung der effektiven Kapazität, die proportional zur Fläche der dielektrischen Streifen ist, ist am besten zu verstehen, wenn man einen traditionellen Kondensator mit parallelen Platten und einem Festkörper als Dielektrikum betrachtet, der definiert ist durch: C = ε 0 k ( A / d )
    Figure DE102019214644A1_0001
    wobei C die Kapazität des Kondensators (in Farad, F) ist, ε0 die Permittivität von Luft (d.h. 8,84 × 10-12 Farad/Meter) ist, k die Dielektrizitätskonstante des dielektrischen Materials zwischen den Platten ist, A die Fläche der Metallplatten (in Quadratmetern, m2) ist und d der Abstand zwischen den beiden Metallplatten (in Metern, m) ist. Wie aus der obigen Gleichung ersichtlich ist, wird bei einer Reduzierung der Fläche der Metallplatten (A) die resultierende Kapazität (C) reduziert. Die Reduzierung der Kapazität C durch die Reduzierung der Fläche A ist jedoch proportional, wobei der Proportionalitätsfaktor gleich ε0k/d ist.
  • Die hier verwendete Terminologie dient nur der Beschreibung bestimmter Ausführungsformen und soll die Erfindung nicht einschränken. Wie hierin verwendet, sollen die Singularformen „ein, eine, einer“ und „der, die, das“ auch die Pluralformen umfassen, sofern der Kontext nichts anderes anzeigt. Es wird weiter verstanden, dass die Begriffe „umfasst“ und/oder „umfassend“, wenn sie in dieser Spezifikation verwendet werden, das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, aber das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen.
  • Die ungefähre Sprache, die hierin in der gesamten Spezifikation und den Ansprüchen verwendet wird, kann verwendet werden, um jede quantitative Darstellung zu ändern, die zulässigerweise variieren könnte, ohne dass dies zu einer Änderung der Grundfunktion führt, auf die sie sich bezieht. Dementsprechend ist ein Wert, der durch einen oder mehrere Begriffe wie „ungefähr“, „etwa“ und „im Wesentlichen“ modifiziert wird, nicht auf den genau angegebenen Wert zu beschränken. In mindestens einigen Fällen kann die Näherungssprache der Genauigkeit eines Instruments zur Messung des Wertes entsprechen. Hier und während der Spezifikation und der Ansprüche können Reichweitenbegrenzungen kombiniert und/oder ausgetauscht werden, diese Bereiche sind gekennzeichnet und umfassen alle Teilbereiche davon, sofern der Kontext oder die Sprache nichts anderes angeben. „Ungefähr“, wie es auf einen bestimmten Wert eines Bereichs angewendet wird, gilt für beide Werte und kann, sofern nicht anders von der Genauigkeit des den Wert messenden Instruments abhängig, +/- 10% der angegebenen Werte anzeigen.
  • Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel- oder Schritte-plus-Funktions-Elemente in den folgenden Ansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Erfüllung der Funktion in Kombination mit anderen beanspruchten Elementen, wie ausdrücklich beansprucht, umfassen. Die Beschreibung der vorliegenden Erfindung wurde zur Veranschaulichung und Beschreibung vorgelegt, soll aber nicht vollständig oder auf die Offenlegung in der offenbarten Form beschränkt sein. Viele Modifikationen und Variationen werden für die gewöhnlichen Fertigkeiten in der Kunst offensichtlich sein, ohne vom Umfang und Geist der Erfindung abzuweichen. Die Ausführungsformen wurden ausgewählt und beschrieben, um die Prinzipien der Erfindung und der praktischen Anwendung am besten zu erklären und es anderen mit gewöhnlichen Kenntnissen in der Kunst zu ermöglichen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifikationen zu verstehen, die für die jeweilige vorgesehene Verwendung geeignet sind.

Claims (20)

  1. Feldeffekttransistorstruktur vom Finnen-Typ (FinFET-Struktur), umfassend: ein Substrat mit mindestens zwei Finnen darauf, die seitlich voneinander beabstandet sind; ein Metall-Gate über Finnenoberseiten der mindestens zwei Finnen und zwischen Seitenwänden von oberen Abschnitten der mindestens zwei Finnen; Source/Drain-Bereiche in jeder Finne auf gegenüberliegenden Seiten des Metall-Gates; und einen dielektrischen Streifen innerhalb des Metall-Gates, der zwischen den Seitenwänden der oberen Abschnitte der mindestens zwei Finnen angeordnet ist, wobei der dielektrische Streifen seitlich von den Seitenwänden der oberen Abschnitte der mindestens zwei Finnen innerhalb des Metall-Gates beabstandet ist.
  2. FinFET-Struktur nach Anspruch 1, ferner umfassend eine Gate-Schnitt-Isolation, die sich von einem Abschnitt einer Oberseite des Metall-Gates zu mindestens einem Abschnitt einer Oberseite des dielektrischen Streifens erstreckt.
  3. FinFET-Struktur nach Anspruch 2, ferner umfassend eine Flachgrabenisolationsschicht (STI) auf einer Oberseite des Substrats und zwischen den Seitenwänden der unteren Abschnitte der mindestens zwei Finnen.
  4. FinFET-Struktur nach Anspruch 3, wobei die sich bis zur Oberseite des dielektrischen Stabes erstreckende Gate-Schnitt-Isolation eine Tiefe aufweist, die kleiner ist als ein Abstand von der Oberseite des Metall-Gates zu einer Oberseite der STI-Schicht.
  5. FinFET-Struktur nach Anspruch 4, wobei die Gate-Schnitt-Isolation, die sich von der Oberseite des Metall-Gates zur Oberseite des dielektrischen Streifens erstreckt, eine Breite aufweist, die kleiner ist als die Breite einer anderen Gate-Schnitt-Isolation, die sich von der Oberseite des Metall-Gates zur Oberseite der STI-Schicht erstreckt.
  6. FinFET-Struktur nach Anspruch 1, wobei eine vertikale Querschnittsfläche des Metall-Gates um einen Betrag reduziert ist, der gleich einer vertikalen Querschnittsfläche des dielektrischen Streifens innerhalb des Metall-Gates ist.
  7. FinFET-Struktur nach Anspruch 6, wobei die FinFET-Struktur eine effektive Kapazität aufweist, die um einen Betrag reduziert ist, der proportional zur vertikalen Querschnittsfläche des dielektrischen Streifens innerhalb des Metall-Gates ist.
  8. FinFET-Struktur nach Anspruch 1, wobei der dielektrische Streifen seitlich von einer gegebenen Seitenwand des oberen Abschnitts einer gegebenen Finne um einen Abstand von etwa 3,5 Nanometer (nm) bis etwa 10 Nanometer (nm) beabstandet ist.
  9. Verfahren zum Herstellen einer Feldeffekttransistorstruktur vom Finnen-Typ (FinFET-Struktur), wobei das Verfahren umfasst: ein Bilden eines dielektrischen Abstandshalters auf jeder Seitenwand eines oberen Abschnitts von mindestens zwei Halbleiterfinnen, die seitlich voneinander beabstandet sind, auf einem Substrat; ein Bilden eines dielektrischen Streifens zwischen den Seitenwänden benachbarter dielektrischer Abstandshalter; ein Entfernen der dielektrischen Abstandshalter; und ein Bilden eines Metall-Gates über Finnenoberseiten der mindestens zwei Finnen, über dem dielektrischen Streifen und an den Seitenwänden der oberen Abschnitte der mindestens zwei Finnen, wobei die mindestens zwei Finnen Source/Drain-Bereiche darin neben dem Metall-Gate aufweisen.
  10. Verfahren nach Anspruch 9, ferner umfassend vor dem Bilden des dielektrischen Abstandshalters auf jeder Seitenwand des oberen Abschnitts der mindestens zwei Finnen ein Bilden einer Flachgrabenisolationsschicht (STI) auf einer Oberseite des Substrats und zwischen Seitenwänden von unteren Abschnitte der mindestens zwei Finnen.
  11. Verfahren nach Anspruch 10, wobei das Bilden der STI-Schicht ein Abscheiden eines dielektrischen Materials auf der Oberseite des Substrats zum Bilden der STI-Schicht ein Planarisieren einer Oberseite der STI-Schicht und ein Ätzen der STI-Schicht zum Freilegen der oberen Abschnitte der mindestens zwei Finnen umfasst; und wobei das Bilden des dielektrischen Abstandshalters auf jeder Seitenwand des oberen Abschnitts der mindestens zwei Finnen ein Abscheiden eines dielektrischen Abstandshalters auf der STI-Schicht und ein anisotropes Ätzen des dielektrischen Abstandshalters zwischen benachbarten Finnen umfasst, um den dielektrischen Abstandshalter auf jeder Seitenwand des oberen Abschnitts der mindestens zwei Finnen zu bilden.
  12. Verfahren nach Anspruch 11, wobei das Bilden des dielektrischen Streifens zwischen den Seitenwänden benachbarter dielektrischer Abstandshalter umfasst: ein Abscheiden eines Materials für den dielektrischen Streifen auf der Oberseite der STI-Schicht und zwischen den Seitenwänden benachbarter Abstandshalter, ein Planarisieren einer Oberseite des Materials für den dielektrischen Streifen und ein Ätzen des Materials für den dielektrischen Streifen, so dass seine Oberseite unterhalb der Finnenoberseiten der mindestens zwei Finnen liegt, wodurch der dielektrische Streifen zwischen den Seitenwänden benachbarter dielektrischer Abstandshalter gebildet wird.
  13. Verfahren nach Anspruch 12, wobei der dielektrische Streifen nach der Bildung des dielektrischen Streifens zwischen den Seitenwänden benachbarter dielektrischer Abstandshalter seitlich von einer gegebenen Seitenwand des oberen Abschnitts einer gegebenen Finne um eine Dicke eines gegebenen dielektrischen Abstandshalters beabstandet ist.
  14. Verfahren nach Anspruch 13, wobei die Dicke der dielektrischen Abstandshalter etwa 3,5 Nanometer (nm) bis etwa 10 Nanometer (nm) beträgt.
  15. Verfahren nach Anspruch 10, ferner umfassend nach dem Entfernen der dielektrischen Abstandshalter: ein Abscheiden eines Opfermaterials über den Finnenoberseiten der mindestens zwei Finnen, über dem dielektrischen Streifen und auf den Seitenwänden der oberen Abschnitte der mindestens zwei Finnen, um eine Dummy-Gate-Struktur zu bilden; ein Planarisieren einer Oberseite der Dummy-Gate-Struktur; ein Freilegen von Finnenabschnitten, die sich auf gegenüberliegenden Seiten der Dummy-Gate-Struktur befinden; und ein Bilden der Source/Drain-Bereiche innerhalb der freiliegenden Finnenabschnitte der mindestens zwei Finnen.
  16. Verfahren nach Anspruch 15, ferner umfassend: ein Ätzen eines Abschnitts der Dummy-Gate-Struktur mit einer Ätztiefe, die kleiner als ein Abstand von der Oberseite der Dummy-Gate-Struktur zu einer Oberseite der STI-Schicht ist, wodurch eine Gate-Schnitt-Aussparung gebildet wird; und ein Füllen der Gate-Schnitt-Aussparung mit einem dielektrischen Material, wodurch eine Gate-Schnitt-Isolation innerhalb der Dummy-Gate-Struktur gebildet wird, wobei sich die Gate-Schnitt-Isolation von einem Abschnitt der Oberseite der Dummy-Gate-Struktur zu mindestens einem Abschnitt einer Oberseite des dielektrischen Streifens erstreckt.
  17. Verfahren nach Anspruch 16, wobei das Ätzen so durchgeführt wird, dass die Gate-Schnitt-Isolation eine Breite aufweist, die kleiner ist als die Breite einer Aussparung, die durch Ätzen eines anderen Abschnitts der Dummy-Gate-Struktur mit einer Ätztiefe gebildet wird, die größer oder gleich dem Abstand von der Oberseite der Dummy-Gate-Struktur zur Oberseite der STI-Schicht ist.
  18. Verfahren nach Anspruch 16, ferner umfassend ein Ersetzen des Opfermaterials der Dummy-Gate-Struktur durch ein Metall-Gate-Material, wodurch das Metall-Gate gebildet wird, wobei das Metall-Gate darin die Gate-Schnitt-Isolation aufweist.
  19. Verfahren nach Anspruch 9, wobei eine vertikale Querschnittsfläche des Metall-Gates um einen Betrag reduziert wird, der gleich einer vertikalen Querschnittsfläche des dielektrischen Streifens innerhalb des Metall-Gates ist.
  20. Verfahren nach Anspruch 19, wobei die FinFET-Struktur eine effektive Kapazität aufweist, die um einen Betrag reduziert wird, der proportional zur vertikalen Querschnittsfläche des dielektrischen Streifens innerhalb des Metall-Gates ist.
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